JPS62183096A - ライン駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ライン駆動技術、さらにはデジタル信号ラ
インの駆動回路に適用して有効な技術に関するもので、
たとえば、バイポーラ素子とＭＯ８素子とが論理回路内
にて複合されたＢｉ　−ＣＭＯ８型の大容量Ｄ−ＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）に利用
して有効な技術に関するものである。

〔従来の技術〕

たとえば、日経マグロウヒル社刊行「日経マイクロデバ
イス　１９８５年春号（昭和６０年２月４日発行）」３
９頁に記載のように、１Ｍビットあるいはそれ以上の太
容ｉＤ−４ＡＭでは、ワード線の線幅が小さくなること
などによる直列寄生抵抗の増大、１本のワード線に接続
される記憶素子数が多くなることなどによる並列寄生容
量の増大などによって、そのワード線における信号の遅
延が問題となってくる。

そこで、本発明者は、上記ワード線などのデジタル信号
ラインにおける遅延を解決するライン駆動技術について
検討した。以下は、公知とされた技術ではないが、本発
明者によって検討きれた技術であり、その概要は次のと
おりである。

第７図は本発明者によって検討されたライン駆動回路の
概要を示す。同図に示すライン駆動回路では、Ｄ−ＲＡ
Ｍにおいて、多数の記憶回路Ｍが接続されたワード線■
をＢ　ｉ　−ＣＭ　ＯＳ型の論理回路１で電圧駆動する
。このＢｉ　−０ＭＯ８型の論理回路１は、たとえば日
経マグロウヒル社刊行「日経エレクトロニクス　１９８
５年８月１２日号１１８７〜２０８頁などに記載されて
いるように１出力段に電流駆動力の大きなバイポーラ・
トランジスタを使用するとともに、その前段側に低消費
電力なＣＭＯＳトランジスタを使用したもので、比較的
小さな消費電力でもって高い負荷駆動能力を得ることが
できる。このＢ　ｉ　−ＣＭ　ＯＳ型の論理回路１でも
ってワード線Ｗを駆動すれば、そのワード線Ｗに分布す
る寄生直列抵抗Ｒｓおよび寄生並列容ＱＣｓが多少大き
くても、そのワード線Ｗを高速でテジタル駆動できるよ
うになることが期待される。

〔発明が解決しようとする問題点〕

しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。

すなわち、第７図に示したワード線Ｗなどのように寄生
直列抵抗Ｒｓと寄生並列容量Ｃ５の大きなデジタル信号
ラインでは、そのラインを論理回路１の出力に接続した
だけでは、たとえＢ　ｉ　−０ＭＯ８型の論理回路１を
使用しても、ライン全長にわたるライン電圧ＶＬを十分
な振幅レベルでもってＬ（低レベル）からＨ（高レベル
）あるいはＨ（高レベル）からＬ（低レベル）に高速で
切シ換えることが困難である。

第８図は上記ワード線Ｗ上におけるライン電圧ＶＬの切
シ換わり状態の一例を示す。同図に示すように、駆動側
から離れ六ところでのライン電圧ＶＬは、Ｌ（低レベル
）からＨ（ｍレベル）あるいはＨ（高レベル）からＬ（
低レベル）に切シ換わるまでの間にそれぞれ一定の遅延
時間ｔｄｌ　。

ｔｄ２が介在する。この遅延時間ｔｄｌ　、ｔｄ２はた
とえば上記寄生直列抵抗Ｒｓや寄生並列容量Ｃｓなどに
よる時定数によって生じるものであって、その遅延時間
ｔｄｌ　、ｔｄ２の間は、ライン電位ＶＬが不完全なＨ
（高レベル）状態あるいは不完全なＬ（低レベル）状態
にあるため、結局は無効々遅延時間となってしまう。そ
して、このことが犬容−１ｉＤ−ＲＡＭのアクセス速度
を低下させたりする大きな原因となる、ということが本
発明者らによってあきらかとされた。

壕だ、上記ワード線ＷをＢｉ　−０ＭＯ８型の論、理回
路１で駆動させると、上記寄生直列抵抗Ｒｓや寄生並列
容量Ｃｓなどによる遅延はいくらか緩和されるものの、
その出力段をなすバイポーラ・トランジスタの飽和特性
によって、第８図に示すように、Ｌ（低レベル）時のラ
イン電圧ＶＬＬとＨ（高レベル）時のライン電圧ＶＬＨ
との幅（ＶＬＨ−Ｖ　Ｌ　Ｌ　）が、電源電位ＶＣＣと
接地電位ＧＮＤによって与えられる電圧幅（ｙｃｃ−Ｇ
Ｎ　Ｄ　）よりもかなり狭くなってしまう。つまり、ラ
イン電圧ＶＬの振幅幅（ダイナミック・レンジ）が十分
に得られず、Ｖ　Ｌ　ｒ、とＧＮＤの間およびＶＬＨと
ｖＣＣの間にそれぞれ無視できぬ大きさの残り電圧△Ｖ
がどうしても生じ、このために駆動側から離れたところ
でのライン電圧ＶＬを元金なＬ（低レベル）状態あるい
はＨ（高レベル）状態にすることができなくなってしま
う。そして、これによってラインがその全長にわたって
確実に駆動され々かったり、耐ノイズマージンが十分に
確保できなくなる、などの問題点が生じるということが
本発明者によってあきらかとされた。

本発明の目的は、たとえば太容斌Ｄ−４ＡＭのワード線
のごときデジタル信号ラインの論理レベルをＬ（低レベ
ル）からＨ（高レベル）あるいはＨ（高レベル）からＬ
（低レベル）に切り換えることをライン全長にわたって
高速かつ確実に行えるようにする、という技術を提供す
るものである。

本発明の前記ならひにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、駆動回路に接続されたデジタル信号ラインの
反駆動端側に、Ｌ（低レベル）またはＨ（高レベル）の
いずれかの状態にラッチアップされる直流正帰還回路の
入出力を接続する、というものである。

〔作用〕

上記した手段によれば、先ず、論理回路によってデジタ
ル信号ラインのライン電圧がＬ（低レベル）からＨ（高
レベル）に切り換えられる過渡時には、そのライン電圧
が一定のしきい値レベルまで立ち上がった時点で上記直
流正帰還回路がＨ（高レベル）にラッチアップされる。

すると、このＨ（高レベル）にラッチアップされた直流
正帰還回路の出力が信号ラインをプルアップするように
なる。これによって、駆動側から離れたところでも、ラ
イン電圧の立ち上がシが加速されて確実なＨ（高レベル
）に達するまでの時間が短縮されるようになる。

次に、論理回路によってデジタル信号ラインのライン電
圧がＨ（高レベル）からＬ（低レベル）に切り換えられ
る過渡時には、そのライン電圧が一定のしきい値レベル
まで立ち下がった時点で上記直流正帰還回路がＬ（低レ
ベル）にラッチアップされる。すると、このＬ（低レベ
ル）にラッチアップされた直流正帰還回路の出力が信号
ラインをプルダウンするようになる。これによって、上
記ライン電圧の立ち下がりが加速されて確実なＬ（低レ
ベル）に達するまでの時間も短縮されるようになる。

以上のように、ライン電圧が立ち上がりあるいは立ち下
がる途中にて、上記直流正帰還回路によるプルアップあ
るいはプルダウンが作用することにより、駆動側から離
れたところでも、その立ち上がりあるいは立ち下がりが
加速され、これによって、たとえばＤ−ＲＡＭのワード
線のごときデジタル信号ラインの論理レベルをＬ（低レ
ベル）からＨ（高レベル）あるいはＨ（高レベル）から
Ｌ（低レベル）に切シ換えることをライン全長にわたっ
て高速かつ確実に行えるようにする、という目的が達成
される。

〔実施例〕

以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図はこの発明による技術が適用されたライン駆動回
路の一実施例を示す。

同図に示すライン駆動回路は、デジタル信号ラインとし
てＤ−ＲＡＭのワード線Ｗを電圧駆動するものであって
、そのワード線Ｗの一端側に論理回路１の出力を接続し
である。これとともに、そのワード線Ｗの他端側つまり
反駆動端側に、Ｈ（高レベル）とＬ（低レベル）のいず
れかの電位にランチアップされる直流正帰還回路２０入
出力を接続しである。

この場合、上記論理回路１はＢ　ｉ　−ＣＭ　０８型の
論理回路であって、その出力段がバイポーラ・トランジ
スタで、その前段側がＭＯＳトランジスタでそれぞれ構
成されている。一方、上記正帰還回路２は、ＣＭＯ８）
ランジスタによるインバータ２１．２２の入出力を相互
に接続することによって構成されている。これによシ、
ワード線Ｗに接続される論理回路１の出力駆動力が上記
正帰還回路２のラッチアップ保持力よりも犬となるよう
に設定されている。

デジタル信号ラインとしてのワード線Ｗには、駆動負荷
として多数の記憶回路Ｍが一定間隔ごとに接続されてい
る。これとともに、そのワード線Ｗには、直列抵抗Ｒｓ
および並列容１ｉｅｓが分布状態で寄生している。

次に動作について説明する。

第２図に実線で示すように、先ず、論理回路１によって
ワード線Ｗ上のライン電圧■ＬがＬ（低レベル）からＨ
（高レベル）に切り換えられる過渡時には、反駆動端側
のライン電圧ＶＬが一定のしきい値レベルＶｔｈ１ｔで
立ち上がった時点で上記直流正帰還回路２がＨ（高レベ
ル）にラッチアップされる。すると、このＨ（高レベル
）にランチアップされた直流正帰還回路２の出力がワー
ド５ｗをプルアンプするようになる。これによって。

上記ライン電圧ＶＬの立ち上がりが加速されて確実なＨ
（高レベル）に達するまでの時間ｔｄｌが短縮されるよ
うになる。

次に、論理回路ＩＫよってワード線Ｗのライン電圧ＶＬ
がＨ（高レベル）からＬ（低レベル）に切り換えられる
過渡時には、反駆動端側のライン電圧ＶＬが一定のしき
い値レベルｖｔｈ２まで立ち下がった時点で上記直流正
帰還回路２がＬ（低レベル）にランチアップされる。す
ると、このＬ（低レベル）にラッチアップされた直流正
帰還回路２の出力がワード線ＷをプルダウンするようＫ
なる。

これによって、上記ライン電圧ＶＬの立ち下がりが加速
されて確実なＬ（低レベル）に達するまでの時間ｔｄ２
も短縮されるようになる。

以上のように、ライン電圧ＶＬが立ち上がりあるいは立
ち下がる途中にて、上記直流正帰還回路２によるプルア
ンプあるいはプルダウンが作用することにより、その立
ち上がりあるいは立ち下がりが加速され、これＫよって
、たとえばＤ−ＲＡＭのワード線Ｗのごときデジタル信
号ラインの論理レベルｔ−Ｌ（低レベル）からＨ（高レ
ベル）するいはＨ（高レベル）からＬ（低レベル）に切
り換えることがライン全長にわたって高速かつ確実に行
えるようＫなる。

さらに、上記直流正帰還回路２をＣＭＯＳトランジスタ
で構成した場合には、その直流正帰還回路２のラッチア
ップ出力電圧が、Ｈ（高レベル）のときにはほとんど電
源電位ＶＣＣまで上が９、Ｌ（低レベル）のときにはほ
とんど接地電位ＧＮＤまで下がるようになる。これＫよ
シ、第２図に示すように、Ｌ（低レベル）時のライン電
圧ＶＬＬとＨ（高レベル）時のライン電圧ＶＬＨとの幅
（ＶＬＨ−ＶＬＬ）を、電源電位Ｖｃｃと接地電位ＧＮ
Ｄによって与えられる電圧＠（Ｖｃｃ−ＧＮＤ）近くま
で広げることができるようになる。つｔ−、ｂ、ライン
電圧Ｖｒ、の振幅幅（ダイナミック・レンジ）が十分に
得られるようになって、ＶＬＬとＧＮＤ。

間およびＶＬＨとＶｃｃの間にそれぞれ生じる残り電圧
△ＶをほぼＯにすることができるようになる。

この結果、ライン電圧Ｖｔ、をライン全長にわたってほ
ぼ完全なＬ（低レベル）状態あるいはＨ（高レベル）状
態にすることができるよう罠なって、ワード線Ｗに負荷
として接続する記憶回路Ｍを確実に駆動できるとともに
、耐ノイズマージンも十分に確保することができるよう
になる。

なお、上記効果を確実に得るためには、直流正帰還回路
２を構成する２つのインバータ２１．２２のうち、入力
がワード線Ｗ側に接続されるインバータ２１の論理しき
い値は低め（ＧＮＤ寄り）に設定し、出力がワード線Ｗ
側に接続されるインバータ２２の論理しきい値は高め（
Ｖｃｃ寄り）に設定することが好ましい。

第３図は第１図に示した回路の一部の詳細な構成例を示
す。

同図に示すようＫ、ワード線Ｗを駆動する論理回路１は
、ｐチャンネルＭＯ８）ランジスタｍ１゜ｍ２とｎチャ
ンネルＭＯ８）ランジスタｍ　３　、　ｍ　４　。

ｍ５　、ｍ５　、ｍ７による前段側回路と、電源電位Ｖ
ｃｃと接地電位の間にて直列にトーテムポール接続され
た一対のバイポーラ・トランジスタＱ１゜Ｑ２による出
力段とによって構成される。

また、直流正帰還回路２は、それぞれにＣＭＯＳトラン
ジスタｍｌｌとｍｌ　３　、ｍｌ　２とｍ１４による２
つのインバータ２１．２２によって構成されている。こ
の場合、その２つのインバータ２１゜２２の動作電源電
位Ｖｃｃは論理回路１などのそれと同電位であるが、イ
ンバータ２１．２２側の電源電位ＶＣＣだけを他の電源
電位よりも高めに設定することができれば、前記ライン
電圧ＶＬの立ち上がりが一層速められるようになる。

記憶回路Ｍはそれぞれ、スイッチングＭＯＳトランジス
タｍｏと記憶容量Ｃｏからなる。各スイッチングＭＯＳ
トランジスタｍｏのゲートはそれぞれワード線ＷＫ接続
される。また、各記憶容量Ｃｏはそれぞれスイッチング
ＭＯＳトランジスタｍＯを介してデータ線（あるいはピ
ット線）Ｄに接続されている。

第４図はこの発明の別の実施例を示す。

上述してきた実施例との相違点を示すと、この実施例で
は、ワード線Ｗに沿って補助ワード線Ｗｓを布線し、こ
の補助ワード線Ｗｓをところどころでワード線Ｗに接続
することによシ、ワード線Ｗに分布する直列寄生抵抗Ｒ
ｓを実質的に低減させるようにしている。このワード線
Ｗにおける直列寄生抵抗Ｒｓの低減と上記直流正帰還回
路２による作用が相乗することにより、ワード線Ｗの駆
動は局部的に偏ることなく一層高速かつ確実に行われる
ようになる。この場合、ワード線Ｗと補助ワード線Ｗｓ
とは互いに異なる配線層に形成され、その接続はスルー
ホールＴＨによって行われる。

また、直流正帰還回路２は、ワード線Ｗと補助ワード線
Ｗｓの両方にそれぞれ接続しであるが、片方側にだけに
接続してもよい。

第５図は上記ワード線Ｗと補助ワード線Ｗｓの部分にお
けるデバイス構造の一例を示す。同図において、１１は
ｎ−型エピタキシャル層によるシリコン半導体基板、１
２は最下層の表面酸化膜、１３と１４は眉間絶縁膜、１
５はパシベーション膜をそれぞれ示す。１２ｇはゲート
酸化膜部分を示し、この下に前記スイッチングＭＯＳト
ランジスタｍｏのチャンネル部が形成される。ワード線
Ｗはアルミニウムあるいは多結晶シリコンによって、デ
ータ線りおよび補助ワード線Ｗｓはアルミニウムあるい
は金属シリサイドによってそれぞれ形成される。

第６図はこの発明のさらに別の実施例を示す。

同図に示す実施例では、直流正帰還回路２をワード線Ｗ
の両端側にそれぞれ接続している。これにより、ワード
線Ｗはその両端側から同時にプルアップあるいはプルダ
ウンされるようになって、その論理レベルの切り換えが
さらに一層確実かつ高速に行われるようになる。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、上記直流
正帰還回路２は同等の特性をもつ負性抵抗素子に置き換
えることができる。また、上記論理回路１は単にインバ
ータあるいはデジタルバッファであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である大容量Ｄ−ＲＡＭの
ワード線駆動回路に適用した場合について説明したが、
それに限定されるものではなく、たとえば、デジタル通
信回線の駆動回路などにも適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおシであ
る。

すなわち、たとえばＤ−ＲＡＭのワード線のごときデジ
タル信号ラインの論理レベルをＬ（低レベル）からＨ（
高レベル）するいはＨ（高レベル）からＬ（低レベル）
に切り換えることがライン全長にわたって高速かつ確実
に行えるようになる、という効果が得られる。

【図面の簡単な説明】

第１図はこの発明による技術が適用されたライン駆動回
路の一実施例を示す回路図、 第２図は第１図の駆動回路の動作例を示す波形チャート
、 第３図は第１図の駆動回路のさらに詳細な構成例を示す
回路図、 第４図はこの発明によるライン駆動回路の別の実施例を
示す回路図、 第５図は第４図に示した駆動回路の一部分におけるデバ
イス構造の一例を示す断面図、第６図はこの発明のさら
に別の実施例を示す回路図、 第７図はこの発明に先立って検討されたライン駆動回路
の構成を示す回路図、 第８図は第７図の駆動回路の動作例を示す波形チャート
である。 １・・・Ｂ　ｉ　−ＣＭ　ＯＳ型論理回路、２・・・直
流正帰還回路、Ｗ・・・デジタル信号ラインとしてのワ
ード線、Ｍ・・・記憶回路、ＶＬ・・・ライン電圧。 代理人　弁理士　　小　川　勝　男 第　　７　　図 上 第８図

Claims (1)

1. 【特許請求の範囲】 １、デジタル信号ラインをＨ（高レベル）とＬ（低レベ
   ル）の２値論理で電圧駆動するライン駆動回路であって
   、上記ラインの一端側に論理回路の出力を接続するとと
   もに、そのラインの他端側に、Ｈ（高レベル）とＬ（低
   レベル）のいずれかの電位にラッチアップされる直流正
   帰還回路の入出力を接続したことを特徴とするライン駆
   動回路。 ２、上記論理回路の出力駆動力が上記正帰還回路のラッ
   チアップ保持力よりも大であることを特徴とする特許請
   求の範囲第１項記載のライン駆動回路。 ３、上記論理回路の出力段をバイポーラ・トランジスタ
   で構成するとともに、上記正帰還回路をＣＭＯＳトラン
   ジスタによって構成したことを特徴とする特許請求の範
   囲第１項または第２項記載のライン駆動回路。