JPH066195A - 出力ドライバ回路 - Google Patents

Abstract

(57)【要約】 【構成】 半導体集積回路装置のための改善された出力
ドライバ回路であって、出力端子ＤＱを駆動するための
駆動トランジスタのゲートに、階段制御電圧発生回路が
接続される。階段制御電圧発生回路は、与えられた入力
データ信号に応答して、複数の階段を含む階段形状で変
化する階段制御電圧を駆動トランジスタのゲートに与え
る。したがって、駆動トランジスタは、遮断状態から導
通状態へ段階的に変化する。 【効果】 出力端子を介して流れる出力電流における急
峻な変化が防がれるので、寄生インダクタンスによりノ
イズが発生されるのが防がれ、誤動作が防がれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に半導体集積回
路装置のための出力ドライバ回路に関し、特に、ノイズ
の発生を抑制することのできる出力ドライバ回路に関す
る。

【０００２】

【従来の技術】一般に、複数の半導体集積回路装置はプ
リント回路基板上に置かれており、それらの入出力端子
は、プリント回路基板上に設けられた配線を介して互い
に接続されている。したがって、半導体集積回路装置か
ら出力信号が出力されるとき、その出力端子（または出
力リード）に接続された配線および他の半導体集積回路
装置、すなわち負荷が出力信号により駆動される。

【０００３】一般に、半導体集積回路装置の出力段に
は、出力端子に接続された負荷を駆動するための出力ド
ライバ回路が設けられている。出力端子に接続される負
荷の大きさは様々であり、したがって、大きな負荷が接
続される場合や、小さな負荷が接続される場合がある。
大きな負荷をも駆動できるように、出力ドライバ回路の
最終段のトランジスタは、一般に大きな相互コンダクタ
ンス（または電流駆動能力）を有するものが使用されて
いる。

【０００４】この発明は、一般に半導体集積回路装置の
出力段に設けられる出力ドライバ回路に適用可能である
が、以下の記載では、この発明が半導体メモリに適用さ
れる例について説明する。

【０００５】図１９は、従来のスタティックランダムア
クセスメモリ（以下「ＳＲＡＭ」という）の回路ブロッ
ク図である。図１９を参照して、ＳＲＡＭ１００は、外
部から与えられるＸアドレス信号ＸＡおよびＹアドレス
信号ＹＡを受けるアドレスバッファ８４と、アドレス信
号ＸＡおよびＹＡをデコードするＸデコーダ８５および
Ｙデコーダ８６と、ワード線３ａないし３ｄを駆動する
ワード線駆動回路８７と、ビット線対６ａ，６ｂないし
９ａ，９ｂを選択する列選択回路８８と、各々が対応す
るワード線とビット線対とに接続されたメモリセルＭＣ
を含むメモリセルアレイ９７とを含む。

【０００６】このＳＲＡＭ１００は、さらに、メモリセ
ルＭＣから読出されたデータ信号を増幅するローカルセ
ンスアンプ８９と、ローカルセンスアンプ８９を活性化
するためのセンスアンプ活性化回路９０と、書込まれる
べき入力データ信号ＤＩを増幅する書込アンプ９１と、
メモリセルＭＣにデータ信号を書込むデータ書込回路９
２と、ローカルセンスアンプ８９からの出力信号を増幅
するメインセンスアンプ９４と、メインセンスアンプ９
４にクランプ電位を与えるクランプ電位発生回路９３
と、メインセンスアンプ９４から出力されたＴＴＬレベ
ルの信号をＭＯＳレベルの信号に変換するレベル変換回
路９５と、変換された信号に応答して、出力端子ＤＱに
接続される負荷を駆動する出力ドライバ回路９６とを含
む。ライン１００は、半導体基板をも示している。

【０００７】データ書込動作において、Ｘアドレス信号
ＸＡおよびＹアドレス信号ＹＡがアドレスバッファ８４
を介してＸデコーダ８５およびＹデコーダ８６に与えら
れる。Ｘデコーダ８５は、Ｘアドレス信号ＸＡをデコー
ドすることにより、ワード線３ａないし３ｄのうちの１
本を選択的に活性化する。Ｙデコーダ８６は、Ｙアドレ
ス信号ＹＡをデコードすることにより、ビット線対６
ａ，６ｂないし９ａ，９ｂのうちの１つを選択する。入
力データ信号ＤＩは、書込アンプ９１を介してデータ書
込回路９２に与えられる。データ書込回路９２は、与え
られたデータ信号を増幅し、Ｙデコーダ８６によって選
択されたビット線対を駆動する。その結果、活性化され
たワード線および選択されたビット線対によって決定さ
れるメモリセルＭＣに、入力データ信号ＤＩがストアさ
れる。

【０００８】読出動作において、Ｘデコーダ８５が、外
部から与えられたＸアドレス信号ＸＡをデコードするこ
とにより、ワード線３ａないし３ｄのうちの１本を選択
的に活性化する。活性化されたワード線に接続されてい
るメモリセルＭＣにストアされているデータ信号が、そ
れぞれのビット線対６ａ，６ｂないし９ａ，９ｂ上に与
えられる。Ｙデコーダ８６は、外部から与えられたＹア
ドレス信号ＹＡをデコードすることにより、１つのビッ
ト線対を選択する。したがって、１つのビット線対上の
データ信号が、選択的にローカルセンスアンプ８９に与
えられる。ローカルセンスアンプ８９によって増幅され
たデータ信号は、メインセンスアンプ９４に与えられ、
増幅される。

【０００９】メインセンスアンプ９４によって増幅され
たデータ信号は、いわゆるＴＴＬレベルの範囲内で規定
されているため、レベル変換回路９５がＴＴＬレベルか
らＭＯＳレベルへのレベル変換を行なう。変換されたデ
ータ信号は、出力ドライバ回路９６に与えられ、出力ド
ライバ回路９６は、与えられた信号に応答して、出力端
子ＤＱに接続される負荷を駆動する。

【００１０】図２０は、図１９に示したＳＲＡＭ１００
において用いられるメモリセルの一例を示す回路図であ
る。図２０を参照して、この高抵抗負荷型メモリセル
は、高い抵抗値を有する抵抗Ｒ１，Ｒ２と、駆動トラン
ジスタとしてのＮＭＯＳトランジスタＱ１，Ｑ２と、ア
クセストランジスタとしてのＮＭＯＳトランジスタＱ
３，Ｑ４とを含む。

【００１１】図２１は、図１９に示したＳＲＡＭ１００
において用いられるメモリセルの別の例を示す回路図で
ある。図２１を参照して、このＣＭＯＳ型メモリセル
は、図２０に示した抵抗Ｒ１，Ｒ２に換えて設けられた
ＰＭＯＳトランジスタＱ５，Ｑ６と、ＮＭＯＳトランジ
スタＱ１ないしＱ４とを含む。

【００１２】図２３は、図１９に示した出力ドライバ回
路９６の回路図である。図２３を参照して、従来の出力
ドライバ回路９６は、電源電位Ｖｃｃと接地電位Ｖｓｓ
との間に直列に接続されたＰＭＯＳトランジスタ１０お
よびＮＭＯＳトランジスタ２０と、トランジスタ１０の
ゲートに制御電圧を与えるＮＡＮＤゲート７７と、トラ
ンジスタ２０のゲートに制御電圧を与えるＮＯＲゲート
７６とを含む。レベル変換回路９５から出力されたデー
タ信号ＲＤは、ＮＡＮＤゲート７７およびＮＯＲゲート
７６のそれぞれの一方入力に与えられる。外部から与え
られる出力イネーブル信号／ＯＥは、ＮＯＲゲート７６
の他方入力に与えられる。ＮＡＮＤゲート７７の他方入
力は、出力イネーブル信号／ＯＥの反転された信号をイ
ンバータ７９から受ける。出力端子ＤＱは、トランジス
タ１０および２０の共通接続ノードに接続される。

【００１３】動作において、外部から低レベルの出力イ
ネーブル信号／ＯＥが与えられたとき、ＮＡＮＤゲート
７７およびＮＯＲゲート７６は、インバータとして動作
する。すなわち、ＮＡＮＤゲート７７は、与えられたデ
ータ信号ＲＤを反転し、反転された信号をトランジスタ
１０のゲートに与える。ＮＯＲゲート７６も、与えられ
たデータ信号ＲＤを反転し、反転された信号をトランジ
スタ２０のゲートに与える。その結果、トランジスタ１
０および２０の一方が、データ信号ＲＤに応答して選択
的にオンし、出力端子ＤＱに接続された負荷が駆動され
る。

【００１４】出力イネーブル信号／ＯＥが高レベルであ
るとき、ＮＡＮＤゲート７７およびＮＯＲゲート７６は
高レベルおよび低レベルの出力信号をそれぞれ出力す
る。すなわち、与えられたデータ信号ＲＤに依存するこ
となく、固定された電位がトランジスタ１０および２０
のゲートに与えられる。このときトランジスタ１０およ
び２０がオフするので、出力端子ＤＱはフローティング
状態にもたらされる（すなわち駆動されない）。

【００１５】前述のように、出力端子ＤＱには図示され
ていない様々な負荷が接続されるので、トランジスタ１
０および２０の相互コンダクタンス（または電流駆動能
力）はそれらの負荷を十分に駆動できる値に設計されて
いる。したがって、出力端子ＤＱに大きな負荷が接続さ
れているとき、出力端子ＤＱおよびトランジスタ１０ま
たは２０を介して大きな電流が流れることになる。

【００１６】

【発明が解決しようとする課題】図２２は、半導体メモ
リがプリント配線基板上に実装されたときの模式的な回
路図を示している。図２２を参照して、半導体メモリ３
００は、電源ラインＶｃｃと接地ラインＶｓｓとの間に
接続される。半導体メモリ３００は、データ入力端子Ｄ
Ｉを介して入力データ信号を受け、データ出力端子ＤＱ
を介して負荷３０３を駆動する。半導体メモリ３００の
出力ドライバ回路内の駆動トランジスタは、負荷３０３
を駆動するのに十分大きな相互コンダクタンスを有して
いるので、出力端子ＤＱを介して流れる出力電流Ｉｏは
急峻な立上がりおよび立下がり波形を有している。言換
えると、出力電流Ｉｏは、高周波数信号成分を含んでい
る。したがって、半導体メモリ３００と各電源ラインＶ
ｃｃおよび接地ラインＶｓｓとの間には、図２２に示す
ように、高周波数信号成分に対して無視できない寄生イ
ンダクタンス３０１および３０２が存在する。

【００１７】寄生インダクタンス３０１，３０２のイン
ダクタンス値をＬと仮定すると、これらの寄生インダク
タンス３０１，３０２を電流Ｉｏが流れることによって
生じる電圧変動ΔＶは、次式により表わされる。

【００１８】ΔＶ＝Ｌ・（ｄＩｏ／ｄｔ）……（１） 式（１）の電圧変動ΔＶは電源ラインＶｃｃおよび接地
ラインＶｓｓにノイズとして伝えられ、したがって、半
導体メモリ３００において誤動作が引起こされることに
なる。

【００１９】図２４は、図２２に示した半導体メモリ３
００における誤動作を説明するための信号波形図であ
る。図２４を参照して、時刻ｔ２１において書込イネー
ブル信号／ＷＥが立上がり、時刻ｔ２２において、出力
端子ＤＱの電圧が、出力データ信号に応答して変化す
る。したがって、出力端子ＤＱを介して流れる出力電流
Ｉｏ（図示せず）が急峻であるため接地ラインＶｓｓの
電位が図２４に示されるように変動する。その結果、書
込イネーブル信号／ＷＥおよび出力イネーブル信号／Ｏ
Ｅなどの入力信号のレベルも接地レベルに対し相対的に
変動し、その結果誤動作が引起こされる。

【００２０】すなわち、接地ラインＶｓｓの電位の変動
により、たとえば外部から与えられる書込イネーブル信
号／ＷＥを受けるバッファ回路のしきい電圧Ｖｔｈが、
図２４において一点鎖線で示されるように真の接地レベ
ルに対し相対的に変動する。その結果、半導体メモリに
おいて時刻ｔ２３ないしｔ２４の間の期間において信号
／ＷＥが低レベルであると検出され得る。その結果、半
導体メモリにおいて誤動作が引起こされることになる。

【００２１】この発明は、上記のような課題を解決する
ためになされたもので、出力ドライバ回路によるノイズ
の発生を抑制することを目的とする。

【００２２】

【課題を解決するための手段】請求項１の発明にかかる
出力ドライバ回路は、電源電位と出力端子との間に接続
され、出力端子に接続される負荷を駆動するための駆動
トランジスタと、与えられた入力信号に応答して、複数
の階段を含む階段形状で変化する階段制御電圧を発生す
る階段制御電圧発生手段とを含む。階段制御電圧は、駆
動トランジスタの制御電極に与えられる。

【００２３】請求項２の発明にかかる出力ドライバ回路
は、電源電位と出力端子との間に接続され、出力端子に
接続される負荷を駆動するための駆動トランジスタと、
与えられた入力信号に応答して、駆動トランジスタを制
御するための制御電圧を発生する制御電圧発生手段と、
外部から与えられる制御信号に応答して、制御電圧発生
手段から発生される制御電圧を一時的に予め定められた
中間電位に保持する一時的電圧保持手段とを含む。制御
電圧発生手段から発生された制御電圧は、駆動トランジ
スタの制御電極に与えられる。

【００２４】

【作用】請求項１の発明における出力ドライバ回路で
は、駆動トランジスタが、階段制御電圧発生手段から与
えられる階段制御電圧に応答して次第に導通するので、
出力電流における急峻な変化が防がれ、したがって出力
ドライバ回路によるノイズの発生が抑制され得る。

【００２５】請求項２の発明における出力ドライバ回路
では、制御電圧発生手段から発生される制御電圧が一時
的電圧保持手段により一時的に予め定められた中間電位
に保持される。したがって、駆動トランジスタが、瞬時
に導通するのではなく、一時的に中間の導通状態にもた
らされるので、出力電流における急峻な変化が防がれ、
出力ドライバ回路によるノイズの発生が抑制され得る。

【００２６】

【実施例】図１は、この発明の一実施例を示す出力ドラ
イバ回路の回路図である。図１を参照して、この出力ド
ライバ回路は、電源電位Ｖｃｃと接地電位Ｖｓｓとの間
に直列に接続されたＰＭＯＳトランジスタ１０およびＮ
ＭＯＳトランジスタ２０と、トランジスタ１０のゲート
に階段制御電圧を与える階段制御電圧発生回路１０１
と、トランジスタ２０のゲートに階段制御電圧を与える
階段制御電圧発生回路２０１とを含む。ＮＡＮＤゲート
３０および４０のそれぞれの一方入力は、出力イネーブ
ル信号／ＯＥを受ける。ＮＡＮＤゲート３０の他方入力
は、データ信号ＲＤを受ける。ＮＡＮＤゲート４０の他
方入力は、反転されたデータ信号／ＲＤを受ける。出力
データ端子ＤＱは、トランジスタ１０および２０の共通
接続ノードに接続される。

【００２７】階段制御電圧発生回路１０１は、電源電位
Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されたＰＭ
ＯＳトランジスタ１１，ＮＭＯＳトランジスタ２１，ダ
イオード５１および５２と、電源電位Ｖｃｃと接地電位
Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジスタ
１２およびＮＭＯＳトランジスタ２２と、電源電位Ｖｃ
ｃと接地電位Ｖｓｓとの間に直列に接続されたＰＭＯＳ
トランジスタ１３，１４およびＮＭＯＳトランジスタ２
４と、トランジスタ１０のゲートと接地電位Ｖｓｓとの
間に直列に接続されたＮＭＯＳトランジスタ２３および
ダイオード５３と、トランジスタ１０のゲートと接地電
位Ｖｓｓとの間に接続されたＮＭＯＳトランジスタ２５
とを含む。トランジスタ１１および２１は、ゲートがＮ
ＡＮＤゲート３０の出力ノードに接続される。各ダイオ
ード５１，５２および５３は、この実施例ではＭＯＳト
ランジスタのダイオード接続によって形成されるが、バ
イポーラトランジスタのダイオード接続のいずれによっ
ても実現され得る。

【００２８】階段制御電圧発生回路２０１は、電源電位
Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されたダイ
オード６１，６２，ＰＭＯＳトランジスタ３１およびＮ
ＭＯＳトランジスタ４１と、電源電位Ｖｃｃと接地電位
Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジスタ
３２およびＮＭＯＳトランジスタ４２と、電源電位Ｖｃ
ｃと接地電位Ｖｓｓとの間に直列に接続されたＰＭＯＳ
トランジスタ３４，ＮＭＯＳトランジスタ４３および４
４と、電源電位Ｖｃｃとトランジスタ２０のゲートとの
間に直列に接続されたダイオード６３およびＰＭＯＳト
ランジスタ３３と、電源電位Ｖｃｃとトランジスタ２０
のゲートとの間に接続されたＰＭＯＳトランジスタ３５
とを含む。トランジスタ３１および４１は、ゲートがＮ
ＡＮＤゲート４０の出力ノードに接続される。ダイオー
ド６１，６２および６３もまた、ＭＯＳトランジスタの
ダイオード接続によって形成されるが、バイポーラトラ
ンジスタのダイオード接続によっても実現され得る。

【００２９】次に、図１に示した階段制御電圧発生回路
１０１，２０１の動作について説明する。図２は、図１
に示した階段制御電圧発生回路２０１の動作を説明する
ためのタイミング図である。図１および図２を参照し
て、時刻ｔ１までは、高レベル、すなわち電源電圧Ｖｃ
ｃレベルの入力信号ＳｉがＮＡＮＤゲート４０から与え
られる。したがって、トランジスタ４１がオンし、低レ
ベル、すなわち接地電位Ｖｓｓレベルの出力信号Ｓｏが
駆動トランジスタ２０のゲートに与えられる。トランジ
スタ２０はオフするので、出力端子ＤＱはプルダウンさ
れない。

【００３０】時刻ｔ１において、入力信号Ｓｉが立下が
る。まず、トランジスタ３１が低レベルの入力信号Ｓｉ
に応答してオンし、一方、トランジスタ４１はオフす
る。各ダイオード６１，６２および６３は、しきい電圧
Ｖｔｈを有するＭＯＳトランジスタのダイオード接続に
より構成されているので、１つのダイオード接続により
ダイオードのアノードの電圧がＶｔｈだけレベルシフト
される。したがって、トランジスタ３１の導通により、
出力信号Ｓｏの電圧レベルは、図２に示されるように、
Ｖｃｃ−２Ｖｔｈになる。出力信号Ｓｏのこの電圧レベ
ルは時刻ｔ２まで続く。

【００３１】電圧Ｖｃｃ−２Ｖｔｈに応答して、トラン
ジスタ４２は、中間の導通状態でオンし、トランジスタ
３３のゲートには接地レベルの電圧が与えられる。した
がって、トランジスタ３３が時刻ｔ２においてオンする
ので、時刻ｔ２の後は出力信号Ｓｏの電圧レベルが図２
に示すようにＶｃｃ−Ｖｔｈになる。すなわち、トラン
ジスタ３３のオンにより、電源電圧レベルＶｃｃよりも
ダイオード６３のしきい電圧Ｖｔｈだけシフトされた電
圧が出力信号Ｓｏとして出力される。この出力電圧レベ
ルは、時刻ｔ３まで続く。

【００３２】図１に示されるように、トランジスタ４４
は、ダイオード接続態様で、トランジスタ４３と接地電
位Ｖｓｓとの間に接続されている。したがって、トラン
ジスタ４３は、それ自身のゲート電圧がＶｓｓ＋２Ｖｔ
ｈ以上にならないと導通しない。したがって、トランジ
スタ４２および４３を比較すると、トランジスタ４２の
方がより早く導通する。トランジスタ４３のゲートに
は、時刻ｔ２の後、Ｖｃｃ−Ｖｔｈの電圧が与えられる
ので、トランジスタ４３がオンする。したがって、トラ
ンジスタ３５のゲートにＶｓｓ＋Ｖｔｈの電圧が与えら
れ、トランジスタ３５が時刻ｔ３の後オンする。したが
って、時刻ｔ３の後、出力信号Ｓｏの電圧レベルはＶｃ
ｃになる。

【００３３】その結果、階段制御電圧発生回路２０１か
ら出力される出力信号Ｓｏは、図２に示すような階段形
状で変化する信号波形を有する。この出力信号Ｓｏが駆
動トランジスタ２０のゲートに与えられるので、トラン
ジスタ２０は、与えられる信号Ｓｏに応答して、遮断状
態から導通状態に向け次第に変化する。その結果、出力
端子ＤＱに与えられる出力データ信号の電圧は、図２の
曲線Ｃ１により示すように変化する。

【００３４】図２では、比較のために、階段制御電圧発
生回路２０１が設けられなかった場合の出力データ信号
の電圧の変化が曲線Ｃ２により示されている。曲線Ｃ１
およびＣ２を比較するとわかるように、出力端子ＤＱの
電圧は、階段制御電圧発生回路２０１を設けることによ
り、比較的緩やかに降下する。これに対し、階段制御電
圧発生回路２０１が設けられないと、出力端子ＤＱの電
圧は急峻に立下がる（曲線Ｃ２）。

【００３５】このように、出力端子ＤＱの電圧が次第に
降下するので、出力端子ＤＱを介して負荷に供給される
電流の急峻な変化が引起こされるのが防がれる。したが
って、急峻な電流の変化により、図２２に示した寄生イ
ンダクタンス３０１および３０２により引き起こされる
電圧変動が防がれ、その結果、電源ラインＶｃｃおよび
接地ラインＶｓｓの電位の変動が防がれ得る。

【００３６】図１に示した階段制御電圧発生回路２０１
は、図２に示したように上昇する階段制御電圧を発生し
たが、一方、階段制御電圧発生回路１０１は、降下する
階段制御電圧を発生する。以下の記載では、図１に示し
た階段制御電圧発生回路１０１の動作について説明す
る。

【００３７】図１を参照して、最初に、ＮＡＮＤゲート
３０から低レベルの入力信号Ｓｉ´が与えられる。トラ
ンジスタ１１は入力信号Ｓｉ´に応答してオンするの
で、高レベル、すなわち電源電圧Ｖｃｃレベルの出力信
号Ｓｏ´がトランジスタ１０のゲートに与えられる。ト
ランジスタ１０は、オフするので、出力端子ＤＱはプル
アップされない。

【００３８】ＮＡＮＤゲート３０から高レベルの入力信
号Ｓｉ´が与えられたとき、トランジスタ２１がオンす
る。ダイオード５１，５２および５３も、しきい電圧Ｖ
ｔｈを有するＭＯＳトランジスタにより構成されている
ので、アノードに与えられた電圧がＶｔｈだけシフトさ
れる。したがって、トランジスタ２１の導通により、Ｖ
ｓｓ＋２Ｖｔｈの出力信号Ｓｏ´が出力される。

【００３９】トランジスタ１２は、電圧Ｖｓｓ＋２Ｖｔ
ｈに応答してオンするので、トランジスタ２３のゲート
に電源電圧Ｖｃｃレベルの電圧が与えられ、トランジス
タ２３がオンする。トランジスタ２３の導通により、電
圧Ｖｓｓ＋Ｖｔｈが出力信号Ｓｏ´として出力される。

【００４０】トランジスタ１３は、ダイオード接続態様
で、電源電位Ｖｃｃとトランジスタ１４との間に接続さ
れている。したがって、トランジスタ１４は、ゲート電
圧がＶｃｃ−２Ｖｔｈ以下にならないと導通しない。し
たがって、トランジスタ１２および１４を比較すると、
トランジスタ１２の方がより早く導通する。

【００４１】トランジスタ１４は、ゲート電圧Ｖｓｓ＋
Ｖｔｈに応答してオンするので、トランジスタ２５のゲ
ートに電圧Ｖｃｃ＋Ｖｔｈが与えられる。したがって、
トランジスタ２５がオンするので、出力信号Ｓｏ´の電
圧レベルがＶｓｓレベルまで降下する。

【００４２】その結果、階段制御電圧発生回路１０１
が、降下する階段形状で変化する制御電圧を発生し、そ
の制御電圧を出力信号Ｓｏ´として駆動トランジスタ１
０のゲートに与える。したがって、トランジスタ１０
が、遮断状態から導通状態に向け次第に変化するので、
出力端子ＤＱを介して負荷に供給される電流も次第に変
化する。すなわち、出力電流における急峻な変化が防が
れるので、この階段制御電圧発生回路１０１の働きによ
っても、図２２に示した寄生インダクタンス３０１，３
０２によるノイズの発生が防がれ得る。

【００４３】以下の記載では、図１に示した階段制御電
圧発生回路１０１および２０１のいくつかの変形につい
て説明する。図３を参照して、階段制御電圧発生回路２
０２は、図１に示した回路２０１と比較すると、ダイオ
ード６１および６２に代えて抵抗６４が設けられ、ダイ
オード６３に代えて抵抗６５が設けられる。抵抗６４お
よび６５は、拡散抵抗またはポリシリコン抵抗により形
成される。これに加えて、図１に示したＰＭＯＳトラン
ジスタ３２および３４が省かれている。他の回路接続は
図１に示した回路２０１と同様であり、図３に示した階
段制御電圧発生回路２０２も回路２０１と同様に動作す
る。

【００４４】図４を参照して、階段制御電圧発生回路２
０３は、図１に示した回路２０１と比較すると、図１に
示したトランジスタ４４に代えて、抵抗６６が設けられ
ている。抵抗６６は、拡散抵抗またはポリシリコン抵抗
により形成される。他の回路接続は図１に示した回路２
０１と同様であり、図４に示した階段制御電圧発生回路
２０３も回路２０１と同様に動作する。

【００４５】図５を参照して、階段制御電圧発生回路２
０４は、図１に示した回路２０１と比較すると、ダイオ
ード６１および６２に代えて抵抗６４が、ダイオード６
３に代えて抵抗６５が、ＰＭＯＳトランジスタ４４に代
えて抵抗６６が、それぞれ設けられる。他の回路接続は
図１に示した回路２０１と同様であり、この回路２０４
もそれと同様に動作する。

【００４６】図６を参照して、階段制御電圧発生回路２
０５は、図１に示した回路２０１と比較すると、ＰＭＯ
Ｓトランジスタ４４に代えてダイオード６７が設けられ
る。他の回路接続は回路２０１と同様であり、それと同
様に動作する。

【００４７】図７を参照して、階段制御電圧発生回路２
０６は、図１に示した回路２０１と比較すると、ダイオ
ード６１および６２に代えて抵抗６４が、ダイオード６
３に代えて抵抗６５が、ＮＭＯＳトランジスタ４４に代
えてダイオード６７が、それぞれ設けられる。他の回路
接続は回路２０１と同様であり、この回路２０６もそれ
と同様に動作する。

【００４８】図８を参照して、階段制御電圧発生回路１
０２は、図１に示した回路１０１と比較すると、ダイオ
ード５１および５２に代えて抵抗５４が、ダイオード５
３に代えて抵抗５５が、それぞれ設けられる。他の回路
接続は回路１０１と同様であり、この回路１０２も同様
に動作する。

【００４９】図９を参照して、階段制御電圧発生回路１
０３は、図１に示した回路１０１と比較すると、ＰＭＯ
Ｓトランジスタ１３に代えて抵抗５６が設けられる。他
の回路接続は図１に示した回路１０１と同様であり、こ
の回路１０３も同様に動作する。

【００５０】図１０を参照して、階段制御電圧発生回路
１０４は、図１に示した回路１０１と比較すると、ダイ
オード５１および５２に代えて抵抗５４が、ダイオード
５３に代えて抵抗５５が、ＰＭＯＳトランジスタ１３に
代えて抵抗５６が、それぞれ設けられる。他の回路接続
は回路１０１と同様であり、この回路１０４も同様に動
作する。

【００５１】図１１を参照して、階段制御電圧発生回路
１０５は、図１に示した回路１０１と比較すると、ＰＭ
ＯＳトランジスタ１３に代えてダイオード５７が設けら
れる。他の回路接続は回路１０１と同様であり、この回
路１０５も同様に動作する。

【００５２】図１２を参照して、階段制御電圧発生回路
１０６は、図１に示した回路１０１と比較すると、ダイ
オード５１および５２に代えて抵抗５４が、ダイオード
５３に代えて抵抗５５が、ＰＭＯＳトランジスタ１３に
代えてダイオード５７が、それぞれ設けられる。他の回
路接続は回路１０１と同様であり、この回路１０６も同
様に動作する。

【００５３】図３ないし図１２に示したいずれの階段制
御電圧発生回路２０２ないし２０６および１０２ないし
１０６も、図１に示した出力ドライバ回路において、回
路１０１および／または回路２０１に代えて適用するこ
とができる。言換えると、図１および図３ないし図１２
に示した階段制御電圧発生回路２０１ないし２０６およ
び１０１ないし１０６を適当に組合わせることにより、
出力電流における急峻な変化を防ぐことのできる出力ド
ライバ回路が得られる。

【００５４】図１３は、この発明のさらに別の実施例を
示す出力ドライバ回路の回路図である。図１３に示した
出力ドライバ回路では、図１に示した回路と比較する
と、ＮＡＮＤゲート３０および４０が省かれており、階
段制御電圧発生回路１０７および２０７において改善が
施されている。すなわち、回路１０７および２０７のそ
れぞれの第１段の回路において、ＮＡＮＤゲート３０お
よび４０の回路機能が追加されている。

【００５５】図１３を参照して、階段制御電圧発生回路
２０７の第１段回路は、電源電位Ｖｃｃと接地電位Ｖｓ
ｓとの間に直列に接続されたダイオード６１および６
２，ＰＭＯＳトランジスタ３６および３７ならびにＮＭ
ＯＳトランジスタ４６と、トランジスタ４６と並列に接
続されたＮＭＯＳトランジスタ４５とを含む。トランジ
スタ３６および４５は、ゲートが入力データ信号／ＲＤ
を受けるように接続される。トランジスタ３７および４
６のゲートは、出力イネーブル信号／ＯＥを受ける。ト
ランジスタ３７および４６の共通接続ノードが駆動トラ
ンジスタ２０のゲートに接続される。回路２０７の後段
の回路は、図１に示した回路２０１の後段の回路と同様
の回路接続を有している。

【００５６】階段制御電圧発生回路１０７の第１段回路
は、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接
続されたＰＭＯＳトランジスタ１６，ＮＭＯＳトランジ
スタ２６および２７，ダイオード５１および５２と、ト
ランジスタ１６と並列に接続されたＰＭＯＳトランジス
タ１５とを含む。トランジスタ１６および２６のゲート
は、入力データ信号／ＲＤを受ける。トランジスタ１５
および２７のゲートは、反転された出力イネーブル信号
／ＯＥを受ける。トランジスタ１６および２６の共通接
続ノードがトランジスタ１０のゲートに接続される。回
路１０７の後段の回路は、図１に示した回路１０１の後
段の回路と同様の回路接続を有している。

【００５７】図１３に示した出力ドライバ回路も、図１
に示した回路と同様に動作するので、同様の利点が得ら
れる。これに加えて、図１３に示した回路では、ＡＮＤ
ゲート３０および４０が省かれているので、回路が簡単
化されており、したがってより高い動作速度を有する出
力ドライバ回路が得られる。

【００５８】図１４は、この発明のさらに別の実施例を
示す出力ドライバ回路の回路図である。図１４を参照し
て、この出力ドライバ回路は、電源電位Ｖｃｃと接地電
位Ｖｓｓとの間に直列に接続されたＮＭＯＳトランジス
タ１０´およびＰＭＯＳトランジスタ２０´と、トラン
ジスタ１０´のゲートに階段制御電圧を与える階段制御
電圧発生回路１０８と、トランジスタ２０´のゲートに
階段制御電圧を与える階段制御電圧発生回路２０８とを
含む。図１４に示した回路を図１に示した回路と比較す
ると、駆動のためのプルアップトランジスタとしてＮＭ
ＯＳトランジスタ１０´が用いられ、一方、駆動のため
のプルダウントランジスタとしてＰＭＯＳトランジスタ
２０´が用いられている。したがって、トランジスタ１
０を制御するための階段制御電圧発生回路１０８は、図
１に示した回路２０１と同様の回路構成を有している。
一方、トランジスタ２０´の制御のための階段制御電圧
発生回路２０８は、図１に示した回路１０１と同様の回
路構成を有している。このように、制御されるべき対象
である駆動トランジスタ導電型式（すなわちＰ型または
Ｎ型）によって、適用される階段制御電圧発生回路の回
路構成のタイプが決定されることが指摘される。したが
って、図１４に示した回路１０８および／または２０８
に代えて、図３ないし図１２に示した回路２０２ないし
２０６および１０２ないし１０６のいずれをも適用する
ことができる。

【００５９】以上の記載において説明した階段制御電圧
発生回路は、いずれも３つの階段を含む階段形状で変化
する階段制御電圧を発生している。この発明は、一般に
複数の階段を含む階段形状で変化する階段制御電圧を発
生する階段制御電圧発生回路により実現され得ることが
指摘される。制御電圧の階段の数は、出力端子ＤＱに接
続される負荷において要求される動作速度に鑑みて決定
される。

【００６０】図１５は、この発明のさらに別の実施例を
示す出力ドライバ回路の回路図である。図１５を参照し
て、この出力ドライバ回路は、複数の階段を含む階段形
状で降下する階段制御電圧を発生する階段制御電圧発生
回路１０９と、複数の階段を含む階段形状で上昇する階
段制御電圧を発生する階段制御電圧発生回路２０９とを
含む。上記で説明した階段制御電圧発生回路を図１５に
示した回路１０９および２０９に類推して適用すること
により、任意の数の階段を含む階段制御電圧が発生され
得る。

【００６１】図１６は、この発明のさらに別の実施例を
示す出力ドライバ回路の回路図である。図１６を参照し
て、この出力ドライバ回路は、電源電位Ｖｃｃと接地電
位Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジス
タ１０およびＮＭＯＳトランジスタ２０と、トランジス
タ１０のゲートに制御電圧を与えるＮＡＮＤゲート７７
と、トランジスタ２０のゲートに制御電圧を与えるＮＯ
Ｒゲート７８とを含む。ＮＡＮＤゲート７７は、一方入
力ノードを介して入力データ信号ＲＤを受け、他方入力
ノードを介して反転された出力イネーブル信号／ＯＥを
受ける。ＮＯＲゲート７８は、一方入力ノードを介して
入力データ信号ＲＤを受け、他方入力ノードを介して出
力イネーブル信号／ＯＥを受ける。

【００６２】電源電位Ｖｃｃとトランジスタ１０のゲー
トとの間に、ダイオード７１，７２およびＰＭＯＳトラ
ンジスタ７３が直列に接続される。一方、トランジスタ
２０のゲートと接地電位Ｖｓｓとの間にＮＭＯＳトラン
ジスタ７４，ダイオード７５および７６が直列に接続さ
れる。トランジスタ７３は、ゲートがアドレス遷移検出
回路（以下「ＡＴＤ回路」という）８３から出力される
パルス信号φを受けるように接続される。トランジスタ
７４は、ゲートがインバータ７０により反転されたパル
ス信号／φを受けるように接続される。ＡＴＤ回路８３
は、図１９に示されるように、アドレスバッファ８４を
介して、外部から与えられるアドレス信号ＸＡおよびＹ
Ａを受ける。ＡＴＤ回路８３は、与えられたアドレス信
号ＸＡおよびＹＡの遷移に応答して、パルス信号φを出
力する。トランジスタ７３の相互コンダクタンスは、ト
ランジスタ１０と比較して小さな値に設計される。同様
に、トランジスタ７４の相互コンダクタンスは、トラン
ジスタ２０と比較して小さな値に設計される。

【００６３】図１７は、図１６に示した出力ドライバ回
路の動作を説明するためのタイミング図である。図１６
および図１７を参照して、次に動作について説明する。
時刻ｔ１０において、ＮＯＲゲート７８は、入力データ
信号ＲＤに応答して、高レベル（Ｖｃｃレベル）に向か
う信号を出力し始める。したがって、図１７に示すよう
に、時刻ｔ１０およびｔ１１の間の期間において、駆動
トランジスタ２０のゲート電圧ＶＧは、図１７に示すよ
うに上昇する。時刻ｔ１１ないしｔ１２の期間におい
て、ＡＴＤ回路８３から高レベルのパルス信号／φがト
ランジスタ７４のゲートに与えられる。したがって、ト
ランジスタ７４がこの期間においてオンするので、トラ
ンジスタ２０のゲート電圧ＶＧがダイオード７５および
７６の導通抵抗によって決定される中間電位Ｖｍに一時
的に保持される。この実施例においても、各ダイオード
７５および７６は、しきい電圧Ｖｔｈを有するＭＯＳト
ランジスタにより形成されているので、中間電位Ｖｍ
は、Ｖｓｓ＋２Ｖｔｈである。

【００６４】時刻ｔ１２の後、パルス信号／φが立下が
る。したがって、トランジスタ７４がオフするので、ト
ランジスタ２０のゲート電圧ＶＧはＮＯＲゲート７８か
らのＶｃｃレベルに向かう出力電圧に従って再び上昇す
る。その結果、ゲート電圧ＶＧは、図１７の曲線Ｃ３に
示されるように変化する。

【００６５】したがって、駆動トランジスタ２０は、時
刻ｔ１１ないしｔ１２の間の期間において一時的に中間
の導通状態にもたらされた後、時刻ｔ１４において完全
に導通状態になる。その結果、出力電圧ＤＱは、図１７
の曲線Ｃ５に示されるように変化する。図１７の曲線Ｃ
６は、比較のため、図１６に示した一時的な電圧保持回
路が設けられない場合、すなわち従来の回路における出
力電圧の変化を示している。

【００６６】図１７の曲線Ｃ５およびＣ６を比較すると
わかるように、従来の出力ドライバ回路の出力電圧ＤＱ
は急峻に立下がっていたが（曲線Ｃ６）、図１６に示し
た出力ドライバ回路の出力電圧ＤＱは、全体として、よ
り緩やかに立下がる（曲線Ｃ５）。その結果、出力端子
ＤＱを介して流れる出力電流における急峻な変化が防が
れ、図２２に示した寄生インダクタンス３０１，３０２
によるノイズの発生が防がれ得る。

【００６７】なお、上記の記載ではプルダウントランジ
スタ２０のゲート電圧ＶＧの制御について説明がなされ
たが、プルアップトランジスタ１０の制御電圧について
も類似の制御が行なわれ、ノイズの発生が防がれること
が指摘される。

【００６８】すなわち、ＡＮＤゲート７７が入力データ
信号ＲＤに応答して降下する制御電圧を出力した後、Ａ
ＴＤ回路８３から負のパルス信号φが発生される。トラ
ンジスタ７３は負のパルス信号φに応答してオンするの
で、導通期間においてトランジスタ１０のゲートにＶｃ
ｃ−２Ｖｔｈの制御電圧が与えられる。したがって、ト
ランジスタ１０はゲート電圧Ｖｃｃ−２Ｖｔｈによって
決定される中間の導通状態でこの期間においてオンす
る。パルス信号φの負の期間が終了した後、トランジス
タ７３がオフするので、トランジスタ１０のゲートにＮ
ＡＮＤゲート７７から出力される低レベルに向かう制御
電圧が与えられる。したがって、トランジスタ１０は完
全に遮断状態にもたらされる。その結果、出力電流にお
ける急峻な変化が防がれ、ノイズの発生が防がれる。

【００６９】図１８は、この発明のさらに別の実施例を
示す出力ドライバ回路の回路図である。図１８を参照し
て、図１６に示した出力ドライバ回路と比較すると、ダ
イオード７１および７２に代えて抵抗８１が、ダイオー
ド７５および７６に代えて抵抗８２が、それぞれ設けら
れる。他の回路接続は図１６の回路と同様であり、同様
の利点が得られる。

【００７０】図１６および図１８に示した実施例では、
ＡＴＤ回路８３から発生されるパルス信号φが用いられ
ている。パルス信号φは、外部から与えられるアドレス
信号ＸＡおよびＹＡの遷移に応答して発生される。ＡＴ
Ｄ回路８３に代えて、他の外部から与えられる制御信号
に応答してパルス信号φを発生する回路も用いられ得る
ことが指摘される。

【００７１】このように、以上の記載したいずれの出力
ドライバ回路においても、出力端子ＤＱを駆動する駆動
トランジスタのゲートに階段制御電圧が与えられる。し
たがって、駆動トランジスタが瞬時に遮断状態から導通
状態へ変化するのが防がれる。すなわち、駆動トランジ
スタが導通状態に向け次第に変化する。したがって、出
力端子ＤＱを介して流れる出力電流における急峻な変化
が防がれるので、図２２に示したような寄生インダクタ
ンス３０１，３０２によりノイズが発生されるのが防が
れる。その結果、電源ラインＶｃｃおよび接地ラインＶ
ｓｓのレベルがノイズによって変動するのが防がれ、半
導体メモリにおける誤動作が防がれる。

【００７２】以上の記載では、この発明がＳＲＡＭ、す
なわち半導体メモリに適用される例について説明がなさ
れたが、この発明は一般に半導体集積回路装置における
出力ドライバ回路として適用され得ることが指摘され
る。

【００７３】

【発明の効果】以上のように、この発明によれば、出力
端子を駆動するための駆動トランジスタが、階段制御電
圧発生手段または一時的電圧保持手段の作用により段階
的に遮断状態から導通状態へ変化するので、出力電流に
おける急峻な変化が防がれ、ノイズの発生が抑制され得
る。

【図面の簡単な説明】

【図１】この発明の一実施例を示す出力ドライバ回路の
回路図である。

【図２】図１に示した階段制御電圧発生回路の動作を説
明するためのタイミング図である。

【図３】この発明の別の実施例を示す出力ドライバ回路
の回路図である。

【図４】この発明のさらに別の実施例を示す出力ドライ
バ回路の回路図である。

【図５】この発明のさらに別の実施例を示す出力ドライ
バ回路の回路図である。

【図６】この発明のさらに別の実施例を示す出力ドライ
バ回路の回路図である。

【図７】この発明のさらに別の実施例を示す出力ドライ
バ回路の回路図である。

【図８】この発明のさらに別の実施例を示す出力ドライ
バ回路の回路図である。

【図９】この発明のさらに別の実施例を示す出力ドライ
バ回路の回路図である。

【図１０】この発明のさらに別の実施例を示す出力ドラ
イバ回路の回路図である。

【図１１】この発明のさらに別の実施例を示す出力ドラ
イバ回路の回路図である。

【図１２】この発明のさらに別の実施例を示す出力ドラ
イバ回路の回路図である。

【図１３】この発明のさらに別の実施例を示す出力ドラ
イバ回路の回路図である。

【図１４】この発明のさらに別の実施例を示す出力ドラ
イバ回路の回路図である。

【図１５】この発明のさらに別の実施例を示す出力ドラ
イバ回路の回路図である。

【図１６】この発明のさらに別の実施例を示す出力ドラ
イバ回路の回路図である。

【図１７】図１６に示した階段制御電圧発生回路の動作
を説明するためのタイミング図である。

【図１８】この発明のさらに別の実施例を示す出力ドラ
イバ回路の回路図である。

【図１９】従来のＳＲＡＭの回路ブロック図である。

【図２０】図１９に示したＳＲＡＭにおいて用いられる
メモリセルの一例を示す回路図である。

【図２１】図１９に示したＳＲＡＭにおいて用いられる
メモリセルの別の例を示す回路図である。

【図２２】半導体メモリがプリント配線基板上に実装さ
れたときの模式的な回路図である。

【図２３】図１９に示した出力ドライバ回路の回路図で
ある。

【図２４】図２２に示した半導体メモリにおける誤動作
を説明するための信号波形図である。

【符号の説明】

１０ 駆動用ＰＭＯＳトランジスタ １１−１４ ＰＭＯＳトランジスタ ２０ 駆動用ＮＭＯＳトランジスタ ２１−２５ ＮＭＯＳトランジスタ ３０，４０ ＮＡＮＤゲート ３１−３５ ＰＭＯＳトランジスタ ４１−４４ ＮＭＯＳトランジスタ １０１，２０１ 階段制御電圧発生回路 ＤＱ 出力端子 ＲＤ，／ＲＤ 入力データ信号

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 出力端子と、 電源電位と前記出力端子との間に接続され、前記出力端
   子に接続される負荷を駆動するための駆動トランジスタ
   と、 与えられた入力信号に応答して、複数の階段を含む階段
   形状で変化する階段制御電圧を発生する階段制御電圧発
   生手段とを含み、 前記階段制御電圧は、前記駆動トランジスタの制御電極
   に与えられる、出力ドライバ回路。
2. 【請求項２】 出力端子と、 電源電位と前記出力端子との間に接続され、前記出力端
   子に接続される負荷を駆動するための駆動トランジスタ
   と、 与えられた入力信号に応答して、前記駆動トランジスタ
   を制御するための制御電圧を発生する制御電圧発生手段
   とを含み、 前記制御電圧発生手段から発生された制御電圧は、前記
   駆動トランジスタの制御電極に与えられ、 外部から与えられる制御信号に応答して、前記制御電圧
   発生手段から発生される制御電圧を一時的に予め定めら
   れた中間電位に保持する一時的電圧保持手段を含む、出
   力ドライバ回路。