JPS6248806A - 出力回路 - Google Patents
出力回路Info
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- JPS6248806A JPS6248806A JP60190705A JP19070585A JPS6248806A JP S6248806 A JPS6248806 A JP S6248806A JP 60190705 A JP60190705 A JP 60190705A JP 19070585 A JP19070585 A JP 19070585A JP S6248806 A JPS6248806 A JP S6248806A
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- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特にＭＯ８型集積回路の出力
回路に関する。
回路に関する。
従来、ＭＯ８型集積回路における出力回路は、第４図に
示すように、ドレイン端子を電源端子３３に、ソース端
子を出力端子３４に接続した第１のトランジスタ３１と
、ドレイン端子を出力端子３４に、ソース端子をアース
端子３５に接続した第２のトランジスタ３２とから構成
され、前記第１のトランジスタ３１のゲート端子にはこ
のトランジスタをオン・オフするｔＫｌの入力信号ＶＩ
ＮＩの入力端子３６が接続され、前記第２のトランジス
タ３２のゲート端子には、このトランジスタを前記第１
のトランジスタ３１のオン・オフとは逆の関係にオフ・
オンする第２の入力信号ＶＩＮ２の入力端子３７が接続
されており、前記第１および第２の入力信号ＶｘＮｔ
、 Ｖ ｒＮｚにより、前記第１のトランジスタ３１が
オンのときは前記第２のトランジスタ３２はオフに、前
記第１のトランジスタ３１がオフのときは前記第２のト
ランジスタ３２はオンになシ、この結果、出力端子３４
に低レベル、高レベルの出力信号ＶＯＵＴを伝達してい
た。また前記各トランジスタの動作において、ターンオ
ンあるいはターンオフするタイミングは同時に行なわれ
ていた。
示すように、ドレイン端子を電源端子３３に、ソース端
子を出力端子３４に接続した第１のトランジスタ３１と
、ドレイン端子を出力端子３４に、ソース端子をアース
端子３５に接続した第２のトランジスタ３２とから構成
され、前記第１のトランジスタ３１のゲート端子にはこ
のトランジスタをオン・オフするｔＫｌの入力信号ＶＩ
ＮＩの入力端子３６が接続され、前記第２のトランジス
タ３２のゲート端子には、このトランジスタを前記第１
のトランジスタ３１のオン・オフとは逆の関係にオフ・
オンする第２の入力信号ＶＩＮ２の入力端子３７が接続
されており、前記第１および第２の入力信号ＶｘＮｔ
、 Ｖ ｒＮｚにより、前記第１のトランジスタ３１が
オンのときは前記第２のトランジスタ３２はオフに、前
記第１のトランジスタ３１がオフのときは前記第２のト
ランジスタ３２はオンになシ、この結果、出力端子３４
に低レベル、高レベルの出力信号ＶＯＵＴを伝達してい
た。また前記各トランジスタの動作において、ターンオ
ンあるいはターンオフするタイミングは同時に行なわれ
ていた。
上述した従来の出力回路は、前記各トランジスタがター
ンオンあるいはターンオフする過渡時に：おいて、瞬間
的に各トランジスタが導通状態となり各トランジスタに
大電流が流れ、また出力端子に容量成分を含んだ負荷が
接続されているときには、この容量成分への充放電のた
めにターンオンするトランジスタを通して大電流が流れ
るので、これらの瞬間的な大電流により集積回路内の電
源電圧が瞬間的に変動したり、ほかの回路への誘導雑音
が発生したりして集積回路の岨ツ１１作の原因になると
いう欠点があった。
ンオンあるいはターンオフする過渡時に：おいて、瞬間
的に各トランジスタが導通状態となり各トランジスタに
大電流が流れ、また出力端子に容量成分を含んだ負荷が
接続されているときには、この容量成分への充放電のた
めにターンオンするトランジスタを通して大電流が流れ
るので、これらの瞬間的な大電流により集積回路内の電
源電圧が瞬間的に変動したり、ほかの回路への誘導雑音
が発生したりして集積回路の岨ツ１１作の原因になると
いう欠点があった。
本発明の目的は、出力信号が低レベルから高レベルへ、
あるいは高レベルから低レベルへ変化する過渡時におい
て発生する瞬間的な電源変動や誘導雑音により集積回路
が誤動作することを防止するよう構成された出力回路を
提供することにある。
あるいは高レベルから低レベルへ変化する過渡時におい
て発生する瞬間的な電源変動や誘導雑音により集積回路
が誤動作することを防止するよう構成された出力回路を
提供することにある。
本発明の出力回路は、異った電流増幅率を有する複数個
のトランジスタで構成され且つ各トランジスタのドレイ
ン端子は共に電源端子に、ソース端子は共に出力端子に
それぞれ接続されたｗｆ、１０回路と、異った電流増幅
率を有し前記第１の回路と同数のトランジスタで構成さ
れ且つ各トランジスタのドレイン端子は共に出力端子に
、ソース端子は共にアース端子にそれぞれ接続された第
２の回路と、前記第１の回路のトランジスタをオン・オ
フさせる第」の入力信号の入力端子と前記第１の回路の
各トランジスタのゲート端子との間、おヨヒ前記第１の
回路のトランジスタのオン−オフとは逆の関係に前記第
２の回路のトランジスタをオフ・オンさせる第２の入力
信号の入力端子と前記第２の回路の各トランジスタのゲ
ート端子との間にそれぞれ接続され、且つｆｌＥｌの回
路および第２の回路のそれぞれの各トランジスタのター
ンオフのタイミングは同時でありターンオンのタイミン
グをわずかづつずらすように異った遅延−才を有するよ
うに構成され、遅延量の長短に対応してトランジスタの
電流増幅率の大小が対応するように接続さかた複数個の
遅延回路とを有している。
のトランジスタで構成され且つ各トランジスタのドレイ
ン端子は共に電源端子に、ソース端子は共に出力端子に
それぞれ接続されたｗｆ、１０回路と、異った電流増幅
率を有し前記第１の回路と同数のトランジスタで構成さ
れ且つ各トランジスタのドレイン端子は共に出力端子に
、ソース端子は共にアース端子にそれぞれ接続された第
２の回路と、前記第１の回路のトランジスタをオン・オ
フさせる第」の入力信号の入力端子と前記第１の回路の
各トランジスタのゲート端子との間、おヨヒ前記第１の
回路のトランジスタのオン−オフとは逆の関係に前記第
２の回路のトランジスタをオフ・オンさせる第２の入力
信号の入力端子と前記第２の回路の各トランジスタのゲ
ート端子との間にそれぞれ接続され、且つｆｌＥｌの回
路および第２の回路のそれぞれの各トランジスタのター
ンオフのタイミングは同時でありターンオンのタイミン
グをわずかづつずらすように異った遅延−才を有するよ
うに構成され、遅延量の長短に対応してトランジスタの
電流増幅率の大小が対応するように接続さかた複数個の
遅延回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
第１図において、第１の回路１は電流増幅率の異った複
数個のＰ型トランジスタ２ａ 、 ２ｈ・・・・・・２
ｎで構成され、前記の各Ｐ型トランジスタ２ａ。
数個のＰ型トランジスタ２ａ 、 ２ｈ・・・・・・２
ｎで構成され、前記の各Ｐ型トランジスタ２ａ。
２ｂ・・・・・・２ｎのドレイン端子は共に電源端子３
に、ソース端子は共に出力端子４にそれぞれ接続されて
いる。第２の回路５は、電流増幅率が異なり、第１の回
路ｌのＰ型トランジスタ２ａ、２ｂ・・・・・・２ｎと
同数のＮ型トランジスタ６ａ、６ｂ・・・・・・６ｎで
構成され、前記の各Ｎ型トランジスタ５ａ。
に、ソース端子は共に出力端子４にそれぞれ接続されて
いる。第２の回路５は、電流増幅率が異なり、第１の回
路ｌのＰ型トランジスタ２ａ、２ｂ・・・・・・２ｎと
同数のＮ型トランジスタ６ａ、６ｂ・・・・・・６ｎで
構成され、前記の各Ｎ型トランジスタ５ａ。
６ｂ・・・・・・６ｎのドレイン端子は共に出力端子４
に、ソース端子は共にアース端子７にそれぞれ接続され
ている。第１の回路１のＰ型トランジスタ２ａ。
に、ソース端子は共にアース端子７にそれぞれ接続され
ている。第１の回路１のＰ型トランジスタ２ａ。
２ｂ・・・・・・２ｎをオン・オフさせるためのａｔの
入力信号Ｖｘｐｉｘの入力端子８と第１の回路１のＰ型
トランジスタ２ａ、２ｂ・・団・２ｎの各ゲート端子と
の間、および第２の回路５のＮ型トランジスタ６ａ、６
ｂ・・・・・・６ｎを第１の回路１の各トランジスタの
オン・オフとは逆の関係にオフ争オンさせるための第２
の入力信号ＶＩＮ２の入力端子９と第２の回路５のＮ型
トランジスタ５ａ 、５ｂ・・・・・・６ｎの各ゲート
端子との間には、それぞれ遅延回路１０ａ 、 １０ｂ
、−１０ｎ 、 １１ａ 、 １ ｌｂ 、・・・・・
・１ ｉｎが次の構成と条件で接続されている。
入力信号Ｖｘｐｉｘの入力端子８と第１の回路１のＰ型
トランジスタ２ａ、２ｂ・・団・２ｎの各ゲート端子と
の間、および第２の回路５のＮ型トランジスタ６ａ、６
ｂ・・・・・・６ｎを第１の回路１の各トランジスタの
オン・オフとは逆の関係にオフ争オンさせるための第２
の入力信号ＶＩＮ２の入力端子９と第２の回路５のＮ型
トランジスタ５ａ 、５ｂ・・・・・・６ｎの各ゲート
端子との間には、それぞれ遅延回路１０ａ 、 １０ｂ
、−１０ｎ 、 １１ａ 、 １ ｌｂ 、・・・・・
・１ ｉｎが次の構成と条件で接続されている。
（イ）第１の回路１側に接続されている遅延回路ｌＱａ
、ｌＯｂ、・・・・・・ｌＱｎの出力波形は、高レベル
かう低レベルへの下降ステップのタイミングは同時であ
り、低レベルから高レベルへの上昇ステップのタイミン
グは少しづつずれるよう遅延量を変えて構成されている
。
、ｌＯｂ、・・・・・・ｌＱｎの出力波形は、高レベル
かう低レベルへの下降ステップのタイミングは同時であ
り、低レベルから高レベルへの上昇ステップのタイミン
グは少しづつずれるよう遅延量を変えて構成されている
。
（ロ）第２の回路５側に接続されている遅延回路ｔｌａ
＋１１ｈ＋・・・・・・ｌｌｎの出力波形は、低レベル
から高レベルへの下降ステップのタイミングは同時であ
り、高レベルから低レベルへの上昇ステップのタイミン
グは少しづつずれるよう遅延量を変えて構成されている
。
＋１１ｈ＋・・・・・・ｌｌｎの出力波形は、低レベル
から高レベルへの下降ステップのタイミングは同時であ
り、高レベルから低レベルへの上昇ステップのタイミン
グは少しづつずれるよう遅延量を変えて構成されている
。
（ハ） トランジスタの電流増幅率の大小と対応し、遅
延量の長短が対応するように接続する。
延量の長短が対応するように接続する。
上記各遅延回路は、トランジスタ、抵抗素子。
容量素子、ダイオード等を組合わせることにより容易に
構成することができる。
構成することができる。
第２図は本発明の第２の実施例を示す回路図であるＯ
＃′２の実施例は、第１の実施例に比較す２と、第１の
回路ｌおよび第２の回路５が、それぞれ２個のトランジ
スタでｍｅされた最も簡単な実施例であり、また遅延回
路も、第１図に示されるように七ねぞれの入力端子から
個別に分離された回路でなく、一部の回路を共用し、し
かも入力信号端子も共用している。第１の回路１側に接
！−ｇれている遅延回路２０は信号の上昇時間が早く、
下降時間が遅い波形を作る波形酸形回路２０Ｃと、２つ
のトランジスタの電流増幅率が共に中程度であルインバ
ータ２０ａと２つのトランジスタのウチアース側に接続
されたトランジスタの電流増幅率が大であり他方が小で
あるインバータ２０ｂとから構成されている。従って、
インバータ２０ｂの出力信号はインバータ２０ａの出力
信号と比較すると、下降ステップのタイミングは同時で
上昇ステップのタイミングがわずかに遡れた波形となる
。
回路ｌおよび第２の回路５が、それぞれ２個のトランジ
スタでｍｅされた最も簡単な実施例であり、また遅延回
路も、第１図に示されるように七ねぞれの入力端子から
個別に分離された回路でなく、一部の回路を共用し、し
かも入力信号端子も共用している。第１の回路１側に接
！−ｇれている遅延回路２０は信号の上昇時間が早く、
下降時間が遅い波形を作る波形酸形回路２０Ｃと、２つ
のトランジスタの電流増幅率が共に中程度であルインバ
ータ２０ａと２つのトランジスタのウチアース側に接続
されたトランジスタの電流増幅率が大であり他方が小で
あるインバータ２０ｂとから構成されている。従って、
インバータ２０ｂの出力信号はインバータ２０ａの出力
信号と比較すると、下降ステップのタイミングは同時で
上昇ステップのタイミングがわずかに遡れた波形となる
。
一方、第２の回路５１’１ｌｌｉに接続されている遅延
回路２１は、信号の上昇時間が遅く、下降時間が早い波
形を作る波形成形回路２１Ｃと、２つのトランジスタの
電流増幅率が共に中程度であるインノ（−タ２１ａと、
２つのトランジスタのうちアース仰に接続されたトラン
ジスタの電流増幅率が小であり、他方が大であるインバ
ータ２１ｂとから構成されている。従って、インバータ
２１ｂの出力信号は、インバータ２１ａの出力信号と比
較すると上昇ステップのタイミングは同時であり、下降
ステップのタイミングがわずかに遅りた波形となる。
回路２１は、信号の上昇時間が遅く、下降時間が早い波
形を作る波形成形回路２１Ｃと、２つのトランジスタの
電流増幅率が共に中程度であるインノ（−タ２１ａと、
２つのトランジスタのうちアース仰に接続されたトラン
ジスタの電流増幅率が小であり、他方が大であるインバ
ータ２１ｂとから構成されている。従って、インバータ
２１ｂの出力信号は、インバータ２１ａの出力信号と比
較すると上昇ステップのタイミングは同時であり、下降
ステップのタイミングがわずかに遅りた波形となる。
次に第１．第２の実施例の動作について説明する。
第３図は、トランジスタの過渡状態と過＃電流を示す波
形図である。第３図において、上段は第１の回路１およ
び第２の回路５のそれぞれについてトランジスタ全体を
一つのトランジスタに置き換エタ場合のトランジスタの
オン・オフの状態を示す波形図、中段は電源喘子３から
各トランジスタを通してアース端子へ流れる過渡電流Ｉ
Ｔの波形図、下段は容量性負荷の場合にその等量成分に
充放電される過渡電波Ｉｃの波形図を示す。
形図である。第３図において、上段は第１の回路１およ
び第２の回路５のそれぞれについてトランジスタ全体を
一つのトランジスタに置き換エタ場合のトランジスタの
オン・オフの状態を示す波形図、中段は電源喘子３から
各トランジスタを通してアース端子へ流れる過渡電流Ｉ
Ｔの波形図、下段は容量性負荷の場合にその等量成分に
充放電される過渡電波Ｉｃの波形図を示す。
第１図および第２図で説明したように、第１゜第２の何
れの実施例においても第１の回路１および第２の回路５
の各トランジスタのターンオンするタイミングを電流増
幅率の小さいものから順次わずかづつ遅らせてターンオ
ンさせるように構成されているので、ターンオン・ター
ンオフの過渡時における電源端子３からＳＥＩの回路１
および第２の回路５の各トランジスタを通してアース端
子７に流れる過渡電流ＩＴの波形は、立上りがゆるやか
で、しかも最高値は従来の回路に比較して大増に低減さ
れた波形となり、また容量性負荷の場合ターンオン側ト
ランジスタを通して容量成分へ充放電される過渡電流Ｉ
ｃの波形も、同様に立上りがゆるやかで最高値が大幅に
低減づねた波形となる。
れの実施例においても第１の回路１および第２の回路５
の各トランジスタのターンオンするタイミングを電流増
幅率の小さいものから順次わずかづつ遅らせてターンオ
ンさせるように構成されているので、ターンオン・ター
ンオフの過渡時における電源端子３からＳＥＩの回路１
および第２の回路５の各トランジスタを通してアース端
子７に流れる過渡電流ＩＴの波形は、立上りがゆるやか
で、しかも最高値は従来の回路に比較して大増に低減さ
れた波形となり、また容量性負荷の場合ターンオン側ト
ランジスタを通して容量成分へ充放電される過渡電流Ｉ
ｃの波形も、同様に立上りがゆるやかで最高値が大幅に
低減づねた波形となる。
以上説明したように、本発明は、トランジスタがターン
オン、ターンオフする過渡時において、電源端子から、
各トランジスタを通してアース端子へ流れる過渡１１（
流の波形、および容量性負荷時におけるターンオン側ト
ランジスタから容量成分への充放電過渡電流の波形等を
立上りがゆるやかでしかも最高値を従来の回路に比較し
て大幅に低減した波形にすることができるので、電源電
圧の瞬間的な変動はゆるやかでその変化量も少なく、ま
た、容量性負荷時の容量成分への充放電過渡電流による
誘導雑音レベルも大幅に低くなり、集積回路の誤動作す
る原因を取り除くことができ、動作の安定した集積回路
を得ることができる効果がある。
オン、ターンオフする過渡時において、電源端子から、
各トランジスタを通してアース端子へ流れる過渡１１（
流の波形、および容量性負荷時におけるターンオン側ト
ランジスタから容量成分への充放電過渡電流の波形等を
立上りがゆるやかでしかも最高値を従来の回路に比較し
て大幅に低減した波形にすることができるので、電源電
圧の瞬間的な変動はゆるやかでその変化量も少なく、ま
た、容量性負荷時の容量成分への充放電過渡電流による
誘導雑音レベルも大幅に低くなり、集積回路の誤動作す
る原因を取り除くことができ、動作の安定した集積回路
を得ることができる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第２
の実施例の回路図、第３図は第１および第２の実施例の
動作時におけるトランジスタの過渡状態と過渡電流を示
す波形図、第４図は従来の出力回路の一例の回路図であ
る。 ■・−・・・・第１の回路、２ａ、２ｂ、・・・・・・
２ｎ・・・・・・Ｐ型トランジスタ、３・・・・・・電
源端子、４・・・・・・出力端子、５・・・・・・第２
の回路、ｓａ、６ｂ、・・・・・・６ｎ・・・・・・Ｎ
型トランジスタ、７・・・・・・アース端子、８・・・
・・・第１の入力信号の入力端子、９・・・・・・第２
の入力信号の端子、１０ａ、ｌＯｂ、−・・−１Ｏｎ、
ｌｌａ、１１ｂ＋”’・・・ｌｌｎ、２０・・・・・・
遅延回路、２０ａ、２０ｂ・・・・・・インバータ、２
０Ｃ・・・・・・波形成形回路、２１・・・・・・遅延
回路％ ２１ａ、２１ｂ・・・・・・インバータ、２Ｉ
Ｃ・・・・・・波形成形回路。 代理人 弁理士 内 原 晋 第１図 第２図
の実施例の回路図、第３図は第１および第２の実施例の
動作時におけるトランジスタの過渡状態と過渡電流を示
す波形図、第４図は従来の出力回路の一例の回路図であ
る。 ■・−・・・・第１の回路、２ａ、２ｂ、・・・・・・
２ｎ・・・・・・Ｐ型トランジスタ、３・・・・・・電
源端子、４・・・・・・出力端子、５・・・・・・第２
の回路、ｓａ、６ｂ、・・・・・・６ｎ・・・・・・Ｎ
型トランジスタ、７・・・・・・アース端子、８・・・
・・・第１の入力信号の入力端子、９・・・・・・第２
の入力信号の端子、１０ａ、ｌＯｂ、−・・−１Ｏｎ、
ｌｌａ、１１ｂ＋”’・・・ｌｌｎ、２０・・・・・・
遅延回路、２０ａ、２０ｂ・・・・・・インバータ、２
０Ｃ・・・・・・波形成形回路、２１・・・・・・遅延
回路％ ２１ａ、２１ｂ・・・・・・インバータ、２Ｉ
Ｃ・・・・・・波形成形回路。 代理人 弁理士 内 原 晋 第１図 第２図
Claims (1)
- 異った電流増幅率を有する複数個のトランジスタで構成
され且つ各トランジスタのドレイン端子は共に電源端子
に、ソース端子は共に出力端子にそれぞれ接続された第
１の回路と、異つた電流増幅率を有し前記第１の回路と
同数のトランジスタで構成され且つ各トランジスタのド
レイン端子は共に出力端子に、ソース端子は共にアース
端子にそれぞれ接続された第２の回路と、前記第１の回
路のトランジスタをオン・オフさせる第１の入力信号の
入力端子と前記第１の回路の各トランジスタのゲート端
子との間、および前記第１の回路のトランジスタのオン
・オフとは逆の関係に前記第２の回路のトランジスタを
オフ・オンさせる第２の入力信号の入力端子と前記第２
の回路の各トランジスタのゲート端子との間にそれぞれ
接続され、且つ第１の回路および第２の回路のそれぞれ
の各トランジスタのターンオフのタイミングは同時であ
りターンオンのタイミングをわずかづつずらすように異
った遅延量を有するように構成され、遅延量の長短に対
応してトランジスタの電流増幅率の大小が対応するよう
に接続された複数個の遅延回路とを有することを特徴と
する出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190705A JPS6248806A (ja) | 1985-08-28 | 1985-08-28 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190705A JPS6248806A (ja) | 1985-08-28 | 1985-08-28 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6248806A true JPS6248806A (ja) | 1987-03-03 |
| JPH0550892B2 JPH0550892B2 (ja) | 1993-07-30 |
Family
ID=16262467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190705A Granted JPS6248806A (ja) | 1985-08-28 | 1985-08-28 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248806A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436119A (en) * | 1987-07-13 | 1989-02-07 | Ncr Co | Load and time compatible current supply driving circuit |
| JPH01179517A (ja) * | 1988-01-08 | 1989-07-17 | Sony Corp | 出力バッファ回路 |
| JPH01279631A (ja) * | 1988-05-02 | 1989-11-09 | Toshiba Corp | 半導体集積回路の出力回路 |
| JPH01286614A (ja) * | 1988-05-13 | 1989-11-17 | Ricoh Co Ltd | 出力バッファ回路 |
| JPH02170718A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 半導体メモリ装置 |
| JPH06164361A (ja) * | 1992-11-25 | 1994-06-10 | Kawasaki Steel Corp | 出力回路 |
| US5583460A (en) * | 1992-06-18 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Output driver circuit for restraining generation of noise and semiconductor memory device utilizing such circuit |
| US6141269A (en) * | 1991-08-30 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device using BiCMOS technology |
| JP2002094364A (ja) * | 2000-09-19 | 2002-03-29 | Toshiba Tec Corp | 容量性素子の駆動方法及び駆動装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4528044B2 (ja) * | 2004-07-13 | 2010-08-18 | 富士通セミコンダクター株式会社 | 半導体装置 |
-
1985
- 1985-08-28 JP JP60190705A patent/JPS6248806A/ja active Granted
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436119A (en) * | 1987-07-13 | 1989-02-07 | Ncr Co | Load and time compatible current supply driving circuit |
| JPH01179517A (ja) * | 1988-01-08 | 1989-07-17 | Sony Corp | 出力バッファ回路 |
| JPH01279631A (ja) * | 1988-05-02 | 1989-11-09 | Toshiba Corp | 半導体集積回路の出力回路 |
| JPH01286614A (ja) * | 1988-05-13 | 1989-11-17 | Ricoh Co Ltd | 出力バッファ回路 |
| JPH02170718A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 半導体メモリ装置 |
| US6141269A (en) * | 1991-08-30 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device using BiCMOS technology |
| US6314037B1 (en) | 1991-08-30 | 2001-11-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device using BiCMOS technology |
| US5583460A (en) * | 1992-06-18 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Output driver circuit for restraining generation of noise and semiconductor memory device utilizing such circuit |
| JPH06164361A (ja) * | 1992-11-25 | 1994-06-10 | Kawasaki Steel Corp | 出力回路 |
| JP2002094364A (ja) * | 2000-09-19 | 2002-03-29 | Toshiba Tec Corp | 容量性素子の駆動方法及び駆動装置 |
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