JPH02503141A - 帰還ソース結合ｆｅｔロジツク - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 帰還ソース結合ＦＥＴロジック 発明の分野 本発明は差動増幅器に関するものでらシ、とくに、真出力と相補出力を有するソ ース結合電界効果トランジスタ（ＦＥＴ）論理ゲートに関するものである。

更に詳しくいえば、本発明は帰還接続を有するソース結合ＦＥＴ論理ゲートに関 するものである。

関連技術 差動増幅器および差動増幅器の論理回路へのいくつかの応用がその技術分野にお いて知られている。

第１図に示すような論理回路の差動増幅器において実現される一ソース結合され 九ＦＥＴロジック（ＳＣＦ［、）は知られている。後者の回路は、基準電圧を発 生するために付加回路を必要とすることと、変化する高い温度における電圧レベ ルのドリフトによる影響のために集積が低レベルであることを含めたある欠点を 示す。

発明の概要 本発明は帰還ソース結合ＦＥＴロジック（ＦＳＣＬ）、すなわち、出力端子から 電圧基準入力端子への帰還路を有する５ＣＦＬゲートを含む。ゲートのために基 準電圧を発生するために付加回路を必要としないこと、したがって回路集積化を 高レベルにして、従来の５ＣＦＬ回路よシ高いチップ密度にできる。本発明は入 力に関してしきい値を自身で決定するものでおつて、温度変化による電圧ドリフ トがほとんど生じない。このことは高温度における応用において非常に望ましい 特徴である。また、本発明は、従来の５ＣＦＬ回路よシもほぼ１桁高い雑音対信 号マージンも有する。本発明のＦＳＣＬ回路はデプリーション形ＦＥＴ、エンハ ンス形ＦＥＴ、または両者の組合わせを含めた任意の種類のＦＥＴで構成できる 。

図面の簡単な説明 第１図は関連する技術の５ＣＦＬゲート、第２図は本発明を含むゲート、 第３ａ図は本発明を含むＦＳＣＬ　ＯＲ／ＡＮＤ増幅器回路、 第３ｂ図は第３ａ図に示されている回路の論理図、第４ａ図は５ＣＦＬ伝達カー ブの曲線、第４ｂ図はＦＳＣＬ伝達カーブのグラフ、第５図は第１表乃至第４表 における測定された積のパラメータを示すタイミング図でるる。

好適な実施例の詳細な説明 本発明２０の基本的な構成が第２図に示されている。第１図と第２図を比較する ことにより、回路点１２からＦＥＴ１４のゲート１６への電気的接続１８である 相違点がわかる。第１図は高速デジタル装置のだめの好適な回路ファミリイとし ての５ＣＦＬである。第２図において、接続１８は回路点１２におけ帰還路であ る。接続１８は各ゲートのために基準電圧を発生する必要を避ける。帰還路１８ を有するこの回路は入力１６と２２に関してしきい値を自身で決定するから、温 度変化による電圧ドリフトが無視できる結果となる。基準電圧は、ＦＥＴ２４０ 入力端子２２における入力電圧に対するしきい値電圧すなわちスイッチング点で おる。ＦＥＴ１４と２４は差動増幅器すなわち比較器によって絶対に必要なもの である。ＦＥＴ１４．２４はエンハンス形ＦＥＴであることが好ましい。ＦＥＴ ２６．２８は入力ＦＥＴ１４．２４のそれぞれの引上げ負荷である。ＦＥＴＺ６ ．２８のドレインが正電圧ｖＤＤへ接続され、ゲートとソースが入力ＦＥＴ１４ ．２４のドレインへそれぞれ接続される。

ＦＥＴ１４と２４のソースは電流シンクＦＥＴ３２のドレインへ接続される。Ｆ ＥＴ３２のゲートとソースは負電圧ｖｓｓへ接続される。電圧ｖＩ）Ｄとｖ８８ は両方とも正または両方とも負にでき、あるいは一方が正で一方が負、もしくは 一方を零電圧にできる。ｖＤＤが”ｓｓよシ十分に正である限シ回路２０を適切 に機能させることができる。ＦＥＴ１４のドレインはソースホロワＦＥＴ３４の ゲートへ接続される。ＦＥＴ２４のドレインはソースホロワＦＥＴ３６のゲート へ接続される。

ＦＥＴ３４のソースは直列接続された電圧レベル移行ダイオード４４へ接続され る。それらのダイオード４４は出力回路点４８と引下げＦＥＴ３８のドレインへ 接続される。ＦＥＴ３６のソースは直列接続された電圧レベル移行・ダイオード ４６へ接続される。それらのダイオード４６は出力回路点１２と引下げＦＥＴ４ ２のドレインへ接続される。ＦＥＴ３８のゲートとソースは電圧Ｖ　へ接続され る。ＦＥＴ４２のゲートとソースは電圧ｖＢＢへ接続される。

第２図に示されている本発明の回路の動作については、入力端子２２におけるＶ □８を低いすなわち論理「０」と最初に仮定できる。ＦＥＴ２４はオフであシ、 ｖＤＤに接続されている引上げＦＥＴ２８のためにＦＥＴ２４のドレインは高い すなわち論理「１」である。

ＦＥＴ５６のゲートへの入力は高くてＦＥＴ５６はオンでラシ、ダイオード４６ に電流が流れて、回路点１２の電圧は高くなる、すなわち論理「１」となる。回 路点１２における出力Ｑは回路点２２における信号Ｑの相補信号である。回路点 １２における高い信号は接続１８によ少入力端子１６へ与えられる。ＦＥＴ１４ はそれによりＦＥＴ２６と３２へ電流を流す結果となる。ＦＥＴ１４のドレイン とＦＥＴ３４のゲートは低い。

ＦＥＴ３４はオフでアシ、回路点４８における出力Ｑは引下げＦＥＴ３８によシ 低く保たれる。出力回路点４８と入力端子２２における出力Ｑは同様に低い。

一方、入力端子２２におけるｖＸ、、が低から高い信号になると仮定できる。Ｆ ＥＴ２４が実効的にターンオンされるレベルはＦＥＴ１４と２４のソースにおけ る電圧のレベルによシ決定される。その電圧レベルは接続１８からのゲート１６ における基準電圧によシ決定される。ＦＥＴ２４の温度が変化してもスイッチン グしきい値は一定に保たれる。その理由は、温度変化によるＦＥＴ１４のピンチ オフ電圧のどのような変化も、同じ温度変化によるＦＥＴ１４のドレイン−ゲー ト電圧の変化によシ補償されるからである。

ＦＥＴ２６，２８，３２はデプリーション形ＦＥＴとすることが好ましい。

入力端子２２における高い信号がＦＥＴ２４をターンオンすると、ＦＥＴ２４の ドレインとＦＥＴ３６のゲートに低い信号が生ずる。そうするとＦＥＴ３６はタ ーンオフし、引下げＦＥＴ４２が回路点１２を引下げ、その結果として接続１８ とＦＥＴ１４のゲート１６に低い信号が生ずる。そうするとＦＥＴ１４はターン オフし、それのドレインが高くなって高い信号をＦＥＴ３４のゲートへ供給する 。そのためにＦＥＴ３４はターンオンし、その結果として回路点４８は高くなシ 、入力Ｑに似た出力Ｑを生ずる。

回路点２２におけるｖｘＮ電圧が低くなると、ゲート１６における基準電圧のレ ベルに従う点でＦＥＴ２４はスイッチオフされる。温度変化はスイッチＦＥＴ２ ４に対する電圧レベルの要求に影響をほとんど及ぼさない。ＦＥＴ３２と４２と のソースにおける電圧レベルは互いに補償するから、ドレイン・ソース電圧の変 化は与えられた温度に対して同じである。

本発明を第３ａ図と第３ｂ図の論理回路へ拡張すなわち応用できる。第３ａ図は 多入力ＯＲ／ＡＮＤゲート３０における本発明（ＦＳＣＬ）の実現を示す。

第３ｂ図は第３ａ図の回路図の論理である。帰還５ＣＦＬはただ１つの自己基準 電圧レベルを供給するから、直列ゲートの手法を用いてＲ−３７！Ｊツブ７０ツ ブまたは排他的オア回路を構成する場合には弛の基準レベルをいぜんとして必要 とする。第３ａ図は、基準電圧を用いることなしにフロントエンドにおいて論理 機能を実行するために、とのＦＳＣＬにおいて多レベルロジックを実現するため の選択を示す。

入力端子５２〜５２がＦＥＴ５４〜５８のゲートへ接続される。ＦＥＴ５４〜５ ８のドレインは一緒に接続され、かつそれらのＦＥＴのソースは一緒に接続され る。上記のようにドレインは電圧ｖ０へ接続される。ソースは引下げＦＥＴ６２ のドレインへ接続される。ＦＥＴ６２のドレインとソースは上記のように電圧ｖ １１ｓへ接続される。線６４は、ＯＲゲート６００Å力５２〜５６のディスジャ ンクションすなわち論理ＯＲの結果としての出力である。

入力端子６６〜６８はＦＥＴ　７２〜７４のゲートへ接続される。ＦＥＴ７２〜 ７４のドレインは一緒に接続され、ソースは一緒に接続される。ドレインは上記 のようにｖＤＤへ接続される。ソースは引下げＦＥＴｒ６のドレインへ接続され る。ＦＥＴＴ６のゲートとソースは上記のように電圧ｖｓｓへ接続される。

線γ８は、ＯＲゲート７０の入力６６〜６８のディスジャンクションすなわち論 理ＯＲの結果である出力である。

ゲート６０と１０は、第３ａ図と第３ｂ図によシ表わされている多数のＯＲゲー トのうちのただ２つである。出力端子６４〜７８はＡＮＤゲート８０の入力端子 へ接続される。出力端子６４はショットキーダイオード８２のカソードへ接続さ れ、出力端子７８はショットキーダイオード８６のカソードへ接続される。残シ の多数のＯＲゲートの他の出力端子はショットキーダイオードのカソードへそれ ぞれ接続される。全てのショットキーダイオード８２〜８６のアノードが線８８ へ接続される。線８８は引上げＦＥＴ８４のベースとソースへ接続される。その ＦＥＴのドレインは電圧ｖＤＤへ接続される。線８８はアンドゲート８０の出力 端子であって、線６４〜γ４のコンジャンクションすなわち論理ＡＮＤ結果であ る。

線８８はＦＳＣＬゲート増幅器−ドライバ９０へ接続される。

第３＆図と第３ｂ図のＦＳＣＬゲート増幅器−ドライバ９０は第２図のＦＳＣＬ 回路２０とＦＥＴ　ソースホロワドライバ４０を有する。ＦＳＣＬ回路２０にっ いては先に説明した。ソースホロワドライバ４ｏは−選択的であって、大容量負 荷を有する用途に電流ドライバとして含まれる。回路点４８におけるＱ出力はソ ースホロワＦＥＴ　９２のゲートへ加えられる。

ＦＥＴ９２のドレインは電圧ｖＤＤへ接続され、ＦＥＴ９２のソースは引下げＦ ＥＴ９６のドレインへ接続される。

ＦＥＴ９６のゲートとソースは電圧Ｖｓｓへ接続される。

ドライバ４０のＱ出力がＦＥＴ９２のソースへ接続される。回路点１２における Ｑ出力はソースホロワＦＥＴ９４のゲートへ加えられる。ＦＥＴ９４のドレイン は電圧ｖＤＤへ接続され、ＦＥＴ９４のソースは引下げＦＥＴ９８のドレインへ 接続される。ＦＥＴ９８のゲートとソースは電圧ｖｓｓへ接続される。ドライバ ４゜のＱ出力はＦＥＴ９４のソースへ接続される。上記の回路はガリウムひ素（ Ｃ，ａＡｓ　）集積回路技術で実現することが好ましい。

第４ａ図と第４ｂ図は５ＣＦＬ　（第１図）とＦＳＣＬ（第２図）の公称温度に おけるシミュレートされた直流回路（ＤＣ）伝達カーブを示す。第４ａ図（ＳＣ ＦＬ）は、０．３ボルトの入力電圧における、Ｑと互の交差点における０、　４ ボルトの基準電圧を示す。０．４ポルし、０．４ボルトよシ低いその点は論理０ すなわち低を表す。ＳＣＦ［、回路の電圧利得は：ＡＶ＝　ｖｏ、Ｔ／ｖ！、　 ＝０．６０１０．１５　＝　４である。

第４ｂ図（ＦＳ’ＣＬ）は、０．３３ボルトの入力電圧における、ＱとＱの交差 点における０、　３　Ｖの基準電圧す々わちしきい値電圧を示す。０．３ボルト よシ高い点は論理１すなわち高を表し、０．３ボルトよシ低いその点は論理０す なわち低を表す。高い信号と低い信号のだめのレベルは、５ＣＦＬ回路よシもＦ ＳＣＬ回路に対する方がはるかに明確で、安定でおる。

ＦＳＣＬ回路の電圧利得は： ＡＶ＝ｖｏＴＪＴ／ｖ□、＝　０．６０１０．０２　＝３０でちる。この高い電 圧利得は高ノイズマージン回路にとっては非常に望ましい利点である。

第　　１　　表 デプリーション形ＧａＡｓ　　Ｊ　（Ｑ出力）における５ＣＦＬのシミュレート された結果 ｌＸ２０　１Ｘ３０　１Ｘ６０　０．６３０　０．０１６　０．６００ＩＸＩＯ ＩＸ’１５　１Ｘ３０　０．８５０　０．０４１　０．８１０１Ｘ５　　１Ｘ７ ．５　１Ｘ１５　１．０５０　０．０１０　　’０．９５０１８．５０　０．１ ５　０．１５　　０，１３　　０．１２　０．１２５１０．１０　０．１８　０ ．２１　　０．１３　　０．１１　０．１２０５．３２　０．１８　０．２１　 　０．１３　　０．１１　０．１２０第　　２　　表 デプリーション形ＧａＡｓ　　Ｉ　（Ｑ出力）におけるＦＳＣＬのシミュレート された結果 ＰＵ　　　　Ｑ、ＳＦ、ＰＤ　　　Ｃ８ＶＨＶＬＶｓｗ（ｕｍ’）　　　（ｕｍ ”）　　　（ｕｍ２）　　（Ｖ）　　　（Ｖ）　　　（Ｖ）ＸＷ ｌＸ２０　１Ｘ３０　１Ｘ６０　０．６１６　０．０１６　０．６００ＩＸＩＯ ｌＸ１５　１Ｘ３０　０．８６０　０．０４０　０．８２０１Ｘ５　　１Ｘ７． ５　１Ｘ１５　１．０２５　０．０５０　０．９７０Ｐｔ１　　　　　ｔＦ　　 　　　ｔＯＮ　　　　ｔＯＦＦ　　　　ｔＰＤ（ｍｗ）　　　（ｎｓ）　　　（ ｎｓ）　　　（ｎｓ）　　　（ｎｓ）　　　（ｎｓ）１８．１０　０．２３　　 ０．２１　　０．１７　０．１３　　０．１５０９．７８　０．２１　　０．２ １　　０．１７　０．１３　　０．１５０５．２０　０．１５　　０．２１　　 ０．１５　０．１３　　０．１４０第　　３　　表 ＰＵ　　Ｃ８，ＰＤ　Ｑ、ＳＦ　　Ｖ、　　ＶＬＶ、ｗ（ＫΩ）　　（ＫΩ）　 　　　（ｕｍ２）　　　（Ｖ）　　　　（Ｖ）　　　　（Ｖ）ＸＷ ５　１０　２ｘ２０　−１−１．９７０．９７１０　２０　２ｘｌＯ−１−１， ９７０，９７２０４０２ｘ５　−１−１．９７　０．９７Ｐｔ１１　　ｔＦ　　 ｔＯＮ　　ｔＯＦＦ　ｔＰＤ（ｍ−）　　（ｎｓ）　　　（ｎｓ）　　　（ｎｓ ）　　　（ｎｓ）　　　（ｎｓ）３．３０００．２６０．２６　０．１４　０． １２０．１３１．６５５０．２６０．２６　０．１４　０．１２０．１３０．８ ２７０．２６０．２６　０．１４　０．１２０．１３第　　４　　表 ＰＵ　　　　Ｃ８，ＰＤ　　　Ｑ、ＳＦ　　　ＶＭ　　　　ＶＬ　　　Ｖ。

（ＫΩ）　　　（ＫΩ）　　　（ｕｎ２）　　　（ｖ）　　　　（ｖ）　　　　 （ｖ）ＸＷ ５　１０　２Ｘ２０−１．０６−１．９４０．８８１０　．２０　２Ｘ１０−１ ．０６−１．９４０．８８２０　４０　２Ｘ５　−１．０６−１．９４・０．８ ８（ｍ−）　　　　（ｎｓ）　　　（ｎｓ）　　　（ｎ、）　　　（ｎ、）　　 　（ｎｓ）３．４０００．２６０．２６　０．２８　０，２８０．２８１．６７ ００．２６０．２６　０．２８　０．２８０．２８０．８４７０．２６０．２６ 　０．２８　０．２８　０．２８第１表乃至第４表は５ＣＦＬ回路とＦＳＣＬＳ Ｃ上シミュレートされた結果を示す。第１表と第２表は、デプリーション形（Ｇ ａＡｓ　Ｉ）ＦＥＴを用い、装置の寸法と電力を換算して示す、ＧａＡｓ　５Ｃ ＦＬ回路とＧａＡｓ　　ＦＳＣＬＳＣ上結果である。第３表と第４表は、エンハ ンス形（ＧａＡｓ　Ｉ）ＦＥＴを用い、装置の寸法と電力を換算して示す、５Ｃ ＦＬ回路とＦＳＣＬＳＣ上結果である。第１表と第２表の第１の欄は引上げ（Ｐ Ｕ）ＦＥＴの種々の面積を示す。第２の欄は差動スイッチング（Ｑ）ＦＥＴと、 ソースホロワ（Ｓ　Ｆ）ＦＥ　Ｔと、引下げ（ＰＤ）ＦＥＴとに対する種々の面 積平方マイクロメートルで示す。第３の欄には電流シック（Ｃ３）ＦＥＴの種々 の面積を示す。第３表と第４表の第１の欄と第２の欄はＰＵＦＥＴと、Ｃ８ＦＥ Ｔと、ＰＤＦＥＴによシ与えられる負荷の抵抗値をキロオームで示す。第３表と 第４表の第３欄はＱ　ＦＥＴとＳＦ　ＦＥＴの種々の面積を平方マイクロメート ルで示す。４つの表の左から右への他の欄は高い電圧、低い電圧、スイング電圧 、ミリワットで表した電力、それぞれナノ秒で表す立上シ時間、立下シ時間、タ ーンオン時間、ターンオフ時間、平均オン−オフスイッチング時間（ｔｐｎ＝（ ｔ（ＩＮ＋ｔＯＦＦ　）／２）を示す。スイング電圧（ｖ、Ｗ）はｖＨ−ｖＬに 一般に等しい。第５図は第１表乃至第４表に対する、ターンオン時間（ｔＯＮ） ’　　ターンオフ時間（ｔＱＦＦ　）’立上シ時間（１，）、立下シ時間（ｔ２ ）のような種々の時間パラメータの測定を示す。

時間ｔいとｔ。ＦＦは電圧振幅変化の中点１０２において測定される。時間ｔ１ と１．は電圧波形振幅の１０チ点と９０％点において測定される。

要約すれば、それらの表は、固有の内部基準電圧を有するＦＳＣＬＳＣ上、５Ｃ ＦＬ回路に対して求められる基準電圧を供給するために要する面積を含めずに、 与えられた寸法のチップ面積に対して、５ＣＦＬ回路とほぼ同じ電力要求量と、 はぼ同じ速度とでＦＳＣＬＳＣ上動作することを示すものである。したがって、 ５ＣＦＬ基準電圧を発生するために要する付加回路のために、ＦＳＣＬＳＣ上チ ップ集積度は５ＣＦＬ回路のチップ集積度よシはるかに高く、それＫよシＦＳＣ Ｌ集積回路の製造歩留りが高くなる。

ＦＳＣＬ回路２０の信号対ノイズマージンは従来の５ＣＦＬ回路のそれよシはる かに高い。ＦＳＣＬ回路２０の温度補償は従来の５ＣＦＬ回路の温度補償よシは るかに優れている。ＦＳＣＬ回路２０は高フアンアウト負荷に対して出力端子（ １２と４８）においてプッシュプルオプション４０を有する。（第３ａ図参照鬼 Ｆ　Ｓ　ＣＬ　回路１ｄ　、テア”）−ジョン法、エンハンススント法を含む任 意の方法またはそれらの組合わせを用いてＦＥＴで構成できる。デプリーション 形ＦＥＴとエンハンス形ＦＥＴを用いるＦＳＣＬ回路２０は、アース基準（Ｖｓ 、　）を有するただ１つの電源電圧（ｖＤＤ）を要する。

高速および高′回路集積度のためにＦＳＣＬＳＣ上任意の固体半導体材料に応用 できる。ＦＳＣＬＳＣ上クリップフロップ、ラッチ、シュミットトリガ、電圧比 較器、プログラム可能な論理アレイ、メモリ、レジスタ、クロック、プロセッサ 等に応用できる。

Ｆ／≧Ｚ　／　　　　と梵　→１　　フシｒｐｒフーンＦｉｇ、　２ ＳＣＦＬ　　仏”ｌ！Ｌ７７−７” ＦＳＣＬ　　細土オー７゛′ Ｆｉｇ　４ｂ　　　　　　　Ｖ工〃　　ミソ、７．−ｔｔ−Ｆ国際調査報告 国際調査報告 ＰＣＴ／ＬＩＳ　８９１００１５４

Claims (1)

1. 【特許請求の範囲】 下記のものが請求される： １．入力端子と出力端子を有し、電気信号をスイツチングする第１のスイツチン グ手段と、この第１のスイツチング手段の入力端子へ接続される出力端子を有し 、前記第１のスイツチング手段へ接続され、電気信号をスイツチングする第２の スイツチング手段と、 を備え、前記第２のスイツチング手段の出力端子は基準電圧を前記第１のスイツ チング手段の入力端子へ供給する帰還ソース結合ＦＥＴ論理回路。 ２．請求項１記載の装置において、 前記第１のスイツチング手段は、入力端子であるゲートと、出力端子であるドレ インと、ソースとを有する第１のＦＥＴであり、 前記第２のスイツチング手段は、入力端子であるゲートと、出力端子てあるドレ インと、ソースとを有する第２のＦＥＴであり、 前記第１のＦＥＴのソースは前記第２のＦＥＴのソースへ接続される、 装置。 ３．請求項２記載の装置において、 前記第１のＦＥＴのドレインと電源の第１の電圧端子の間に接続され、電流を供 給する第１の電流手段と、 前記第２のＦＥＴのドレインと電源の第１の電圧端子の間に接続され、電流を供 給する第２の電流手段と、 前記第１のＦＥＴのソースと前記第２のＦＥＴのソースおよび電源の第２の電圧 端子へ接続され、電流を流す第３の電流手段と、 を更に備える装置。 ４．請求項３記載の装置において、 前記第２のＦＥＴのゲートへ接続されるダートと、電源の第１の電圧端子へ接続 されるドレインとを有する第３のＦＥＴと、 前記第３のＦＥＴのソースと前記第１のＦＥＴのゲートの間に接続され、電気信 号の電圧レベルを移行させる第１の電圧レベル移行手段と、 を更に備える装置。 ５．請求項４記載の装置において、 前記装置を満足に機能できるようにするために、電源の第１の電圧端子は電源の 第２の電圧端子の電圧ポテンシヤルより十分に正である電圧ポテンシヤルを電源 の第１の電圧端子は有し、 前記第２のＦＥＴのドレインは前記第３のＦＥＴのゲートと、前記第３のＦＥＴ のソースと、前記第１の電圧レベル移行手段とをこの順に介して前記第１のＦＥ Ｔのゲートへ接続される、 装置。 ６．請求項７記載の装置において、 前記第１のＦＥＴのゲートと電源の第２の電圧端子の間に接続される第４の負荷 手段と、 前記第１のＦＥＴのドレインへ接続されるゲートと、電源の第１の電圧端子へ接 続されるドレインと、ソースとを有する第４のＦＥＴと、 この第４のＦＥＴのソースへ接続され、電気信号の電圧レベルを移行する第２の 電圧レベル移行手段と、この第２の電圧レベル移行手段と電源の第２の電圧端子 の間に接続され、電流を流す第５の電流手段と、 を更に備える装置。 ７．請求項７記載の装置において、 前記第２のＦＢＴのゲートへ接続される入力端子と、前記第２の電圧レベル移行 手段と前記第５の電流手段へ接続される第１の出力端子と、 前記第１の電圧レベル移行手段と前記第４の電流手段へ接続される第２の出力端 子と、 を更に備える装置。 ８．請求項７記載の装置において、前記回路は、ガリウムひ素、シリコンおよび りん化インジウムより成る群の物質を含む集積回路技術で実現される装置。 ９．請求項８記載の装置において、前記回路はガリウムひ素基板上にシヨツトキ ーダイオードと金属半導体ＦＥＴを備える装置。 １０．ドレインと、ゲートと、ソースとを有する第１のＦＥＴと、 ドレインと、ゲートと、前記第１のＦＥＴのン−スへ接続されるソースとを有す る第２のＦＥＴと、ドレインと、ソースと、前記第２のＦＥＴのドレインへ接続 されるゲートとを有する第３のＦＥＴと、この第３のＦＥＴのソースへ接続され るアノードと、前記第１のＦＥＴのゲートへ接続されるカソードとを有する第１ の電圧レベル移行器と、 前記第１のＦＥＴのドレインへ接続される第１の電流源と、 前記第２のＦＥＴのドレインへ接続される第２の電流源と、 前記第１のＦＥＴのン−スへ接続される第１の電流シンクと、 前記第１の電圧レベル移行手段のカソードへ接続される第２の電流シンクと、 を備える帰還ソース結合ＦＥＴ論理回路。 １１．請求項１０記載の装置において、前記回路は、ガリウムひ素、シリコンお よびりん化インジウムより成る群の物質を含む集積回路技術で実現される装置。 １２．請求項１１記載の装置において、前記回路はガリウムひ素基板上にシヨツ トキーダイオードと金属半導体ＦＥＴを備える装置。 １３．請求項１１記載の装置において、前記第２のＦＥＴのゲートへ接続される 入力端子と、前記第２の電圧レベル移行器のカソードへ接続される第１の出力端 子と、 を更に備える装置。 １４．請求項１３記載の装置において、ドレインと、ソースと、前記第１のＦＥ Ｔのドレインへ接続されるゲートとを有する第４のＦＥＴと、この第４のＦＥＴ のソースへ接続されるアノードと、カソードとを有する第２の電圧レベル移行器 と、前記第２の電圧レベル移行手段のカソードへ接続される第３の電流シンクと 、 前記第２の電圧レベル移行器のカソードへ接続される第４の電流シンクと、 を更に備える装置。 １５．請求項１４記載の装置において、前記第１の電圧レベル移行器は少くとも １つのダイオードを備え、 前記第２の電圧レベル移行器は少くとも１つのダイオードを備え、 前記第１の電流源は、前記第１のＦＥＴのドレインへ接続されるゲートおよびソ ースと、ドレインとを有する第５のＦＥＴを備え、 前記第２の電流源は、前記第２のＦＥＴのドレインへ接続されるゲートおよびソ ースと、ドレインとを有する第６のＦＥＴを備え、 前記第１の電流シンクは、前記第１のＦＥＴのソースへ接続されるドレインと、 ダートと、この互へ接続されるソースとを有する第７のＦＥＴを備え、前記第２ の電流シンクは、前記第１の電圧レベル移行器のカソードへ接続されるドレイン と、ゲートと、この互へ接続されるソースとを有する第８のＦＥＴを備え、 前記第３の電流シンクは、前記第２の電圧レベル移行器のカソードへ接続される ドレインと、ダートと、この互へ接続されるソースとを有する第９のＦＥＴを備 え、 前記第１のＦＥＴへカソードが接続されている前記第１の電圧レベル移行器は前 記第１のＦＥＴのゲートへ基準電圧を供給する、 装置。 １６．請求項１５記載の装置において、前記第３のＦＥＴのドレインは電源の第 １の電圧端子へ接続され、 前記第４のＦＥＴのドレインは電源の第１の電圧端子へ接続され、 前記第５のＦＥＴのドレインは電源の第１の電圧端子へ接続され、 前記第６のＦＥＴのドレインは電源の第１の電圧端子へ接続され、 前記第７のＦＥＴのソースは電源の第２の電圧端子へ接続され、 前記第８のＦＥＴのソースは電源の第２の電圧端子へ接続され、 前記第９のＦＥＴのソースは電源の第２の電圧端子へ接続され、 電源の第１の電圧端子は、前記装置を満足に機能できるようにするために、電源 の第１の電圧端子は電源の第２の電圧端子の電圧ポテンシヤルより十分に正であ る電圧ポテンシヤルを電源の第１の電圧端子は有する、 装置。 １７．請求項１６記載の装置において、前記ダイオードはシヨツトキーダイオー ドであり、前記ＦＥＴは金属半導体ＦＥＴであり、前記回路はガリウムひ素集積 回路技術で実現される装置。 １８．請求項１７記載の装置において、前記第１のＦＥＴと前記第２のＦＥＴは エンハンス形ＦＥＴであり、 前記第５のＦＥＴと、前記第６のＦＥＴと、前記７のＦＥＴとはデプリーシヨン 形ＦＥＴである、装置。 １９．請求項１７記載の装置において、前記第２のＦＥＴのゲートへ接続される アノードを有し、このカソードは、前記第２のＦＥＴのゲートにおいて信号のＡ ＮＤ信号になる結果となる信号のための入力であるような複数のダイオードと、 前記第２のＦＥＴのゲートへ接続されるゲートおよびソースと、電源の電圧端子 へ接続されるドレインとを有する第１０のＦＥＴと、 を更に備える装置。 ２０．請求項１９記載の装置において、複数のＦＥＴ群と、 複数のＦＥＴと、 を備え、各ＦＥＴ群のソースは前記複数のダイオードのカソードへ接続され、各 ＦＥＴ群のドレインは電源の第１の電圧端子へ接続され、各ＦＥＴ群の各ゲート は信号のための入力端子であり、前記各ＦＥＴ群のゲートの入力信号は前記複数 のダイオードのそれぞれのダイオードのカソードにおけるＯＲ信号となる結果と なり、 複数のＦＥＴの各ＦＥＴは前記各ＦＥＴ群に対応し、前記複数のＦＥＴの各ＦＥ Ｔのゲートとソースは電源の第２の電圧端子へ接続され、前記複数のＦＥＴの各 ＦＥＴのドレインはそれぞれのＦＥＴ群のソースへ接続される、 装置。 ２１．請求項１７記載の装置において、前記第２の電圧レベル移行器のカソード へ接続されるゲートと、電源の第１の電圧端子へ接続されるドレインと、ソース とを有する第１１のＦＥＴと、前記第１の電圧レベル移行器のカソードへ接続さ れるゲートと、電源の第１の電圧端子へ接続されるドレインと、ソースとを有す る第１２のＦＥＴと、前記第１１のＦＥＴのソースへ接続されるドレインと、電 源の第２の電圧端子へ接続されるグートおよびソースとを有する第１３のＦＥＴ と、前記第１２のＦＥＴのソースへ接続されるドレインと、電源の第２の電圧端 子へ接続されるゲートおよびソースとを有する第１４のＦＥＴと、前記第１１の ＦＥＴのソースへ接続される第３の出力端子と、 前記第１２のＦＥＴのソースへ接続される第４の出力端子と、 を更に備える装置。 ２２．請求項２１記載の装置において、前記回路はガリウムひ素集積回路技術で 実現される装置。 ２３．入力端子を有する第１の増幅器ＦＥＴの出力端子をソースホロワＦＥＴの 入力端子へ接続する過程と、前記ソースホロワＦＥＴの出力端子を第２の増幅器 ＦＥＴの入力端子へ接続する過程と、 を備え、その第２の増幅器ＦＥＴのン−スは前記第１の増幅器ＦＥＴのソースへ 接続される、相補出力を有するＦＥＴ論理回路にかいて内部で発生された基準電 圧を供給する方法。