JPH0282714A

JPH0282714A - 低雑音出力バツフア回路

Info

Publication number: JPH0282714A
Application number: JP1192805A
Authority: JP
Inventors: David P Steele; デイヴイツド　ピー．ステイール
Original assignee: NCR Corp
Current assignee: NCR Voyix Corp
Priority date: 1988-08-18
Filing date: 1989-07-27
Publication date: 1990-03-23
Also published as: US4880997A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔業業上の利用分野〕この発明は２値信号を緩衝する電子回路に関し。

特に装置の電源電圧及び接地線におけるヌイッチング・
ノイズ・スフ９イクを抑制してＣＭＯ８集積回路装置の
出力パッドを有効にドライブするバッファ回路に関する
。

〔従来の技術〕

現在の集積回路技術はロジック電界効果トランジスタの
ヌイッチング速度が接地及び電源ラインの分布インダク
タンスにより相当大きな電圧スル４イクを発生させる程
速くなるよう開発されてきた。

装置面積及び動作電圧の減少によシ、更に集積回路のロ
ジック回路は電圧ス／Ｐイクに対しより敏感になってき
た。そのため、接地線及び電源線両方において大きな電
圧スパイクを発生しないスイッチング遷移を供給するこ
とができる従来通シの電流値を取扱い可能な集積回路ロ
ジック・スイッチング回路の必要性が高まってきた。

今まで、スイッチング遷移を制御しうる多数の方式が考
えられてきた。そのうちの１つとして米国特許第４，１
２９，７９２号がある。その並列ドライバ・トランジス
タは固定した時間遅延で出力電流値を連続して徐々に高
めることができる。又、米国特許第４，６２８，２１８
号の発明は出力ラインに対し、高くした電流値を一時的
に供給するよう電源線の代りに補助キヤ／母シタから電
流を流す並列トランジスタを使用している。並列接続ト
ランジスタの連続可能化は、又カスケード接続ＣＭＯＳ
インバーｐＲの前後に使用される米国特許第４，６３８
，１８７号の発明の中心的存在でもある。米国特許第４
，７２７，２６６号は出力の電流変化の割合は最終イン
バータ段の人カッ−げにおける容量性負荷に対する入力
段ドライバを小さくすることによって制限することがテ
キる。スイッチング・ノイズを小さくするようにした出
力波形の制御は米国特許第４．７３１，５５３号の主題
であシ、それは連続ドライバ段が個々に使用するための
多重電源の改良を含む。入力増幅段で使用しうる電源電
圧の時間制限するための電流シンクの使用は米国特許第
４，７３９，１９３号の主題である。出力ノイズを制御
するためのブレドライバ段の寸法及びマツチ特性イ／ピ
ーダンスは１９８８年４月発行のＩＥＥＥ　Ｊｏｕｒｎ
ａｌ　ｏｆ　５ｏｌｉｄ−８ｔａｌｅＣｉｒｃｕｉｔｓ
に掲載されたＫｎｉｇｈｔ、Ｊｒ、ほかによる”ＡＳｅ
ｌｆ−Ｔ＠ｒｍｉｎａｔｉｎｇ　Ｌｏｗ−Ｖｏｌｔａｇ
ｅ　Ｓｗｉｎｇ　ＣＭＯ８Ｏｕｔｐｕｔ　Ｄｒｉｖｅｒ
”の主題である。ＩＥＥＥ１９８８Ｃｕｓｔｏｍ　Ｉｎ
ｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅ
ｎｃｅの発行議事録、５．５１〜５．５４頁のＬｅｕｎ
ｇによる論文″Ｃｏｎｔｒｏｌｌｅｄ　Ｓｌｏｗ　Ｒａ
ｔｅ　０ｕｔｐｕｔ　Ｂｕｆｆｅｒ”は前述の共に出願
したものに類似の特徴技術を示している。又、潜在的興
味は米国特許第４，７１９，３６９号及び４，４０８，
１３５号の主題であるスイッチング・ノイズ・サルッサ
である。

共通基板に形成された電界効果トランジスタの動作特性
に関するボディ効果の概念は当業者にとりて比較的周知
である。例えば、　Ｗｅｓｔｅほかによって書かれ、１
９８５年の著作権を有するＡｄｄｉｓｏｎ−Ｗｅ　ｓ　
ｌ　ｅ　ｙによって発行されたＣＭＯ８ＶＬＳＩ　Ｄｅ
ｓｉｇｎの原理というテキストの第２．１．５章に説明
されている。

出力バッファの特性を制御するＴＴＬ／ＣＭＯＳインタ
フェーヌ回路は米国特許第４，４３７，０２４号の主題
である。そこで、並列接続されたトランジスタの種種の
幅は規定のしきい値及びロジック・バンド内にターミナ
ル電位を制限するものとなる。

〔発明が解決しようとする問題点３以上の先行技術は出力ドライバ・トランジスタ又はイン
バータ対の制御によるものであるが、電源線及び接地線
のスパイクの問題を解決するものではなく、その問題が
依然として残されたままである。

〔問題点を解決するための手段〕

集積回路チップの接地線及び電源線に現われ。

ＣＭＯＳロジック・スイッチング遷移に発生する電圧ス
パイクはこの発明によるスイッチング電界効果トランジ
スタのゲート電極における電圧変化の割合を制御する回
路を使用して大きく減少することができる。出力トラン
ジスタをドライブするに使用される電圧のスロープは、
インバータ対の相補トランジスタが入力信号によって直
接ドライブされ、プルダウン・・トランジスタ・デート
電極のノード容量に対するドライブ電流を漸増するよう
調節することによって制御される。

好ましい実施例によると、ゲート電極ノードに供給され
る電圧は３つの異なる動作状態からなる。

第１の状態はしきい値損失及びボディ効果電流制限を受
けるが大きな電流導通能力を有するトランジスタを使用
して、ノードに入力信号方向の電流を供給したときに発
生する。出力トランジスタのゲート電極ノードとして初
期の飽和動作そ−ドからカットオフ・モードに第１の電
流遷移の漸増を行うトランジスタは０からほぼ電流電圧
の半分まで移動する。その後、第２の動作状態に入シ、
第ｌの電界効果トランジスタに対して相補の第２の電界
効果トランジスタは相当低い電流の割合でノードを充電
し続ける。出力トランジスタ・ゲート電極のノード電圧
が電源電圧に近づいたとき、第３の状態に入り、相当大
きな電流導通態力の第３の電界効果トランジスタを通し
て、ノードに補助電流源を供給する。その第３のトラン
ジスタは複合増幅器の出力ノードからのフィードバック
信号に応答する。第３の状態中、電流が供給された結果
、プルダウン出力トランジスタのゲート電極ノードは電
源の最大電圧までひき上げられる。

出力トランジスタのスイッチング遷移に伴う接地及び電
源線のスノｆイクは出カッ−げにおける安定状態の電流
ドライブを劣化させず、切換えられる電圧の上昇又は下
降時間の遅延もなく相当抑制することができる。

この発明回路はトライ−ステート構造に実施することが
でき、そのため出力ドライブの選択的可能化に最適であ
る。トライ−ステー小型は出力インバータ対のプルアッ
プ・トランジスタを制御する際における可能化信号と入
力信号とを組合わせるロジックを使用する。ゾルダウン
・トランジスタのゲート電極ノードに対して制御された
電流を供給するトランジスタを選択的に可能化するロジ
ックを使用する。トライ−ステート状態の能力を４える
際の更に潜在的な改良としては、プルダウン・トランジ
スタのゲート電極における２値情報と、早すぎる可能化
を避けるためのインバータの出力ノードの２値状態とを
、出力がフロート、ｆリチャージ又は外部バイアス電圧
状態を受けるときに組合わせるようにしたロジック回路
を使用することができる。

〔実施例〕

第１図は接地基板に０ＭＯ８電界効果トランジスタを使
用したこの発明の代表的実施例の回路１と表わす図であ
る。その増幅器は集積回路チップの出力パッドをドライ
ブするバッファとして構成される。入力線２に供給され
る信号はデイジット形式第１図の回路は初期の６・・イ
”状態から結果のロー”状態に遷移する入力信号の接地
線電圧ス・やイクの抑制を行うよう設計される。この入
力電圧の遷移のため、出力パッド・ノード３も低い電圧
値忙引っばられる。出力電圧の１０−−　ハイ”遷移に
対する電源線電圧スパイクの抑制のための相補回路構成
はこの発明の作用を理解することにより簡単に実行する
ことができる。従って。

この構成の詳細な説明は行わない。

第１図の出力パッド増幅器／バッファ回路は出力パッド
・ノード３１＆ニドライブするため相当大きな電流容量
の電界効果トランジスタ７．８を使用する。これらトラ
ンジスタは電源線ノード４と接地線ノード６との間に直
列に接続されたインバータ対として構成される。ノード
４，６は、電圧値が実際に設定される夫々の・ｆラド５
，１０とノード４，５との間の誘導及び抵抗特性をそれ
ら自体表わす内部パスに対する単なる中間接続である。

出力パッド・ノード３はシチャンネル電界効果ト２ンジ
ヌタとｎチャンネル・トランジスタ８との間に置かれる
。トランジスタ７のゲート電極９はそのインバータ構造
と共通であるが、トランジスタ８のｒ−上電極１１とは
共通でない。プルアップ・トランジスタ７はインバータ
増幅器１２による線２の入力信号に応答して直接直ちに
ドライブされる。それに対し、プルダウン・トランジス
タ８は、　ハイ”−ロー”遷移中は漸増的に可能化され
るが入力信号の”ロー　−・・イ”遷移中は直接ドライ
ブされる。上記の”ハイ”−口”遷移中のプルダウン・
トランジスタ８の導通割合はトランジスタ８のゲート電
極１１に共通な容量的にロードされたノード１３の電圧
の変化の割合を制御することによって調節することがで
きる。

第１図のように、　ハイ”−ロー”遷移中のプルダウン
・トランジスタ８の可能化は複合回路１の要素の３つの
作用的グループ化によって個々に左右される３つの相対
的に独立の動作間隔で達成される。ノルダウン・トラン
ジスタ８の制Ｎ　サれた可能化の第１の動作間隔はノー
ド１３の有効容量２５をチャージするべく流れる相当大
きな電流と、ノードの電圧が内部電源電圧ｖＤＤの約半
分に近づくまで延びる期間とによって制御される。

ノード１３の電圧が電源電圧の半分に近づいたとき、流
れる電流の大きさは比較的一定ではあるが相当低い第２
の動作間隔を規定する第２の割合に非線形に減少する。

これら２つの第１の期間中。

電界効果トランジスタ８のｙ−計電極１１と共通なノー
ド１３の電圧はトランジスタ８を徐々に導通可能にし、
ノード・３を接地電位の方に引っばる。

直列接続のプルアップ・トランジスタ７Ｆ１線２０入力
信号の下方遷移に続き直ちに非導通となる。

ノード３の出力／ｆラッド圧が接地電位に近づくと。

ノード１３は相当顕著な割合で電流が流れる第３の期間
が与えられ、ノード１３を完全にゾルアップして、トラ
ンジスタ８のプルダウン動作を完全に可能化する・上記の動作シーケンスの効果は第２図の典型的な１組の
波形を考察して理解することができる。

波形は市販のソフトウェア５ＰＩＣＥｉ使用したシミー
レーションの結果である。点線は匹敵する出力能力の旧
バッファ設計によシ発生した電圧を表わす。旧設針の出
力パッド電圧遷移割合はわずかに早かったが、接地線電
圧スパイクは顕著に大きいものであった。よシ高い電圧
スパイク・レベルは敏感なロジック装置又は集積回路装
置のノイズ・マージンの最小の重大な劣化において不用
意にトリガするに十分である。その上、はぼ複数ロード
されたパッド・ドライバの同時スイッチングは明らかに
接地線の累積効果を生じさせる。

他方、この回路１（第１図）はピーク１６゜１７で左右
されるより変化割合が制御された対応するよシ低い接地
線電圧スフ４イク・パターンを表わす出力ノヤツド電圧
遷移波形１５を発生する。ノード１３をその電位にする
時間区分電位の効果及びプルダウン・トランジスタ８の
ゲート電極１１は第２図の線２０で表わす。５．２５　
＋ｔ”ルトから接地電位に対する入力信号電圧の６・・
イ”−６０−遷移に続き、波形２０は約電源電圧の半分
に対するノード１３の電圧の急速な初期上昇を示す。約
３ナノ秒において、ノード１３電圧の上昇割合は大きく
減じられ、その後約１４ナノ秒経過まで相当なだらかに
続行する。その後、電圧は再び急激に上昇し、５．２５
ｙｊ＝’ルトの電源電圧に達する。第１図の直ちにスイ
ッチングするゾルアップ・トランジスタ７の組合わせ効
果は、ゾルダウン・トランジスタ８のゲート電極１１に
供給された電圧変化の割合を選択的に制御するが、出力
パッド電圧の下降時における公称３ナノ秒遅延である。

しかし、接地線の電圧スｚ？イク１６．１７は抑制され
て、電界効果又はバイポーラ・トランジスタ・ロジック
回路を意図せずに可能化したであろう相当下のレベルに
留まるであろう。

再び１区分された可能化に寄与する構造要素及び接地線
電圧ス／ｆイクの抑制について第１図と共に考察する。

第１図の回路の非対称動作は２つの入力信号の遷移の個
々の効果を考察することＫよって理解することができる
。初期の６０−”レベルからその後の”ハイ”レベル電
圧への入力信号の遷移のとき、出力パッドノード３はゾ
ルダウン・トランジスタ８が非導通となシ、プルアップ
・トランジスタ７が導通となるようにするであろう。

ロー　−・・イ”遷移に対しては変化割合の制御がない
ということはｎチャンネル・トランジスタ１４のゲート
電極に対して入力線２の直接接続から証明され、トラン
ジスタ１４が直ちにノード１３を接地にひっばり、出力
パッド・プルダウン・トランジスタ８をディセーブルす
る。増幅器１２は”ロー　−ハイ”遷移入力信号を同時
に反転し、出力／４’ツド・ゾルアップ・トランジスタ
７を可能化する。出力パッド・ノード３はそれによって
電圧スパイクの補償なしに”ハイ”にひっばられる。

それに対し、及びこの発明の特徴と一致して。

線２の入力電圧の”ハイ”−ロー”遷移は出力・ぞラド
・ノード３の電圧に影響するようなプルダウン・トラン
ジスタ８の電流導通特性に制御された割合の変化を生ぜ
しめる。　ハイ°゛から”ローレベルへの入力線電圧の
遷移は直ちに増幅器１６で反転され、ひき続きｎチャン
ネル・トランジスタ】７の可能化に使用される。トラン
ジスタ１７は同時に可能化された並列接続のｐチャンネ
ル・トランジスタ１８に比べて比較的大きな電流を導通
するよう設計される。ｐチャンネル・トランジスタ１９
は中程度の“・・イ”電流導通性能を有し。

入力線２の６ノ・イ”−ロー”遷移と同時に可能化され
る。しかし、フィードノー、１１　ツク・インノぐ一タ
増幅器２１．２２を通して行う出力／母ツド・ノード３
の一時的且つ残留０・・イ”電圧状態は、直列接続ｐチ
ャンネル・トランジスタ２３をディセーブルすることに
よって、トランジスタ１９を通る電流を防止する。

第２図の波形２０の３期間を規定する第１図の回路の３
つのセグメントは点線ブロック２４゜２６．２７によっ
て表わすものである。ブロック２４のトランジスタ１７
はノード１３の電圧が電源電圧ｖＤＤの半分に達するま
で飽和導通電流によって７−ド１３における初期の高い
割合の電圧変化を発生する。その後、ブロック２６の導
通割合が制限されたトランジスタ１８によりて比較的割
合が低い変化時間が規定される。その結果化じたノード
１３の急速な増加はブロック２７０回路によって形成さ
れる。出力バンド・ノード３の電圧が低い２値レベルに
達すると、トランジスタ２３は可能化され、前もって可
能化されたトランジスタ１９１ｒ、通し、ノード１３を
ｖＤＤに完全にひっばるよう比較的高い割合で導通する
。

顕著且つユニークな作用ブロック２４，２６゜２７の相
互作用はブロック２４のトランジスタ１７のしきい値損
失及びボディ効果電流制限に寄与スる。トランジスタ１
７はエンノ・ンスメント型ｎチャンネル装置で、初期的
に可能化されたとき。

ノード１３が接地近くにあり、飽和モードで動作する。

相当大きな幅／長さチャンネル寸法のトランジスタ１７
はノード１３に分布容量２５をチャージするよう顕著な
飽和モード電流を供給する。

トランジスタ１７のソース電極が接地電位ではなくノー
ド１３に接続されるので、トランジスタ１７の導通特性
はノー・ド１３の電圧によっても影響される。故に、ノ
ード１３の電圧が接地以上に増加し、電源電圧ｖＤＤの
５．２５　ｙｊ？ルトの約半分に近づくと、トランジス
タ１７のしきい値損失及びボディ効果電流制限は導通の
割合を増加する。トランジスタ１７は、ノード１３が電
源電圧の約半分に近ずくと、直線性動作領域に近づくよ
う設計される。ノード１３の電位が電源電圧の約半分に
上昇すると、トランジスタ１７はカットオフされる。　
そｏ後、ノード１３の電圧変化の割合は、可能化される
が比較的小さな電流容量のトランジスタ１８で実施する
よう構成される第２の作用ブロック２６によってゆるや
かにされる。

ノード１３の電圧変化が遅い割合の期間はトランジスタ
１８によって供給される限られた電流の効果によってゆ
るやかにされ、トランジスタ８がノード１３を低い２値
状態しきい値として規定された電圧値以下にひっばるこ
とができるようになるまで続けられる。そのとき、イン
ノぐ一夕２１はハイ”レベルにヌイツチＬ、続いテイン
ノ々−タ２２を“ロー”レベルにスイッチする。緩やか
な電流導通特性の直列接続トランジスタ１９．２３は両
方共可能化され、ノード１３ヲ電源電圧ｖＤＤの５．２
５ボルトまで急速にひっばる電流を供給する。

この作用群２７は線２の適尚な入力電圧及び出力パッド
・ノード３の適当なロードに影響された電圧レベルの組
合わせによるフィードパンク応答である。

ゲート電圧がトランジスタ８全通して電流導通の大きさ
を設定するようにしたトランジスタ８のケ゛−ト１１の
電圧は上記３つのブロックの複合且つ組合わせ作用の結
果である。第１の作用ブロック２４は電源電圧の約半分
でカットオフされる。

第２の作用ブロック２６は中間の期間中電圧変化の割合
を制限する限定電流を供給する。最後に。

最後の作用ブロック２７は、ノード３が規定した２値状
態レベルに達した後、トランジスタ８を完全可能化する
・第１図の回路１はゾルアンゾ動作中電源電圧線の電圧ス
パイクを抑制せず、プルダウン動作中接地線電圧スパイ
クを抑制する。ノルアノグ・トラ／−）スタフを制御す
る同様なしかし相補の回路を電源線ス・母イクの抑制に
供することができる。ブロック２４，２６．２７の装置
に対する作用的に相補な回路要素はプルアップ・トラン
ジスタ７の同様な制御のために構成され接続される。

トランジスタ１７．１８及びｌ　９／２３の大きさは、
予想されるロードを有するプルダウン・トランジスタ８
の相互作用を考慮して、ノーＰ１３の有効寄生及び分布
容量にマツチするよう最良の性能となるよう選ばれる。

例えば、ノード１３の容量が比較的小さく、トランジス
タ８が比較的大きいと、ノード１３の電圧の立上シレー
ト及びトランジスタ８を通る電流の関連割合は予想よシ
大きな接地線電圧ス・母イクを発生することができる。

普通の設計において、容ｔ２５は１．６μＦであシ。

トランジスタ８．１７は約０．８がルトのしきい値電圧
を持つ。トランジスタ１７．１８及び１９／２３０代表
的な相対的チャンネル幅／長さ比は公称４．５：１：９
の範囲にアシ、公称ｎ及びｐチャ／ネル・トランジスタ
を通る９：１：９の相対的電流比に換算することができ
る。

ｎチャンネル電界効果トランジスタ１７のしきい値損失
及びボディ効果電流制限は本質的にトランジスタ１７に
設計されたしきい値電圧の大きさに従って調節可能であ
る。第２図の波形２ｏの形はトランジスタ１７の０．８
カルトしきい値を使用したシミュレーションによる。し
きい値電圧を上げると、波形２０の破壊点を公称２．５
ボルトから更に下げるであろう。その代シ、ト２ンジス
タ１７のしきい値電圧を下げると、破壊点の発生レベル
を上昇させる。

現今の出力パッド・ドライバ回路はトライ・ステート動
作特性を提供するよう要求されることが多い。そのトラ
イ・ステートは７０−ティング又はハイ・インピーダン
ス分離比カッ母ツド・ノード３である。従来、これはＣ
ＭＯＳインバータのプルアップ及びグルダウン・トラン
ジスタ両方をディセーブルすることによって達成される
。この発明の代表的なトライ・ステートの実施例は第３
図に示す。第３図の回路は第１図の要素に更に点線２８
゜３７で区画した領域内の装置及びロジックを加える。

トライ・ステート・エネーブル線２９のハイ・レベル電
圧信号は、入力線２の信号レベルに無関係にプルアップ
・トランジスタ７及びプルダウン・トランジスタダ８を
同時にディセーブルする。例えば、トライ・ステート・
エネーブル線２９が”ハイ″であると、ノア・ゲート３
１の出力は出力線２の信号に関係なく６０−”である。

トランジスタ１７は継続ディセーブルされる。トランジ
スタ３２はトライ・ステート・エネーブル線２９に直接
可能化され、ノード１３が６０−”に強制され。

プルダウン・トランジスタ８をディセーブルすることを
保証する。ノード１３の残留又は漏洩チャージは、そこ
で浪費される。　ハイ”電圧レベルのトライ・ステート
・エネーブル線２９はトランジスタ３３ｔ−ディセーブ
ルして、ノード１３に供給する残りのトランジスタ１８
，１９，２３の組合わせに対する電流源を有効に遮断す
る。その結果、トライ・ステート・エネーブル線２９が
１ハイ”状態にあるときはいつでも出力パッド・グルダ
ウン・トランジスタ８はディセーブルされる。

同様にして、ｆルアラグ・トランジスタ７のターンオン
の割合が制御されない（この実施例では）ため簡単な方
式で実施されるトランジスタ７のディセーブルが行われ
る。トライ・ステート・エネーブル線２９の”ハイ”電
圧レベル信号の存在は増幅器３４によるその後の反転で
ナンド・ゲート３６に”ロー”入力を発生する。それ故
、ナンド・ゲート３６の出力は線２からの入力信号に無
関係に”ハイ”レベルとなる。従って、出力・ぐンド・
プルアップ・トランジスタ７はディセーブルに維持され
る。

トライ・ステート・エネーブル線２９が”ローのときに
おける種々のロジック・ブロック及び作用装置内の状態
を分析すると、その動作は第１図の回路に対して逆であ
ることがわかる。

第３図の実施例は第３図のロジックによって詳細に表わ
された回路を含む。ゲート３８はトランジスタ２３の早
すぎる可能化を防止する。ロジック・ゲート３８にはな
かったが、トランジスタ２３の直ちの希望しない可能化
は直ちにトライ・ステート・エネーブル信号の除去？ひ
きおこす。

ナンド・ゲート３８は出力パッド・ノード３及びノルダ
ウン・トランジスタ８のｆ−）を極ノード１３の両方か
らロジック信号を受信する。ロジック・ケ゛−ト３８は
、ノード３の“ロー”レベル電圧がトランジスタ２３を
可能化する前にノード１３の電圧が”・・イ″レベルと
なることを要求する。

第３図のトライ・ステート・オにラブル回路はノード１
３の電圧の立上シ割合を制御し、トランジスタ８を通る
電流を制限して、傍地線電圧スパイクを抑制する。同様
に、制御された可能化割合のプルアップ・トランジスタ
７′ｆｃ提供するインバータ３４及びア／ド・ゲート３
６の代りに相補回路を構成することは容易である。電源
線電圧スパイクの抑制はトライ・ステート構造で実行す
る仁とができる。各種装置の相対的大きさはｐ型トラン
ジスタの低い移動性を補償するよう調節することができ
る。

【図面の簡単な説明】

第１図はこの発明の特徴を実施した基本回路を表わす図
。第２図は先行技術の実行性能とこの発明の実行性能とを
比較する代表的電圧波形を表わす図。第３図はこの発明により改良したトライ−ステート実施
例を表わす図である。図中、１・・・出力パッド増幅器／バッフ７回路。２・・・入力線、３・・・出力パッド・ノード、４・・
・電源線ノード、５．１０・・・電源、接地パッド、６
・・・接地線ノーｒ、７．ｓ・・・電界効果トランジス
タ、９゜１１・・・ゲート電極、１６，２１．２２・・
・増幅器。１４．１７．１８，１９．２３・・・トランジスタ。２９・・・トライ・ステート・エネーブル線。出願代理人　　斉　藤　　　勲

Claims

【特許請求の範囲】

（１）共通電源ノード及び接地ノードから作動可能であ
り、入力ノードの入力電圧に応答して出力ノードに遷移
レートが制御された出力電圧を供給するＣＭＯＳ回路で
あって、ソース／ドレインの一方が前記電源ノードに接続された
第１のトランジスタと、ソース／ドレインの一方が前記
接地ノードに接続された第２のトランジスタと、残りの
ソース及びドレインが前記出力ノードを構成するように
した共通接続とが電気的に直列に接続された夫々第１及
び第２の不純物型の第１及び第２の電界効果トランジス
タと、前記電源ノードに接続された第１のソース／ドレ
インと、前記第２のトランジスタのゲート電極に接続さ
れた第２のソース／ドレインとを含み、そのゲート電極
は入力ノード電圧ベース信号を受信するよう接続され、
第２のソース／ドレイン電圧が電源ノード電圧の所定の
ふらつきに達したときにカットオフされるようにした第
２の不純物型の第３の電界効果トランジスタと、前記電源ノードと前記第２のトランジスタのゲート電極
との間に接続され、入力ノード電圧ベース信号を受信す
るよう接続されたゲート電極を含み、前記第３のトラン
ジスタより低い電流導通能力を有する第１の不純物型の
第４の電界効果トランジスタと、前記接地ノード電圧に近づいた出力ノード電圧に応答し
て前記第２のトランジスタの前記ゲート電極を前記電源
ノード電圧に引きつけるプーリング手段と、入力ノード電圧ベース信号に応答して前記第２の電界効
果トランジスタの導通状態に対し反対の導通状態に前記
第１の電界効果トランジスタを可能化するエネーブル手
段とを含むＣＭＯＳ回路。
（２）前記入力ノード電圧及びトライステート・エネー
ブル・ノード電圧を受信するよう接続され、トライ・ス
テート状態が形成されたとき前記第１及び第２の電界効
果トランジスタを選択的にディセーブルするようにした
第１のロジック手段を含む特許請求の範囲第１項記載の
回路。
（３）前記出力ノード電圧及び前記第２の電界効果トラ
ンジスタのゲート電極電圧に接続され、トライス・テー
ド・エネーブル・ノード電圧の存在中、前記第２のトラ
ンジスタのゲート電極を引きつけるプーリング手段を選
択的にディセーブルする第２のロジック手段を含む特許
請求の範囲第１項記載の回路。
（４）前記ゲート電極の入力ノード電圧に応答して前記
第２のトランジスタのゲート電極と前記接地ノードとの
間を導通するよう接続された第５の電界効果トランジス
タを含む特許請求の範囲第１項記載の回路。
（５）前記第３の電界効果トランジスタは飽和動作モー
ドからの遷移においてしきい値損失及びボディ効果を表
わし、前記第２のトランジスタの前記ゲート電極の電圧
が前記電源ノード電圧の半分に達したときにカットオフ
されるようにしたエンハンスメント動作モード装置であ
る特許請求の範囲第４項記載の回路。
（６）前記第３、第４及び第５のトランジスタの相対的
チャンネル幅／長さ比は約４．５：１：９である特許請
求の範囲第５項記載の回路。
（７）入力ノード電圧を受信して変化率を制御した出力
ノード電圧を発生するバッファ回路であって、電源電圧と接地との間に直列に接続された第１及び第２
の電界効果トランジスタを有し、前記トランジスタ間の
電気接続に共通な出力ノードを有するインバータ段と、前記第２の電界効果トランジスタをドライブし、前記第
２の電界効果トランジスタの前記ゲート電極に対し０ボ
ルトと前記電源電圧の約半分との間で高い電圧変化率を
与えるに適した第１の電流を発生する手段と、前記第２の電界効果トランジスタをドライブし、前記第
２の電界効果トランジスタのゲート電極に対し前記電源
電圧の残り半分ほとんどについて低い電圧変化率を与え
るに適した第２の電流を発生する手段と、前記第２の電界効果トランジスタの前記ゲート電極を前
記電源電圧の完全電圧に引っぱるプーリング手段と、前記第２の電界効果トランジスタを可能化する前に前記
第１の電界効果トランジスタを選択的にディセーブルす
る手段とを含むバッファ回路。
（８）前記第１の電流を発生する手段は前記第２の電界
効果トランジスタの前記ゲート電極の電圧に応答してし
きい値損失及びボディ効果電流カットオフを受ける高電
流電界効果トランジスタである特許請求の範囲第７項記
載のバッファ回路。
（９）前記第２の電流を発生する手段は前記第１の電流
を発生する手段と電気的に並列接続された低電流電界効
果トランジスタである特許請求の範囲第８項記載のバッ
ファ回路。（１０）前記電源電圧の完全電圧に前記第２
の電界効果トランジスタのゲート電極を引っぱるプーリ
ング手段は前記出力ノードの電圧の大きさに応答して可
能化される高電流電界効果トランジスタである特許請求
の範囲第９項記載のバッファ回路。