JPH04227321A - スイッチング誘起ノイズを減少させるための出力電圧検知を行なう出力バッファ回路 - Google Patents
スイッチング誘起ノイズを減少させるための出力電圧検知を行なう出力バッファ回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/26—Modifications for temporary blocking after receipt of control pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高速デジタル集積回路
装置におけるスイッチング誘起ノイズを減少させる新た
な出力バッファ回路に関するものである。本発明は、高
速デジタル集積回路装置の負荷がかかった出力端におけ
る高から低及び低から高への遷移期間中にノイズを減少
させる。本発明は、特に、共通バス上で比較的大きな負
荷を駆動する複数個の出力装置に対して適用可能であり
、且つ一般的に大きな負荷容量を有する場合に適用可能
である。例えば、本発明は、オクタルバッファラインド
ライバ用の低ノイズ出力バッファを提供している。
装置におけるスイッチング誘起ノイズを減少させる新た
な出力バッファ回路に関するものである。本発明は、高
速デジタル集積回路装置の負荷がかかった出力端におけ
る高から低及び低から高への遷移期間中にノイズを減少
させる。本発明は、特に、共通バス上で比較的大きな負
荷を駆動する複数個の出力装置に対して適用可能であり
、且つ一般的に大きな負荷容量を有する場合に適用可能
である。例えば、本発明は、オクタルバッファラインド
ライバ用の低ノイズ出力バッファを提供している。
【０００２】
【従来の技術】基本的な集積回路出力バッファは、高及
び低電位のデータ信号を受取るための入力端と、該出力
バッファを介して伝搬されたデータ信号を供給するため
の出力端と、増幅器段及びプレドライバ（前置駆動器）
を具備することのある中間回路要素とを有している。入
力端における信号は、中間回路要素によって画定される
データ経路を介して、特性伝搬遅延を伴って出力端へ伝
搬する。比較的大きな電流担持能力の一次プルダウント
ランジスタ要素が、出力端から接地へ放電電流をシンク
、即ち吸い込むために前記出力端に結合されている。 比較的大きな電流担持能力の一次プルアップトランジス
タ要素が、電源から前記出力端へ充電電流をソース、即
ち供給するために出力端に結合されている。
び低電位のデータ信号を受取るための入力端と、該出力
バッファを介して伝搬されたデータ信号を供給するため
の出力端と、増幅器段及びプレドライバ（前置駆動器）
を具備することのある中間回路要素とを有している。入
力端における信号は、中間回路要素によって画定される
データ経路を介して、特性伝搬遅延を伴って出力端へ伝
搬する。比較的大きな電流担持能力の一次プルダウント
ランジスタ要素が、出力端から接地へ放電電流をシンク
、即ち吸い込むために前記出力端に結合されている。 比較的大きな電流担持能力の一次プルアップトランジス
タ要素が、電源から前記出力端へ充電電流をソース、即
ち供給するために出力端に結合されている。
【０００３】ＭＯＳ及びバイポーラの両方の集積回路出
力バッファ及び装置において、プルダウントランジスタ
要素が、出力端における高から低電位への遷移期間中に
出力負荷容量を放電させるために、出力端から外部接地
へ比較的大きなシンク電流を開始させる。電荷のサージ
即ち加速は、出力接地リードインダクタンスを横断して
Ｌｄｉ／ｄｔに比例する電圧を発生させ、静的低出力で
あるべきであるのに、電位の正接地上昇即ち接地バウン
ス（跳ね返り）を発生させる。この出力接地バウンスは
、典型的に、５Ｖで動作する電源Ｖｃｃを有する回路に
対する外部接地０Ｖよりも０．５乃至２．５Ｖの程度高
いものである。プルダウントランジスタ要素を介しての
シンク電流放電の初期的なサージの減速は、出力接地リ
ードインダクタンスを横断して別の電圧を発生させ、接
地バウンスとは反対の極性の出力リードにおける負の接
地電圧アンダーシュート電位を発生させる。出力アンダ
ーシュートの負のスパイクの絶対値は、正の接地バウン
ススパイクと同じ程度か又はそれより大きなものである
場合がある。
力バッファ及び装置において、プルダウントランジスタ
要素が、出力端における高から低電位への遷移期間中に
出力負荷容量を放電させるために、出力端から外部接地
へ比較的大きなシンク電流を開始させる。電荷のサージ
即ち加速は、出力接地リードインダクタンスを横断して
Ｌｄｉ／ｄｔに比例する電圧を発生させ、静的低出力で
あるべきであるのに、電位の正接地上昇即ち接地バウン
ス（跳ね返り）を発生させる。この出力接地バウンスは
、典型的に、５Ｖで動作する電源Ｖｃｃを有する回路に
対する外部接地０Ｖよりも０．５乃至２．５Ｖの程度高
いものである。プルダウントランジスタ要素を介しての
シンク電流放電の初期的なサージの減速は、出力接地リ
ードインダクタンスを横断して別の電圧を発生させ、接
地バウンスとは反対の極性の出力リードにおける負の接
地電圧アンダーシュート電位を発生させる。出力アンダ
ーシュートの負のスパイクの絶対値は、正の接地バウン
ススパイクと同じ程度か又はそれより大きなものである
場合がある。
【０００４】同様に、ＭＯＳ及びバイポーラの両方の出
力回路において、プルアップトランジスタ要素は、出力
端における低から高電位への遷移期間中に出力負荷容量
を充電するために電源から出力端へ比較的大きなソース
電流を開始させる。このソース電流電荷の初期的なサー
ジ即ち加速は、出力電源リードインダクタンスを横断し
てＬｄｉ／ｄｔに比例する電圧を発生させ、静的高出力
において出力供給電圧における負の降下を発生する。こ
の出力電源電圧における降下は、供給電圧ドループ即ち
Ｖｃｃドループと呼ばれる。電源電圧ドループは、５Ｖ
のＶｃｃ電源を有する回路における外部供給電圧よりも
例えば０．５乃至２．５Ｖ低いものとなる場合がある。 プルアップトランジスタ要素を介してのソース電流電荷
のサージの減速は、出力供給リードインダクタンスを横
断して別の電圧を発生させ、Ｖｃｃドループと反対極性
の電圧の正出力供給電圧オーバーシュートを出力リード
内に発生させる。外部供給電圧より高いＶｃｃオーバー
シュートの正のスパイクは、出力リードにおけるＶｃｃ
ドループの負のスパイクの絶対値と同じ程度である場合
がある。出力接地及び供給リード上のこのノイズの破壊
的な効果としては、入力及び内部回路接地及び電源ライ
ン上でのノイズのパルス動作、ホストシステムと干渉す
る場合のある無線周波数放射干渉（ＲＦＩ）及び電磁誘
導干渉（ＥＭＩ）、高及び低電位データ信号に対する基
準電圧における局所的スレッシュホールドシフトによる
偽りのデータ信号の発生、及び共通バス上のその他の低
又は静止出力との干渉などがある。例えば、オクタルバ
ッファラインドライバ共通バス上の低出力は、接地バウ
ンスによって上昇し、偽りの高信号を発生する場合があ
る。出力接地及び供給ノイズと関連するこれらの問題は
、より高速でより高い電流をスイッチする最近の集積回
路において増々懸念されている。
力回路において、プルアップトランジスタ要素は、出力
端における低から高電位への遷移期間中に出力負荷容量
を充電するために電源から出力端へ比較的大きなソース
電流を開始させる。このソース電流電荷の初期的なサー
ジ即ち加速は、出力電源リードインダクタンスを横断し
てＬｄｉ／ｄｔに比例する電圧を発生させ、静的高出力
において出力供給電圧における負の降下を発生する。こ
の出力電源電圧における降下は、供給電圧ドループ即ち
Ｖｃｃドループと呼ばれる。電源電圧ドループは、５Ｖ
のＶｃｃ電源を有する回路における外部供給電圧よりも
例えば０．５乃至２．５Ｖ低いものとなる場合がある。 プルアップトランジスタ要素を介してのソース電流電荷
のサージの減速は、出力供給リードインダクタンスを横
断して別の電圧を発生させ、Ｖｃｃドループと反対極性
の電圧の正出力供給電圧オーバーシュートを出力リード
内に発生させる。外部供給電圧より高いＶｃｃオーバー
シュートの正のスパイクは、出力リードにおけるＶｃｃ
ドループの負のスパイクの絶対値と同じ程度である場合
がある。出力接地及び供給リード上のこのノイズの破壊
的な効果としては、入力及び内部回路接地及び電源ライ
ン上でのノイズのパルス動作、ホストシステムと干渉す
る場合のある無線周波数放射干渉（ＲＦＩ）及び電磁誘
導干渉（ＥＭＩ）、高及び低電位データ信号に対する基
準電圧における局所的スレッシュホールドシフトによる
偽りのデータ信号の発生、及び共通バス上のその他の低
又は静止出力との干渉などがある。例えば、オクタルバ
ッファラインドライバ共通バス上の低出力は、接地バウ
ンスによって上昇し、偽りの高信号を発生する場合があ
る。出力接地及び供給ノイズと関連するこれらの問題は
、より高速でより高い電流をスイッチする最近の集積回
路において増々懸念されている。
【０００５】本明細書においては、「トランジスタ要素
」という用語は、例えばＮＭＯＳ、ＰＭＯＳ及びＣＭＯ
Ｓトランジスタ要素などのようなＭＯＳトランジスタ、
及び例えばトランジスタ・トランジスタ・論理（ＴＴＬ
）及びエミッタ結合論理（ＥＣＬ）回路におけるＮＰＮ
及びＰＮＰトランジスタ要素を包含するバイポーラトラ
ンジスタなどのような異なったＩＣ技術からの集積回路
トランジスタのことを意味している。トランジスタ要素
は、一般的には、一次電流経路第一及び第二端子リード
乃至は電極を具備する一次電流経路を有し且つ該一次電
流経路の導通状態を制御するための第三制御端子リード
乃至は電極を有するものとして特性付けられる。例えば
、ＮＭＯＳトランジスタ要素の場合には、一次電流経路
第一端子リードはドレインリードであり、第二端子リー
ドはソースリードであり、且つ第三制御端子リードはゲ
ートリードである。バイポーラＮＰＮトランジスタ要素
の場合には、一次電流経路第一端子リードはコレクタリ
ードであり、第二端子リードはエミッタリードであり、
且つ制御端子リードはベースリードである。ＰＭＯＳ及
びＰＮＰトランジスタ要素の場合には、第一及び第二端
子リードの役割はＮＭＯＳ及びＮＰＮトランジスタ要素
のものとそれぞれ逆である。
」という用語は、例えばＮＭＯＳ、ＰＭＯＳ及びＣＭＯ
Ｓトランジスタ要素などのようなＭＯＳトランジスタ、
及び例えばトランジスタ・トランジスタ・論理（ＴＴＬ
）及びエミッタ結合論理（ＥＣＬ）回路におけるＮＰＮ
及びＰＮＰトランジスタ要素を包含するバイポーラトラ
ンジスタなどのような異なったＩＣ技術からの集積回路
トランジスタのことを意味している。トランジスタ要素
は、一般的には、一次電流経路第一及び第二端子リード
乃至は電極を具備する一次電流経路を有し且つ該一次電
流経路の導通状態を制御するための第三制御端子リード
乃至は電極を有するものとして特性付けられる。例えば
、ＮＭＯＳトランジスタ要素の場合には、一次電流経路
第一端子リードはドレインリードであり、第二端子リー
ドはソースリードであり、且つ第三制御端子リードはゲ
ートリードである。バイポーラＮＰＮトランジスタ要素
の場合には、一次電流経路第一端子リードはコレクタリ
ードであり、第二端子リードはエミッタリードであり、
且つ制御端子リードはベースリードである。ＰＭＯＳ及
びＰＮＰトランジスタ要素の場合には、第一及び第二端
子リードの役割はＮＭＯＳ及びＮＰＮトランジスタ要素
のものとそれぞれ逆である。
【０００６】本発明者の１９８９年５月１９日に出願し
た米国特許出願第３５５，５０９号は、基本的な出力バ
ッファに関する改良について記載している。比較的小さ
な電流担持能力の二次プルダウントランジスタ要素が、
その電流経路第一及び第二端子リードを一次プルダウン
トランジスタ要素の電流経路第一及び第二端子リードと
並列的に結合されている。選択した値を有する別のプル
ダウン遅延抵抗要素が、二次及び一次プルダウントラン
ジスタ要素の制御端子リード間に直列的に動作結合され
ている。
た米国特許出願第３５５，５０９号は、基本的な出力バ
ッファに関する改良について記載している。比較的小さ
な電流担持能力の二次プルダウントランジスタ要素が、
その電流経路第一及び第二端子リードを一次プルダウン
トランジスタ要素の電流経路第一及び第二端子リードと
並列的に結合されている。選択した値を有する別のプル
ダウン遅延抵抗要素が、二次及び一次プルダウントラン
ジスタ要素の制御端子リード間に直列的に動作結合され
ている。
【０００７】二次プルダウントランジスタ要素制御端子
リードが、特性伝搬遅延の後で一次プルダウントランジ
スタ要素制御端子リードの前において出力バッファを介
して伝搬する信号を受取るべく出力バッファ内に結合さ
れている。従って、二次プルダウントランジスタ要素は
、一次プルダウントランジスタ要素の比較的大きな放電
電流のターンオンの前に、出力端からの比較的小さな放
電電流を開始させる。別のプルダウン遅延抵抗要素の値
は、出力端における高から低電位への遷移期間中に、二
次プルダウントランジスタ要素の後特定した時定数遅延
を持って一次プルダウントランジスタ要素をターンオン
するべく選択されている。
リードが、特性伝搬遅延の後で一次プルダウントランジ
スタ要素制御端子リードの前において出力バッファを介
して伝搬する信号を受取るべく出力バッファ内に結合さ
れている。従って、二次プルダウントランジスタ要素は
、一次プルダウントランジスタ要素の比較的大きな放電
電流のターンオンの前に、出力端からの比較的小さな放
電電流を開始させる。別のプルダウン遅延抵抗要素の値
は、出力端における高から低電位への遷移期間中に、二
次プルダウントランジスタ要素の後特定した時定数遅延
を持って一次プルダウントランジスタ要素をターンオン
するべく選択されている。
【０００８】上記米国特許出願第３５５，５０９号に記
載する構成の特徴の一つは、小さな電流担持能力の二次
プルダウントランジスタ要素の早期のターンオンが、小
さな電流シンクレベルにおいて出力端におけるプルダウ
ンを開始させ且つ出力端からの電流のシンク動作を開始
させることである。初期のシンク電流レベル及び電荷加
速は、該小さな電流担持能力のトランジスタ要素の寸法
及び内部抵抗によって拘束される。その結果、Ｌｄｉ／
ｄｔに比例する電位の正の接地上昇も低レベル、典型的
には従来の出力バッファの半分以下のものに拘束される
。爾後の接地アンダーシュートも同様に低いものである
。注意すべきであるが、この小さなシンク電流は、バッ
ファ回路の出力端へ中間回路要素のデータ経路を介して
伝搬する入力信号の完全な伝搬遅延の後においてのみ開
始される。
載する構成の特徴の一つは、小さな電流担持能力の二次
プルダウントランジスタ要素の早期のターンオンが、小
さな電流シンクレベルにおいて出力端におけるプルダウ
ンを開始させ且つ出力端からの電流のシンク動作を開始
させることである。初期のシンク電流レベル及び電荷加
速は、該小さな電流担持能力のトランジスタ要素の寸法
及び内部抵抗によって拘束される。その結果、Ｌｄｉ／
ｄｔに比例する電位の正の接地上昇も低レベル、典型的
には従来の出力バッファの半分以下のものに拘束される
。爾後の接地アンダーシュートも同様に低いものである
。注意すべきであるが、この小さなシンク電流は、バッ
ファ回路の出力端へ中間回路要素のデータ経路を介して
伝搬する入力信号の完全な伝搬遅延の後においてのみ開
始される。
【０００９】該別個のプルダウン遅延抵抗要素及び該一
次プルダウントランジスタ要素の寄生容量は、ＲＣ遅延
回路を形成し、それは、一次即ち大きな電流担持能力の
プルダウントランジスタ要素のターンオンを遅延させる
。この遅延は、プルダウン遅延抵抗要素の選択した抵抗
値及びＲＣ遅延回路の時定数によって決定される。この
構成の利点は、小さな二次シンク電流が、該時定数遅延
期間中、出力負荷容量内に格納されている電荷の放電を
継続するということである。一次大電流担持能力プルダ
ウントランジスタ要素がターンオンすると、電位の２番
目の正接地上昇が発生する。しかしながら、この２番目
の接地バウンスは、早期の小さな二次シンク電流によっ
て既に影響される出力負荷容量における電荷の減少によ
って制限される。この減少されたシンク電流レベル及び
電荷レベルは爾後の接地アンダーシュートを拘束し且つ
制限する。
次プルダウントランジスタ要素の寄生容量は、ＲＣ遅延
回路を形成し、それは、一次即ち大きな電流担持能力の
プルダウントランジスタ要素のターンオンを遅延させる
。この遅延は、プルダウン遅延抵抗要素の選択した抵抗
値及びＲＣ遅延回路の時定数によって決定される。この
構成の利点は、小さな二次シンク電流が、該時定数遅延
期間中、出力負荷容量内に格納されている電荷の放電を
継続するということである。一次大電流担持能力プルダ
ウントランジスタ要素がターンオンすると、電位の２番
目の正接地上昇が発生する。しかしながら、この２番目
の接地バウンスは、早期の小さな二次シンク電流によっ
て既に影響される出力負荷容量における電荷の減少によ
って制限される。この減少されたシンク電流レベル及び
電荷レベルは爾後の接地アンダーシュートを拘束し且つ
制限する。
【００１０】上記米国特許出願第３５５，５０９号によ
れば、一次及び二次プルダウントランジスタ要素の電流
担持能力の比及びプルダウン遅延抵抗要素の値は、以下
の目的を達成するために選択される。二次プルダウント
ランジスタ要素の早期のターンオンによって発生される
電位における１番目の正接地上昇（第一接地バウンス）
及び一次プルダウントランジスタ要素の後期のターンオ
ンによって発生される電位における２番目の正接地上昇
（第二接地バウンス）は、パラメータ値の選択によって
実質的に等しく配列されている。前記米国特許出願は、
接地バウンススパイクを二つの成分に分割することによ
って、正接地バウンススパイクを最小とするための新規
な方法及びＩＣ構成体を提供している。これら二つの成
分スパイクは、出力端におけるマスクプログラム可能な
別々の構成要素の値を調節することによって等しくされ
ている。その結果、二相、２ステップのターンオン成分
接地スパイクは、典型的に、従来の出力バッファのもの
の半分以下のノイズレベルに制限することが可能である
。
れば、一次及び二次プルダウントランジスタ要素の電流
担持能力の比及びプルダウン遅延抵抗要素の値は、以下
の目的を達成するために選択される。二次プルダウント
ランジスタ要素の早期のターンオンによって発生される
電位における１番目の正接地上昇（第一接地バウンス）
及び一次プルダウントランジスタ要素の後期のターンオ
ンによって発生される電位における２番目の正接地上昇
（第二接地バウンス）は、パラメータ値の選択によって
実質的に等しく配列されている。前記米国特許出願は、
接地バウンススパイクを二つの成分に分割することによ
って、正接地バウンススパイクを最小とするための新規
な方法及びＩＣ構成体を提供している。これら二つの成
分スパイクは、出力端におけるマスクプログラム可能な
別々の構成要素の値を調節することによって等しくされ
ている。その結果、二相、２ステップのターンオン成分
接地スパイクは、典型的に、従来の出力バッファのもの
の半分以下のノイズレベルに制限することが可能である
。
【００１１】前記米国特許出願第３５５，５０９号の回
路においては、一次及び二次プルダウントランジスタ要
素の電流担持能力の比は、少なくとも約４対１であり、
個別的な遅延抵抗は、成分である第一及び第二接地バウ
ンススパイクを等しくさせ且つ最小とするために、例え
ば５ＫΩの値を有している。典型的に、一次及び二次プ
ルダウントランジスタ要素の電流担持能力の比は、約４
／１乃至７／１の範囲内である。ＭＯＳトランジスタ要
素の場合には、このことは、一次及び二次プルダウント
ランジスタ要素のチャンネル幅の比を、少なくとも約４
対１であり、且つ４／１乃至７／１の範囲内に設定する
ことによって達成される。
路においては、一次及び二次プルダウントランジスタ要
素の電流担持能力の比は、少なくとも約４対１であり、
個別的な遅延抵抗は、成分である第一及び第二接地バウ
ンススパイクを等しくさせ且つ最小とするために、例え
ば５ＫΩの値を有している。典型的に、一次及び二次プ
ルダウントランジスタ要素の電流担持能力の比は、約４
／１乃至７／１の範囲内である。ＭＯＳトランジスタ要
素の場合には、このことは、一次及び二次プルダウント
ランジスタ要素のチャンネル幅の比を、少なくとも約４
対１であり、且つ４／１乃至７／１の範囲内に設定する
ことによって達成される。
【００１２】出力端における低から高電位への逆の遷移
期間中に、一次プルダウントランジスタ要素のターンオ
フを加速させるためには、前記米国特許出願第３５５，
５０９号の回路は、プルダウン遅延バイパストランジス
タ要素を提供しており、その電流経路第一及び第二端子
リードは、一次プルダウントランジスタ要素の制御端子
リードと接地との間に結合されている。プルダウン遅延
バイパス制御回路は、バイパストランジスタ要素の制御
端子リードを、二次プルダウントランジスタ要素の制御
端子リードへ動作結合させている。このことは、出力端
における低から高電位への遷移期間中に、一次プルダウ
ントランジスタ要素を迅速にターンオフさせるために、
プルダウン遅延抵抗要素をバイパスさせることを可能と
している。典型的に、バイパス制御回路は、バイパスト
ランジスタ要素の制御端子リードへ適切な極性の信号を
印加するための反転要素を組込んでいる。
期間中に、一次プルダウントランジスタ要素のターンオ
フを加速させるためには、前記米国特許出願第３５５，
５０９号の回路は、プルダウン遅延バイパストランジス
タ要素を提供しており、その電流経路第一及び第二端子
リードは、一次プルダウントランジスタ要素の制御端子
リードと接地との間に結合されている。プルダウン遅延
バイパス制御回路は、バイパストランジスタ要素の制御
端子リードを、二次プルダウントランジスタ要素の制御
端子リードへ動作結合させている。このことは、出力端
における低から高電位への遷移期間中に、一次プルダウ
ントランジスタ要素を迅速にターンオフさせるために、
プルダウン遅延抵抗要素をバイパスさせることを可能と
している。典型的に、バイパス制御回路は、バイパスト
ランジスタ要素の制御端子リードへ適切な極性の信号を
印加するための反転要素を組込んでいる。
【００１３】米国特許出願第３５５，５０９号は、出力
バッファの供給レール側上のノイズを減少させるための
同様の手段を記載している。比較的小さな電流担持能力
の二次プルアップトランジスタ要素が、その一次電流経
路第一及び第二端子リードを、一次プルアップトランジ
スタ要素の電流経路第一及び第二端子リードと並列的に
結合している。選択した抵抗値を有する別のプルアップ
遅延抵抗要素が、二次及び一次プルアップトランジスタ
要素の制御端子リード間に直列的に結合されている。
バッファの供給レール側上のノイズを減少させるための
同様の手段を記載している。比較的小さな電流担持能力
の二次プルアップトランジスタ要素が、その一次電流経
路第一及び第二端子リードを、一次プルアップトランジ
スタ要素の電流経路第一及び第二端子リードと並列的に
結合している。選択した抵抗値を有する別のプルアップ
遅延抵抗要素が、二次及び一次プルアップトランジスタ
要素の制御端子リード間に直列的に結合されている。
【００１４】二次プルアップトランジスタ要素制御端子
リードは、特性伝搬遅延の後であるが一次プルアップト
ランジスタ要素制御端子リードの前に、出力バッファを
介して伝搬する信号を受取るために出力バッファ内にお
いて結合されている。この二次プルアップトランジスタ
要素は、出力端における低から高電位への遷移期間中に
おいて一次プルアップトランジスタ要素の比較的大きな
充電電流のターンオンの前に、電源から出力端へ比較的
小さな充電電流を開始させる。該別の遅延プルアップ抵
抗要素抵抗値は、二次プルアップトランジスタ要素一次
プルアップトランジスタ要素をターンオンするために選
択されている。
リードは、特性伝搬遅延の後であるが一次プルアップト
ランジスタ要素制御端子リードの前に、出力バッファを
介して伝搬する信号を受取るために出力バッファ内にお
いて結合されている。この二次プルアップトランジスタ
要素は、出力端における低から高電位への遷移期間中に
おいて一次プルアップトランジスタ要素の比較的大きな
充電電流のターンオンの前に、電源から出力端へ比較的
小さな充電電流を開始させる。該別の遅延プルアップ抵
抗要素抵抗値は、二次プルアップトランジスタ要素一次
プルアップトランジスタ要素をターンオンするために選
択されている。
【００１５】一次及び二次プルアップトランジスタ要素
の電流担持能力の比及びプルアップ遅延抵抗要素の値は
、電力ドループ及び爾後のオーバーシュートの両方を分
割する同様の目的を達成するために選択されている。 二次プルアップトランジスタ要素のターンオンによって
発生される電位における１番目の負電力ドループ（第一
Ｖｃｃドループ）及び一次プルアップトランジスタ要素
の後期ターンオンによって発生される電位における２番
目の負電力ドループ（第二Ｖｃｃドループ）は、パラメ
ータ値の選択によって実質的に等しく配列されている。 この目的のために、一次及び二次プルアップトランジス
タ要素の電流担持能力の比は、少なくとも約４対１であ
り、且つ好適には、４／１乃至７／１の範囲内であり、
別の遅延抵抗要素は例えば１ＫΩの値を有している。出
力端における高から低電位への遷移期間中にプルアップ
トランジスタ要素が迅速にターンオフするために、プル
アップ遅延バイパストランジスタ要素及びプルアップ遅
延バイパス制御回路が、プルアップ遅延抵抗要素をバイ
パスする。
の電流担持能力の比及びプルアップ遅延抵抗要素の値は
、電力ドループ及び爾後のオーバーシュートの両方を分
割する同様の目的を達成するために選択されている。 二次プルアップトランジスタ要素のターンオンによって
発生される電位における１番目の負電力ドループ（第一
Ｖｃｃドループ）及び一次プルアップトランジスタ要素
の後期ターンオンによって発生される電位における２番
目の負電力ドループ（第二Ｖｃｃドループ）は、パラメ
ータ値の選択によって実質的に等しく配列されている。 この目的のために、一次及び二次プルアップトランジス
タ要素の電流担持能力の比は、少なくとも約４対１であ
り、且つ好適には、４／１乃至７／１の範囲内であり、
別の遅延抵抗要素は例えば１ＫΩの値を有している。出
力端における高から低電位への遷移期間中にプルアップ
トランジスタ要素が迅速にターンオフするために、プル
アップ遅延バイパストランジスタ要素及びプルアップ遅
延バイパス制御回路が、プルアップ遅延抵抗要素をバイ
パスする。
【００１６】ドライバにおいて、入力端から出力端への
信号の特性伝搬遅延は、例えば、５０ｐＦの標準的な負
荷容量内へ動作する場合に例えば４ｎｓである。上記米
国特許出願第３５５，５０９号の回路を使用する場合、
接地バウンス乃至は上昇する接地電圧は、スイッチング
速度伝搬遅延において実質的に付加的な上昇を発生する
ことなしに従来の値の半分へ拘束することを可能として
いる。この様な回路は、本明細書においては、分岐型タ
ーンオン（ＢＴＯ）出力バッファ回路と呼称する。
信号の特性伝搬遅延は、例えば、５０ｐＦの標準的な負
荷容量内へ動作する場合に例えば４ｎｓである。上記米
国特許出願第３５５，５０９号の回路を使用する場合、
接地バウンス乃至は上昇する接地電圧は、スイッチング
速度伝搬遅延において実質的に付加的な上昇を発生する
ことなしに従来の値の半分へ拘束することを可能として
いる。この様な回路は、本明細書においては、分岐型タ
ーンオン（ＢＴＯ）出力バッファ回路と呼称する。
【００１７】
【発明が解決しようとする課題】スイッチング誘起ノイ
ズを減少させるために出力バッファ回路におけるシンク
及びソース電流の二相、２ステップ、即ち分割型ターン
オンの概念を実現する改良した回路構成を提供すること
が本発明の目的の一つである。本発明の新たな回路構成
は、比較的大きな一次シンク及びソース電流の前に早期
の小さな二次シンク及びソース電流を先行させることに
よって、接地バウンス（跳ね返り）及びアンダーシュー
ト及びＶｃｃドループ及びオーバーシュート事象のピー
クを等しく分割し且つ減少させる。
ズを減少させるために出力バッファ回路におけるシンク
及びソース電流の二相、２ステップ、即ち分割型ターン
オンの概念を実現する改良した回路構成を提供すること
が本発明の目的の一つである。本発明の新たな回路構成
は、比較的大きな一次シンク及びソース電流の前に早期
の小さな二次シンク及びソース電流を先行させることに
よって、接地バウンス（跳ね返り）及びアンダーシュー
ト及びＶｃｃドループ及びオーバーシュート事象のピー
クを等しく分割し且つ減少させる。
【００１８】本発明の別の目的とするところは、スイッ
チング遷移期間中に出力バッファ回路の出力端における
電圧レベルを検知することである。早期の小さな二次シ
ンク又はソース電流を開始させた後に、出力端において
選択したスレッシュホールド電圧レベルが検知されると
、比較的大きな一次シンク又はソース電流が開始される
。
チング遷移期間中に出力バッファ回路の出力端における
電圧レベルを検知することである。早期の小さな二次シ
ンク又はソース電流を開始させた後に、出力端において
選択したスレッシュホールド電圧レベルが検知されると
、比較的大きな一次シンク又はソース電流が開始される
。
【００１９】本発明の別の目的とするところは、出力バ
ッファ回路の出力プルダウン及びプルアップトランジス
タ要素のターンオンを分割し且つ位相制御することであ
る。早期の小さな二次シンク又はソース電流を開始させ
た後に、出力端における電圧レベルを検知することによ
り、大きな一次シンク又はソース電流は、出力端におい
て検知される電圧レベルに従って開始させることが可能
である。
ッファ回路の出力プルダウン及びプルアップトランジス
タ要素のターンオンを分割し且つ位相制御することであ
る。早期の小さな二次シンク又はソース電流を開始させ
た後に、出力端における電圧レベルを検知することによ
り、大きな一次シンク又はソース電流は、出力端におい
て検知される電圧レベルに従って開始させることが可能
である。
【００２０】本発明の更に別の目的とするところは、Ｒ
Ｃ遅延回路の必要性なしで分割型ターンオン出力バッフ
ァ回路を実現することであり、従って一次シンク及びソ
ース電流は、何ら付加的なＲＣ時定数遅延なしで標準的
な伝搬遅延の終了時に開始される。
Ｃ遅延回路の必要性なしで分割型ターンオン出力バッフ
ァ回路を実現することであり、従って一次シンク及びソ
ース電流は、何ら付加的なＲＣ時定数遅延なしで標準的
な伝搬遅延の終了時に開始される。
【００２１】
【課題を解決するための手段】これらの目的を達成する
ために、本発明は基本的な出力バッファに関する改良を
提供している。比較的小さな電流担持能力の二次プルダ
ウントランジスタ要素は、その電流経路第一及び第二端
子リードを、比較的大きな電流担持能力の一次プルダウ
ントランジスタ要素の電流経路第一及び第二端子リード
と並列的に結合させている。本発明によれば、第一出力
電圧検知スイッチング回路が、出力端における電圧レベ
ルに従って一次プルダウントランジスタ要素の導通状態
を制御するために、二次及び一次プルダウントランジス
タ要素の制御端子リード間に直列的に結合されている。
ために、本発明は基本的な出力バッファに関する改良を
提供している。比較的小さな電流担持能力の二次プルダ
ウントランジスタ要素は、その電流経路第一及び第二端
子リードを、比較的大きな電流担持能力の一次プルダウ
ントランジスタ要素の電流経路第一及び第二端子リード
と並列的に結合させている。本発明によれば、第一出力
電圧検知スイッチング回路が、出力端における電圧レベ
ルに従って一次プルダウントランジスタ要素の導通状態
を制御するために、二次及び一次プルダウントランジス
タ要素の制御端子リード間に直列的に結合されている。
【００２２】二次プルダウントランジスタ要素制御端子
リードは、本出力バッファ回路内において、一次プルダ
ウントランジスタ要素制御端子リードの前に本出力バッ
ファ回路を介して伝搬する信号を受取るべく結合されて
いる。従って、二次プルダウントランジスタ要素は、一
次プルダウントランジスタ要素の比較的大きな放電電流
のターンオンの前に、出力端から比較的小さな放電電流
を開始させる。次いで、一次プルダウントランジスタ要
素は、第一出力電圧検知スイッチング回路によってター
ンオンされる。
リードは、本出力バッファ回路内において、一次プルダ
ウントランジスタ要素制御端子リードの前に本出力バッ
ファ回路を介して伝搬する信号を受取るべく結合されて
いる。従って、二次プルダウントランジスタ要素は、一
次プルダウントランジスタ要素の比較的大きな放電電流
のターンオンの前に、出力端から比較的小さな放電電流
を開始させる。次いで、一次プルダウントランジスタ要
素は、第一出力電圧検知スイッチング回路によってター
ンオンされる。
【００２３】一次出力電圧検知スイッチング回路は、出
力電圧レベルに応答して、一次プルダウントランジスタ
要素をターンオンさせる。一次出力電圧検知スイッチン
グ回路は、出力電圧レベルが高電位より低い第一スレッ
シュホールド電圧レベルへ降下すると、出力端における
高から低電位への遷移期間中に一次プルダウントランジ
スタ要素をターンオンさせる。例えば、第一出力電圧検
知スイッチング回路は、出力電圧が高電位Ｖｃｃよりも
約１Ｖ下に降下した場合に、一次プルダウントランジス
タ要素をターンオンさせるべく構成することが可能であ
る。
力電圧レベルに応答して、一次プルダウントランジスタ
要素をターンオンさせる。一次出力電圧検知スイッチン
グ回路は、出力電圧レベルが高電位より低い第一スレッ
シュホールド電圧レベルへ降下すると、出力端における
高から低電位への遷移期間中に一次プルダウントランジ
スタ要素をターンオンさせる。例えば、第一出力電圧検
知スイッチング回路は、出力電圧が高電位Ｖｃｃよりも
約１Ｖ下に降下した場合に、一次プルダウントランジス
タ要素をターンオンさせるべく構成することが可能であ
る。
【００２４】本発明の好適回路実施例においては、二次
プルダウントランジスタ要素に対する一次プルダウント
ランジスタ要素の電流担持能力の比は、少なくとも約４
／１であり、且つ好適には、約４／１乃至７／１の範囲
内である。固定チャンネル長を有するＭＯＳトランジス
タ要素で実現する場合、二次プルダウントランジスタ要
素に対する一次プルダウントランジスタ要素のチャンネ
ル幅の比は、少なくとも４／１であり、且つ好適には、
約４／１乃至７／１の範囲内である。
プルダウントランジスタ要素に対する一次プルダウント
ランジスタ要素の電流担持能力の比は、少なくとも約４
／１であり、且つ好適には、約４／１乃至７／１の範囲
内である。固定チャンネル長を有するＭＯＳトランジス
タ要素で実現する場合、二次プルダウントランジスタ要
素に対する一次プルダウントランジスタ要素のチャンネ
ル幅の比は、少なくとも４／１であり、且つ好適には、
約４／１乃至７／１の範囲内である。
【００２５】一次及び二次プルダウントランジスタ要素
がＮＭＯＳトランジスタ要素の場合、好適な第一出力電
圧検知スイッチング回路はＰＭＯＳトランジスタ要素で
あり、その電流経路第一及び第二端子リードは、二次及
び一次プルダウントランジスタ要素の制御端子リード間
に直列的に結合されている。該ＰＭＯＳトランジスタ要
素の第三制御端子リードは、出力電圧レベルを検知する
ために出力端へ結合されている。この構成の特徴の一つ
は、出力電圧レベルがＰＭＯＳトランジスタ要素のター
ンオン電圧に等しい高電位から電圧差へ降下すると、出
力端における高から低電位への遷移期間中に導通状態と
なることである。例えば、ＰＭＯＳトランジスタ要素は
、出力電圧レベルが高電圧Ｖｃｃから約１Ｖ降下すると
、導通状態となる。従って、制御信号は、二次プルダウ
ントランジスタ要素の制御端子リードから一次プルダウ
ントランジスタ要素の制御端子リードへ伝搬することが
可能である。従って、一次プルダウントランジスタ要素
は、導通状態となり、出力端における負荷容量を放電す
ることを完了する。
がＮＭＯＳトランジスタ要素の場合、好適な第一出力電
圧検知スイッチング回路はＰＭＯＳトランジスタ要素で
あり、その電流経路第一及び第二端子リードは、二次及
び一次プルダウントランジスタ要素の制御端子リード間
に直列的に結合されている。該ＰＭＯＳトランジスタ要
素の第三制御端子リードは、出力電圧レベルを検知する
ために出力端へ結合されている。この構成の特徴の一つ
は、出力電圧レベルがＰＭＯＳトランジスタ要素のター
ンオン電圧に等しい高電位から電圧差へ降下すると、出
力端における高から低電位への遷移期間中に導通状態と
なることである。例えば、ＰＭＯＳトランジスタ要素は
、出力電圧レベルが高電圧Ｖｃｃから約１Ｖ降下すると
、導通状態となる。従って、制御信号は、二次プルダウ
ントランジスタ要素の制御端子リードから一次プルダウ
ントランジスタ要素の制御端子リードへ伝搬することが
可能である。従って、一次プルダウントランジスタ要素
は、導通状態となり、出力端における負荷容量を放電す
ることを完了する。
【００２６】従って、本発明は、米国特許出願第３５５
，５０９号における如く、２ステップで負荷容量内に格
納された電荷を放電し且つプルダウントランジスタ要素
の分割型ターンオンを提供する目的を達成する。従って
、接地バウンス及び接地アンダーシュートの接地ノイズ
スパイクは、従来技術の回路のノイズレベルの実質的に
５０％である第一及び第二バウンス事象及びアンダーシ
ュート事象へ分割される。
，５０９号における如く、２ステップで負荷容量内に格
納された電荷を放電し且つプルダウントランジスタ要素
の分割型ターンオンを提供する目的を達成する。従って
、接地バウンス及び接地アンダーシュートの接地ノイズ
スパイクは、従来技術の回路のノイズレベルの実質的に
５０％である第一及び第二バウンス事象及びアンダーシ
ュート事象へ分割される。
【００２７】このことは、本発明によれば、別個のプル
ダウン遅延抵抗要素を使用する必要性なしに且つ信号伝
搬におけるＲＣ時定数遅延を付随させることなしに達成
されている。更に、本発明回路は、大型の負荷容量適用
の場合、ノイズスパイクを実質的に等しい値の二つの副
次的なスパイクへ分割する上で自己調節型である。大き
な負荷容量適用の場合、より多くの電荷が格納され、よ
り多くの放電が、一次プルダウントランジスタ要素のタ
ーンオンの前の第一事象期間中に許容され、出力端にお
けるより大きな負荷容量及びより大きな電荷格納に対す
る調節を行なう。本発明は、高から低電位への遷移期間
中に出力端における電圧レベルの降下を検知するために
出力端において第一電圧検知回路を使用している。この
第一電圧検知回路は、二次及び一次プルダウントランジ
スタ要素間の制御回路経路内に活性要素スイッチ回路を
有している。二次プルダウントランジスタ要素による電
流のシンク動作期間中に出力端における電圧レベルを選
択したスレッシュホールド電圧レベルへ減少させると、
活性スイッチ回路が一次プルダウントランジスタ要素を
ターンオンさせる。好適実施例においては、ＰＭＯＳ又
はＮＭＯＳトランジスタ要素などのような単一のトラン
ジスタ要素が、出力端における電圧レベルを検知する検
知機能と、一次プルダウントランジスタ要素の制御端子
リードへの制御信号の伝搬を許容する活性要素スイッチ
ング機能の両方を実行する。
ダウン遅延抵抗要素を使用する必要性なしに且つ信号伝
搬におけるＲＣ時定数遅延を付随させることなしに達成
されている。更に、本発明回路は、大型の負荷容量適用
の場合、ノイズスパイクを実質的に等しい値の二つの副
次的なスパイクへ分割する上で自己調節型である。大き
な負荷容量適用の場合、より多くの電荷が格納され、よ
り多くの放電が、一次プルダウントランジスタ要素のタ
ーンオンの前の第一事象期間中に許容され、出力端にお
けるより大きな負荷容量及びより大きな電荷格納に対す
る調節を行なう。本発明は、高から低電位への遷移期間
中に出力端における電圧レベルの降下を検知するために
出力端において第一電圧検知回路を使用している。この
第一電圧検知回路は、二次及び一次プルダウントランジ
スタ要素間の制御回路経路内に活性要素スイッチ回路を
有している。二次プルダウントランジスタ要素による電
流のシンク動作期間中に出力端における電圧レベルを選
択したスレッシュホールド電圧レベルへ減少させると、
活性スイッチ回路が一次プルダウントランジスタ要素を
ターンオンさせる。好適実施例においては、ＰＭＯＳ又
はＮＭＯＳトランジスタ要素などのような単一のトラン
ジスタ要素が、出力端における電圧レベルを検知する検
知機能と、一次プルダウントランジスタ要素の制御端子
リードへの制御信号の伝搬を許容する活性要素スイッチ
ング機能の両方を実行する。
【００２８】出力端における低から高電位への逆遷移期
間中に一次プルダウントランジスタ要素のターンオフを
加速するために、本発明は、第一回路バイパストランジ
スタ要素を設けており、その電流経路第一及び第二端子
リードは、一次プルダウントランジスタ要素の制御端子
リードと接地との間に結合されている。第一回路バイパ
ス制御回路は、バイパストランジスタ要素の制御端子リ
ードを、二次プルダウントランジスタ要素の制御端子リ
ードへ動作結合させている。このことは、出力端におけ
る低から高電位への遷移期間中に、一次プルダウントラ
ンジスタ要素を迅速にターンオフさせるために、第一出
力電圧検知及びスイッチング回路をバイパスすることを
許容している。典型的に、パイパス制御回路は、バイパ
ストランジスタ要素の制御端子リードへ適切な極性の信
号を付与するための反転要素を組込んでいる。
間中に一次プルダウントランジスタ要素のターンオフを
加速するために、本発明は、第一回路バイパストランジ
スタ要素を設けており、その電流経路第一及び第二端子
リードは、一次プルダウントランジスタ要素の制御端子
リードと接地との間に結合されている。第一回路バイパ
ス制御回路は、バイパストランジスタ要素の制御端子リ
ードを、二次プルダウントランジスタ要素の制御端子リ
ードへ動作結合させている。このことは、出力端におけ
る低から高電位への遷移期間中に、一次プルダウントラ
ンジスタ要素を迅速にターンオフさせるために、第一出
力電圧検知及びスイッチング回路をバイパスすることを
許容している。典型的に、パイパス制御回路は、バイパ
ストランジスタ要素の制御端子リードへ適切な極性の信
号を付与するための反転要素を組込んでいる。
【００２９】別の実施例によれば、第一出力電圧検知ス
イッチング回路は、１個以上の増幅器段を有することが
可能である。例えば、出力電圧検知スイッチング回路は
、ＣＭＯＳ増幅器インバータ段を有することが可能であ
り、そのＣＭＯＳトランジスタ要素の共通制御端子リー
ドは出力端に結合させることが可能である。このＣＭＯ
Ｓ増幅器インバータ段の出力端は、ＮＭＯＳトランジス
タ要素の制御端子リードへ結合することが可能である。 ＮＭＯＳトランジスタ要素の電流経路第一及び第二端子
リードは、一次プルダウントランジスタ要素の制御端子
リードに対して制御信号伝搬経路をスイッチオン及びオ
フさせるために、二次及び一次プルダウントランジスタ
要素の制御端子リード間に直列的に結合されている。
イッチング回路は、１個以上の増幅器段を有することが
可能である。例えば、出力電圧検知スイッチング回路は
、ＣＭＯＳ増幅器インバータ段を有することが可能であ
り、そのＣＭＯＳトランジスタ要素の共通制御端子リー
ドは出力端に結合させることが可能である。このＣＭＯ
Ｓ増幅器インバータ段の出力端は、ＮＭＯＳトランジス
タ要素の制御端子リードへ結合することが可能である。 ＮＭＯＳトランジスタ要素の電流経路第一及び第二端子
リードは、一次プルダウントランジスタ要素の制御端子
リードに対して制御信号伝搬経路をスイッチオン及びオ
フさせるために、二次及び一次プルダウントランジスタ
要素の制御端子リード間に直列的に結合されている。
【００３０】本発明の別の特徴によれば、選択した抵抗
値の別体のプルダウン遅延抵抗要素を、二次及び一次プ
ルダウントランジスタ要素の制御端子リード間に直列的
に結合させることが可能である。この別体のプルダウン
遅延抵抗要素は、第一出力電圧検知スイッチング回路と
並列的に結合されている。この様に、本回路は、例えば
５０ｐＦの程度の比較的小さな出力負荷容量を有する適
用の場合に、ＲＣ時定数制御信号伝搬遅延を使用して米
国特許出願第３５５，５０９号の回路の態様で動作する
ことが可能である。非常に大きな負荷容量ＣＬの場合、
例えばＰＭＯＳトランジスタ要素などのような出力電圧
検知スイッチング回路は、ターンオンし且つプルダウン
遅延抵抗要素のＲＣ時定数遅延をバイパスすることが可
能である。従って、非常に低いノイズの適用の場合及び
軽度に負荷がかかった条件の回路の場合、米国特許出願
第３５５，５０９号の元の回路構成が動作状態となる。 一方、大きな負荷容量電荷蓄積から発生する過剰な遅延
の場合、本発明の出力電圧検知及びスイッチング回路が
該元の回路をオーバーライドし、且つ一次プルダウント
ランジスタ要素の大きなシンク電流を開始させるべく動
作状態となる。
値の別体のプルダウン遅延抵抗要素を、二次及び一次プ
ルダウントランジスタ要素の制御端子リード間に直列的
に結合させることが可能である。この別体のプルダウン
遅延抵抗要素は、第一出力電圧検知スイッチング回路と
並列的に結合されている。この様に、本回路は、例えば
５０ｐＦの程度の比較的小さな出力負荷容量を有する適
用の場合に、ＲＣ時定数制御信号伝搬遅延を使用して米
国特許出願第３５５，５０９号の回路の態様で動作する
ことが可能である。非常に大きな負荷容量ＣＬの場合、
例えばＰＭＯＳトランジスタ要素などのような出力電圧
検知スイッチング回路は、ターンオンし且つプルダウン
遅延抵抗要素のＲＣ時定数遅延をバイパスすることが可
能である。従って、非常に低いノイズの適用の場合及び
軽度に負荷がかかった条件の回路の場合、米国特許出願
第３５５，５０９号の元の回路構成が動作状態となる。 一方、大きな負荷容量電荷蓄積から発生する過剰な遅延
の場合、本発明の出力電圧検知及びスイッチング回路が
該元の回路をオーバーライドし、且つ一次プルダウント
ランジスタ要素の大きなシンク電流を開始させるべく動
作状態となる。
【００３１】本発明の回路構成は、異なった負荷適用条
件に対して最適化させることが可能である。従って、チ
ャンネル幅の比、即ちより一般的には、一次及び二次プ
ルダウントランジスタ要素の電流担持能力の比は、特定
の適用条件の予定された出力負荷容量ＣＬに従って調節
される。本発明の出力電圧検知及びスイッチング回路は
、プルダウン遅延抵抗要素と並列的に、一次プルダウン
トランジスタ要素を制御する出力論理ＯＲゲートを実効
的に提供している。出力端における電圧レベルが選択し
たスレッシュホールド電圧レベル降下して出力電圧検知
スイッチング回路をターンオンさせ、そのことが大きな
電流担持能力の一次プルダウントランジスタ要素をター
ンオンさせるか、又は、別個の並列プルダウン遅延抵抗
要素のＲＣ時定数遅延の後に、一次プルダウントランジ
スタ要素がターンオンする。
件に対して最適化させることが可能である。従って、チ
ャンネル幅の比、即ちより一般的には、一次及び二次プ
ルダウントランジスタ要素の電流担持能力の比は、特定
の適用条件の予定された出力負荷容量ＣＬに従って調節
される。本発明の出力電圧検知及びスイッチング回路は
、プルダウン遅延抵抗要素と並列的に、一次プルダウン
トランジスタ要素を制御する出力論理ＯＲゲートを実効
的に提供している。出力端における電圧レベルが選択し
たスレッシュホールド電圧レベル降下して出力電圧検知
スイッチング回路をターンオンさせ、そのことが大きな
電流担持能力の一次プルダウントランジスタ要素をター
ンオンさせるか、又は、別個の並列プルダウン遅延抵抗
要素のＲＣ時定数遅延の後に、一次プルダウントランジ
スタ要素がターンオンする。
【００３２】本発明に基づく同様の回路構成が、出力バ
ッファ回路の供給側に設けられている。比較的小さな電
流担持能力の二次プルアップトランジスタ要素が、その
一次電流経路第一及び第二端子リードを一次プルアップ
トランジスタ要素の電流経路第一及び第二端子リードと
並列的に結合している。第二出力電圧検知スイッチング
回路が、一次プルアップトランジスタ要素の導通状態を
制御するために、二次及び一次プルアップトランジスタ
要素の制御端子リード間に直列的に結合されている。
ッファ回路の供給側に設けられている。比較的小さな電
流担持能力の二次プルアップトランジスタ要素が、その
一次電流経路第一及び第二端子リードを一次プルアップ
トランジスタ要素の電流経路第一及び第二端子リードと
並列的に結合している。第二出力電圧検知スイッチング
回路が、一次プルアップトランジスタ要素の導通状態を
制御するために、二次及び一次プルアップトランジスタ
要素の制御端子リード間に直列的に結合されている。
【００３３】第二出力電圧検知スイッチング回路は、同
様に、出力電圧レベルに応答して、低電位より高い選択
したスレッシュホールド電圧レベルにおいて出力端にお
ける低から高電位への遷移期間中に一次プルアップトラ
ンジスタ要素をターンオンさせる。同様の好適なパラメ
ータ値構成が、本出力バッファ回路の電源側の第二出力
電圧検知スイッチング回路へ適用される。この第二出力
電圧検知スイッチング回路は、二次及び一次プルアップ
トランジスタ要素の制御端子リード間に結合されている
選択した抵抗値の第二の別体のプルアップ遅延抵抗要素
との並列的結合に適用することが可能である。
様に、出力電圧レベルに応答して、低電位より高い選択
したスレッシュホールド電圧レベルにおいて出力端にお
ける低から高電位への遷移期間中に一次プルアップトラ
ンジスタ要素をターンオンさせる。同様の好適なパラメ
ータ値構成が、本出力バッファ回路の電源側の第二出力
電圧検知スイッチング回路へ適用される。この第二出力
電圧検知スイッチング回路は、二次及び一次プルアップ
トランジスタ要素の制御端子リード間に結合されている
選択した抵抗値の第二の別体のプルアップ遅延抵抗要素
との並列的結合に適用することが可能である。
【００３４】出力端における高から低電位への遷移期間
中にプルアップトランジスタ要素を迅速にターンオフさ
せるために、第二回路バイパストランジスタ要素及び第
二回路バイパス制御回路は、第二出力電圧検知及びスイ
ッチング回路をバイパスする。
中にプルアップトランジスタ要素を迅速にターンオフさ
せるために、第二回路バイパストランジスタ要素及び第
二回路バイパス制御回路は、第二出力電圧検知及びスイ
ッチング回路をバイパスする。
【００３５】
【実施例】従来のＭＯＳトランジスタ出力バッファ１０
を図１に示してある。このタイプの複数個の出力バッフ
ァは、例えば、オクタルバッファラインドライバにおけ
る出力バッファとして組込むことが可能である。プルダ
ウントランジスタ要素が、比較的大きな電流担持能力の
ＮＭＯＳトランジスタＮ３によって与えられている。プ
ルアップトランジスタ要素は、比較的大きな電流担持能
力のＰＭＯＳトランジスタ要素Ｐ３によって与えられて
いる。出力バッファ１０は非反転型トライステート出力
装置であり、且つデータ信号は入力端ＶＩＮから出力端
ＶＯＵＴへ伝搬する。トライステート出力イネーブル及
びディスエーブル信号が、ＯＥ端子入力端へ印加される
。
を図１に示してある。このタイプの複数個の出力バッフ
ァは、例えば、オクタルバッファラインドライバにおけ
る出力バッファとして組込むことが可能である。プルダ
ウントランジスタ要素が、比較的大きな電流担持能力の
ＮＭＯＳトランジスタＮ３によって与えられている。プ
ルアップトランジスタ要素は、比較的大きな電流担持能
力のＰＭＯＳトランジスタ要素Ｐ３によって与えられて
いる。出力バッファ１０は非反転型トライステート出力
装置であり、且つデータ信号は入力端ＶＩＮから出力端
ＶＯＵＴへ伝搬する。トライステート出力イネーブル及
びディスエーブル信号が、ＯＥ端子入力端へ印加される
。
【００３６】入力端ＶＩＮにおけるデータ信号は、二つ
の反転用電流増幅器段１２，１４を介して通過し、次い
で同一の極性でＮＡＮＤゲート１５及びＮＯＲゲート１
６への入力として印加される。ＮＡＮＤゲート１５は、
プルアップトランジスタ要素Ｐ３を駆動する。ＮＯＲゲ
ート１６は、プルダウントランジスタ要素Ｎ３を駆動す
る。ゲート１５，１６の各々への第二入力は、ＯＥ端子
入力端から派生される。
の反転用電流増幅器段１２，１４を介して通過し、次い
で同一の極性でＮＡＮＤゲート１５及びＮＯＲゲート１
６への入力として印加される。ＮＡＮＤゲート１５は、
プルアップトランジスタ要素Ｐ３を駆動する。ＮＯＲゲ
ート１６は、プルダウントランジスタ要素Ｎ３を駆動す
る。ゲート１５，１６の各々への第二入力は、ＯＥ端子
入力端から派生される。
【００３７】出力イネーブル信号ＯＥが、トライステー
トＯＥ端子において反転した極性ＯＥで印加される。こ
のトライステート信号は、第一及び第二反転用電流増幅
器段１８，２０を介して通過し、且つ同一の極性で、Ｎ
ＯＲゲート１６の入力端へＯＥ信号として印加される。 このトライステート信号は、又、ＮＡＮＤゲート１５の
入力端へ印加される前に、第一及び第二電流増幅反転段
１８，２０及び第三インバータ段２２を介して通過する
。ＮＡＮＤゲート１５の入力端へ印加されるトライステ
ート信号は、ＯＥ信号とは反対の極性であり且つ出力イ
ネーブル信号ＯＥと同位相である。
トＯＥ端子において反転した極性ＯＥで印加される。こ
のトライステート信号は、第一及び第二反転用電流増幅
器段１８，２０を介して通過し、且つ同一の極性で、Ｎ
ＯＲゲート１６の入力端へＯＥ信号として印加される。 このトライステート信号は、又、ＮＡＮＤゲート１５の
入力端へ印加される前に、第一及び第二電流増幅反転段
１８，２０及び第三インバータ段２２を介して通過する
。ＮＡＮＤゲート１５の入力端へ印加されるトライステ
ート信号は、ＯＥ信号とは反対の極性であり且つ出力イ
ネーブル信号ＯＥと同位相である。
【００３８】図１の出力バッファ１０の論理ゲート構成
は、出力イネーブル信号ＯＥが高（ＯＥ低）である場合
の二状態動作期間中に入力端ＶＩＮにおけるデータ信号
と同位相で出力端ＶＯＵＴにおける高及び低電位の出力
データ信号を供給する。ＯＥ信号が高インピーダンス第
三状態期間中に低（ＯＥ高）であると、プルアップトラ
ンジスタ要素Ｐ３及びプルダウントランジスタ要素Ｎ３
の両方がディスエーブルされる。共通バス上のその他の
出力バッファに対しては出力ＶＯＵＴは高インピーダン
スとして表われる。
は、出力イネーブル信号ＯＥが高（ＯＥ低）である場合
の二状態動作期間中に入力端ＶＩＮにおけるデータ信号
と同位相で出力端ＶＯＵＴにおける高及び低電位の出力
データ信号を供給する。ＯＥ信号が高インピーダンス第
三状態期間中に低（ＯＥ高）であると、プルアップトラ
ンジスタ要素Ｐ３及びプルダウントランジスタ要素Ｎ３
の両方がディスエーブルされる。共通バス上のその他の
出力バッファに対しては出力ＶＯＵＴは高インピーダン
スとして表われる。
【００３９】本発明に基づく改良型出力バッファ回路４
０を図２に示してある。図１の出力バッファ回路１０に
おけるものと同一の機能を達成する集積回路要素及び構
成部品は、同一の参照番号又は参照符号で示してある。 図１は米国特許出願第３５５，５０９号からの複製であ
るので、ＰＭＯＳトランジスタ要素Ｐ３及びＮＭＯＳト
ランジスタ要素Ｎ３に対してそこで使用されるＭＯＳト
ランジスタ記号は図１に組込んである。図２乃至５に示
した本発明の回路においては、これらのＰＭＯＳ及びＮ
ＭＯＳトランジスタ要素に対する簡略化した記号が使用
されている。
０を図２に示してある。図１の出力バッファ回路１０に
おけるものと同一の機能を達成する集積回路要素及び構
成部品は、同一の参照番号又は参照符号で示してある。 図１は米国特許出願第３５５，５０９号からの複製であ
るので、ＰＭＯＳトランジスタ要素Ｐ３及びＮＭＯＳト
ランジスタ要素Ｎ３に対してそこで使用されるＭＯＳト
ランジスタ記号は図１に組込んである。図２乃至５に示
した本発明の回路においては、これらのＰＭＯＳ及びＮ
ＭＯＳトランジスタ要素に対する簡略化した記号が使用
されている。
【００４０】図１と共通な回路構成要素及び構成部品に
加えて、図２の改良型出力バッファ回路４０は、二次プ
ルアップトランジスタ要素Ｐ１及び二次プルダウントラ
ンジスタ要素Ｎ１を有している。二次プルダウントラン
ジスタ要素Ｎ１は、その電流経路第一及び第二端子リー
ドを、出力端ＶＯＵＴと接地との間において一次プルダ
ウントランジスタ要素Ｎ３の第一及び第二端子リードと
並列的に結合している。トランジスタ要素Ｎ１及びＮ３
のそれぞれの制御端子リードは、出力電圧検知プルダウ
ン制御スイッチトランジスタ要素Ｐ４の電流経路第一及
び第二端子リードと直列回路状態に結合されている。従
って、本出力バッファ回路のデータ経路を介して伝搬す
る入力端ＶＩＮにおけるデータ信号は、最初に、二次プ
ルダウントランジスタ要素Ｎ１と遭遇する。
加えて、図２の改良型出力バッファ回路４０は、二次プ
ルアップトランジスタ要素Ｐ１及び二次プルダウントラ
ンジスタ要素Ｎ１を有している。二次プルダウントラン
ジスタ要素Ｎ１は、その電流経路第一及び第二端子リー
ドを、出力端ＶＯＵＴと接地との間において一次プルダ
ウントランジスタ要素Ｎ３の第一及び第二端子リードと
並列的に結合している。トランジスタ要素Ｎ１及びＮ３
のそれぞれの制御端子リードは、出力電圧検知プルダウ
ン制御スイッチトランジスタ要素Ｐ４の電流経路第一及
び第二端子リードと直列回路状態に結合されている。従
って、本出力バッファ回路のデータ経路を介して伝搬す
る入力端ＶＩＮにおけるデータ信号は、最初に、二次プ
ルダウントランジスタ要素Ｎ１と遭遇する。
【００４１】出力端ＶＯＵＴにおける高から低電位への
遷移の場合、二次プルダウントランジスタ要素Ｎ１の制
御ゲートに高電位信号が表われ、Ｎ１をターンオンさせ
て、出力負荷容量を放電するための比較的小さなシンク
電流を開始させる。出力電圧検知トランジスタ要素Ｐ４
の制御ゲート端子リードは、出力端ＶＯＵＴにおける電
圧における降下を検知し且つ追従する。出力端における
電圧がＰ４ゲート及びソース端子を横断して印加されて
いるトランジスタ要素Ｐ４のターンオン電圧と等しい電
圧差だけ降下すると、トランジスタ要素Ｐ４がターンオ
ンする。出力電圧検知トランジスタ要素Ｐ４は、又、一
次プルダウンスイッチとして機能し、高電位レベル信号
を一次プルダウントランジスタ要素Ｎ３のゲートへ通過
させる。一次プルダウントランジスタ要素Ｎ３が導通し
、出力負荷容量の放電を完了する。従って、出力端から
の電流のシンク、即ち吸い込み、及び出力負荷容量の放
電は、それぞれのプルダウントランジスタ要素の「分割
型ターンオン」による二つのステップで実行される。
遷移の場合、二次プルダウントランジスタ要素Ｎ１の制
御ゲートに高電位信号が表われ、Ｎ１をターンオンさせ
て、出力負荷容量を放電するための比較的小さなシンク
電流を開始させる。出力電圧検知トランジスタ要素Ｐ４
の制御ゲート端子リードは、出力端ＶＯＵＴにおける電
圧における降下を検知し且つ追従する。出力端における
電圧がＰ４ゲート及びソース端子を横断して印加されて
いるトランジスタ要素Ｐ４のターンオン電圧と等しい電
圧差だけ降下すると、トランジスタ要素Ｐ４がターンオ
ンする。出力電圧検知トランジスタ要素Ｐ４は、又、一
次プルダウンスイッチとして機能し、高電位レベル信号
を一次プルダウントランジスタ要素Ｎ３のゲートへ通過
させる。一次プルダウントランジスタ要素Ｎ３が導通し
、出力負荷容量の放電を完了する。従って、出力端から
の電流のシンク、即ち吸い込み、及び出力負荷容量の放
電は、それぞれのプルダウントランジスタ要素の「分割
型ターンオン」による二つのステップで実行される。
【００４２】出力電圧検知及び一次プルダウン制御スイ
ッチトランジスタ要素Ｐ４によって与えられる第一出力
電圧検知回路の特徴の一つは、それが正フィードバック
回路として機能するということである。出力端における
電圧降下が大きければ大きいほど、Ｐ４はより導通状態
となり、一次プルダウントランジスタ要素Ｎ３を一層強
くターンオンさせ、その際にシンク電流を増加させ、且
つ出力電圧を更に降下させる。
ッチトランジスタ要素Ｐ４によって与えられる第一出力
電圧検知回路の特徴の一つは、それが正フィードバック
回路として機能するということである。出力端における
電圧降下が大きければ大きいほど、Ｐ４はより導通状態
となり、一次プルダウントランジスタ要素Ｎ３を一層強
くターンオンさせ、その際にシンク電流を増加させ、且
つ出力電圧を更に降下させる。
【００４３】同様に、出力バッファ回路の電源側におい
て、二次プルアップトランジスタ要素Ｐ１は、その電流
経路第一及び第二端子リードを、高電位電源Ｖｃｃ及び
出力端ＶＯＵＴの間において一次プルアップトランジス
タ要素Ｐ３の電流経路端子リードと並列的に結合させて
いる。二次及び一次プルアップトランジスタ要素Ｐ１及
びＰ３のそれぞれの制御端子リードは、出力電圧検知及
びプルアップ制御スイッチトランジスタ要素Ｎ４の電流
経路第一及び第二端子リードと直列的に結合されている
。従って、本出力バッファ回路のデータ経路を介して伝
搬する入力端ＶＩＮにおけるデータ信号は、最初に、二
次プルアップトランジスタ要素Ｐ１の制御ゲートと遭遇
する。
て、二次プルアップトランジスタ要素Ｐ１は、その電流
経路第一及び第二端子リードを、高電位電源Ｖｃｃ及び
出力端ＶＯＵＴの間において一次プルアップトランジス
タ要素Ｐ３の電流経路端子リードと並列的に結合させて
いる。二次及び一次プルアップトランジスタ要素Ｐ１及
びＰ３のそれぞれの制御端子リードは、出力電圧検知及
びプルアップ制御スイッチトランジスタ要素Ｎ４の電流
経路第一及び第二端子リードと直列的に結合されている
。従って、本出力バッファ回路のデータ経路を介して伝
搬する入力端ＶＩＮにおけるデータ信号は、最初に、二
次プルアップトランジスタ要素Ｐ１の制御ゲートと遭遇
する。
【００４４】出力端ＶＯＵＴにおける低から高電位への
遷移の場合、低電位信号が、二次プルアップトランジス
タ要素Ｐ１の制御ゲートへ到達する。トランジスタ要素
Ｐ１は、ターンオンして、比較的小さなソース電流を開
始させ、出力容量の充電を開始させる。出力電圧検知ト
ランジスタ要素Ｎ４の制御ゲート端子リードは、出力端
ＶＯＵＴへ結合されており、且つ該出力端における電圧
レベルにおける上昇を検知し且つ追従する。出力端ＶＯ
ＵＴにおける上昇中の電圧差がＮ４ゲート及びソース端
子を横断して印加されるトランジスタ要素Ｎ４のターン
オン電圧と等しいと、トランジスタ要素Ｎ４はターンオ
ンする。従って、出力電圧検知トランジスタ要素Ｎ４は
、一次プルアップ制御スイッチトランジスタ要素として
も機能し、低電位信号を一次プルアップトランジスタ要
素Ｐ３の制御ゲートへ通過させる。一次プルアップトラ
ンジスタ要素Ｐ３は導通状態となり、且つ比較的大きな
ソース電流で該出力容量の充電を完了し、出力電圧レベ
ルを高電位へプルアップする。出力端ＶＯＵＴへの電流
のソース（供給）及び出力容量の充電は、該出力プルア
ップトランジスタ要素の「分割型ターンオン」によって
二つのステップで実行される。出力電圧検知及び一次プ
ルアップ制御スイッチトランジスタ要素Ｎ４によって与
えられる第二出力電圧検知回路の特徴の一つは、それが
、正フィードバック回路として機能するということであ
る。
遷移の場合、低電位信号が、二次プルアップトランジス
タ要素Ｐ１の制御ゲートへ到達する。トランジスタ要素
Ｐ１は、ターンオンして、比較的小さなソース電流を開
始させ、出力容量の充電を開始させる。出力電圧検知ト
ランジスタ要素Ｎ４の制御ゲート端子リードは、出力端
ＶＯＵＴへ結合されており、且つ該出力端における電圧
レベルにおける上昇を検知し且つ追従する。出力端ＶＯ
ＵＴにおける上昇中の電圧差がＮ４ゲート及びソース端
子を横断して印加されるトランジスタ要素Ｎ４のターン
オン電圧と等しいと、トランジスタ要素Ｎ４はターンオ
ンする。従って、出力電圧検知トランジスタ要素Ｎ４は
、一次プルアップ制御スイッチトランジスタ要素として
も機能し、低電位信号を一次プルアップトランジスタ要
素Ｐ３の制御ゲートへ通過させる。一次プルアップトラ
ンジスタ要素Ｐ３は導通状態となり、且つ比較的大きな
ソース電流で該出力容量の充電を完了し、出力電圧レベ
ルを高電位へプルアップする。出力端ＶＯＵＴへの電流
のソース（供給）及び出力容量の充電は、該出力プルア
ップトランジスタ要素の「分割型ターンオン」によって
二つのステップで実行される。出力電圧検知及び一次プ
ルアップ制御スイッチトランジスタ要素Ｎ４によって与
えられる第二出力電圧検知回路の特徴の一つは、それが
、正フィードバック回路として機能するということであ
る。
【００４５】出力端における低から高電位への遷移期間
中に一次プルダウントランジスタ要素Ｎ３のターンオフ
を加速させるために、プルダウン遅延バイパストランジ
スタ要素Ｎ２が、一次プルダウントランジスタ要素Ｎ３
の制御ゲート端子リードと接地との間に結合されている
電流経路第一及び第二端子リードと共に結合されている
。第一バイパス制御回路は、第一バイパストランジスタ
要素Ｎ２のゲート端子リードを、二次プルダウントラン
ジスタ要素のゲート端子リードへ結合している。第一バ
イパス制御回路は、バイパストランジスタ要素Ｎ２の制
御又はゲート端子リードへ適切な極性の信号を印加する
ために反転用増幅器段４２を組込んでいる。その結果、
トランジスタ要素Ｐ４によって与えられている第一出力
電圧検知及びプルダウン制御スイッチ回路は、出力端に
おける低から高電位への遷移期間中一次プルダウントラ
ンジスタ要素Ｎ３の迅速なターンオフのために、バイパ
スされる。
中に一次プルダウントランジスタ要素Ｎ３のターンオフ
を加速させるために、プルダウン遅延バイパストランジ
スタ要素Ｎ２が、一次プルダウントランジスタ要素Ｎ３
の制御ゲート端子リードと接地との間に結合されている
電流経路第一及び第二端子リードと共に結合されている
。第一バイパス制御回路は、第一バイパストランジスタ
要素Ｎ２のゲート端子リードを、二次プルダウントラン
ジスタ要素のゲート端子リードへ結合している。第一バ
イパス制御回路は、バイパストランジスタ要素Ｎ２の制
御又はゲート端子リードへ適切な極性の信号を印加する
ために反転用増幅器段４２を組込んでいる。その結果、
トランジスタ要素Ｐ４によって与えられている第一出力
電圧検知及びプルダウン制御スイッチ回路は、出力端に
おける低から高電位への遷移期間中一次プルダウントラ
ンジスタ要素Ｎ３の迅速なターンオフのために、バイパ
スされる。
【００４６】同様に、出力端における高から低電位への
遷移期間中に一次プルアップトランジスタ要素Ｐ３のタ
ーンオフを加速させるために、第二バイパストランジス
タ要素Ｐ２が、一次プルアップトランジスタ要素Ｐ３の
制御ゲート端子リードと高電位電源Ｖｃｃとの間に結合
されている電流経路第一及び第二端子リードと共に結合
されている。反転用増幅器段４４を組込んだ第二バイパ
ス制御回路が、第二バイパストランジスタ要素Ｐ２の制
御ゲート端子リードを二次プルアップトランジスタ要素
Ｐ１の制御ゲート端子リードへ結合している。この第二
バイパス回路は、出力端における高から低電位への遷移
期間中に、一次プルアップトランジスタ要素Ｐ３を迅速
にターンオフさせるために、トランジスタ要素Ｎ４によ
って与えられる第二出力電圧検知及びプルアップ制御ス
イッチ回路をバイパスする。
遷移期間中に一次プルアップトランジスタ要素Ｐ３のタ
ーンオフを加速させるために、第二バイパストランジス
タ要素Ｐ２が、一次プルアップトランジスタ要素Ｐ３の
制御ゲート端子リードと高電位電源Ｖｃｃとの間に結合
されている電流経路第一及び第二端子リードと共に結合
されている。反転用増幅器段４４を組込んだ第二バイパ
ス制御回路が、第二バイパストランジスタ要素Ｐ２の制
御ゲート端子リードを二次プルアップトランジスタ要素
Ｐ１の制御ゲート端子リードへ結合している。この第二
バイパス回路は、出力端における高から低電位への遷移
期間中に、一次プルアップトランジスタ要素Ｐ３を迅速
にターンオフさせるために、トランジスタ要素Ｎ４によ
って与えられる第二出力電圧検知及びプルアップ制御ス
イッチ回路をバイパスする。
【００４７】図２の出力バッファ回路は非反転用バッフ
ァである。例えば、出力端ＶＩＮにおいて表われる高電
位データ信号は、出力端ＶＯＵＴにおいて高電位データ
信号となる。本発明回路は、更に、図３に示した如く、
別の非反転用出力バッファにおいて示してある。出力電
圧検知及びプルアップ及びプルダウン制御スイッチ回路
の同一の動作構成要素は、同一の参照番号及び参照符号
で示してある。しかしながら、図３の出力バッファ回路
のデータ経路は、図２の逐次的反転増幅器及びプレドラ
イバ段ではなく、簡単化した増幅入力段５０，５２を組
込んでいる。
ァである。例えば、出力端ＶＩＮにおいて表われる高電
位データ信号は、出力端ＶＯＵＴにおいて高電位データ
信号となる。本発明回路は、更に、図３に示した如く、
別の非反転用出力バッファにおいて示してある。出力電
圧検知及びプルアップ及びプルダウン制御スイッチ回路
の同一の動作構成要素は、同一の参照番号及び参照符号
で示してある。しかしながら、図３の出力バッファ回路
のデータ経路は、図２の逐次的反転増幅器及びプレドラ
イバ段ではなく、簡単化した増幅入力段５０，５２を組
込んでいる。
【００４８】出力バッファ回路の接地側に対する出力電
圧検知及びプルダウン制御スイッチ回路における変形例
を、図４の部分的回路に示してある。図２及び３の単一
電圧検知及びスイッチトランジスタ要素Ｐ４は、トラン
ジスタ要素Ｎ５及びＰ５によって与えられる出力電圧検
知反転用増幅器段及び一次プルダウントランジスタ要素
Ｎ３の制御ゲート端子経路内の活性制御スイッチトラン
ジスタ要素Ｎ６によって置換されている。図４に示した
如く、二次プルダウントランジスタ要素Ｎ１が導通状態
であると、センスアンプＮ５，Ｐ５が、出力端ＶＯＵＴ
における電圧降下を検知すると共に追従し、且つプルダ
ウン制御スイッチトランジスタ要素Ｎ６の制御ゲートに
おいて反転し且つ増幅した信号を供給する。出力端ＶＯ
ＵＴにおける電圧レベルが高電位Ｖｃｃより低い所望の
スレッシュホールド電圧差レベル降下すると、プルダウ
ン制御スイッチトランジスタ要素Ｎ６が導通状態となり
、高電位信号を一次プルダウントランジスタ要素Ｎ３の
制御ゲートへ通過させる。一次プルダウントランジスタ
要素Ｎ３が導通状態となり且つ比較的大きなシンク電流
で出力端の放電及びプルダウンを完了する。本出力バッ
ファ回路の供給側に同様の構成を設けることが可能であ
り、その場合には、センス増幅器段において、トランジ
スタ要素Ｎ５，Ｐ５の位置を逆にするか又は反転させ、
且つプルダウン制御スイッチトランジスタ要素Ｎ６をＰ
ＭＯＳプルアップ制御スイッチトランジスタ要素Ｐ６で
置換する。出力電圧検知及びプルアップ及びプルダウン
制御スイッチングに対するその他の回路構成を設けるこ
とも可能である。出力バッファの接地側に対する別の出
力電圧検知及びプルダウン制御スイッチ回路を図５の部
分回路に示してある。この実施例においては、出力電圧
検知及びプルダウンスイッチ回路は、図２及び３の実施
例における如く、ＰＭＯＳトランジスタ要素Ｐ４によっ
て与えられている。しかしながら、例えば米国特許出願
第３５５，５０９号に記載されているタイプのプルダウ
ン遅延抵抗要素Ｒ１が、二次及び一次プルダウントラン
ジスタ要素Ｎ１及びＮ３の制御ゲート端子リード間にお
いて出力電圧検知及びプルダウン制御スイッチ回路と並
列的に結合されている。該出力電圧検知及びプルダウン
制御スイッチトランジスタ要素Ｐ４及び並列プルダウン
遅延抵抗要素Ｒ１は、実効的に、出力端におけるスイッ
チング事象を処理し且つ一次プルダウントランジスタ要
素Ｎ３の導通状態を制御するための論理的ＯＲを与えて
いる。
圧検知及びプルダウン制御スイッチ回路における変形例
を、図４の部分的回路に示してある。図２及び３の単一
電圧検知及びスイッチトランジスタ要素Ｐ４は、トラン
ジスタ要素Ｎ５及びＰ５によって与えられる出力電圧検
知反転用増幅器段及び一次プルダウントランジスタ要素
Ｎ３の制御ゲート端子経路内の活性制御スイッチトラン
ジスタ要素Ｎ６によって置換されている。図４に示した
如く、二次プルダウントランジスタ要素Ｎ１が導通状態
であると、センスアンプＮ５，Ｐ５が、出力端ＶＯＵＴ
における電圧降下を検知すると共に追従し、且つプルダ
ウン制御スイッチトランジスタ要素Ｎ６の制御ゲートに
おいて反転し且つ増幅した信号を供給する。出力端ＶＯ
ＵＴにおける電圧レベルが高電位Ｖｃｃより低い所望の
スレッシュホールド電圧差レベル降下すると、プルダウ
ン制御スイッチトランジスタ要素Ｎ６が導通状態となり
、高電位信号を一次プルダウントランジスタ要素Ｎ３の
制御ゲートへ通過させる。一次プルダウントランジスタ
要素Ｎ３が導通状態となり且つ比較的大きなシンク電流
で出力端の放電及びプルダウンを完了する。本出力バッ
ファ回路の供給側に同様の構成を設けることが可能であ
り、その場合には、センス増幅器段において、トランジ
スタ要素Ｎ５，Ｐ５の位置を逆にするか又は反転させ、
且つプルダウン制御スイッチトランジスタ要素Ｎ６をＰ
ＭＯＳプルアップ制御スイッチトランジスタ要素Ｐ６で
置換する。出力電圧検知及びプルアップ及びプルダウン
制御スイッチングに対するその他の回路構成を設けるこ
とも可能である。出力バッファの接地側に対する別の出
力電圧検知及びプルダウン制御スイッチ回路を図５の部
分回路に示してある。この実施例においては、出力電圧
検知及びプルダウンスイッチ回路は、図２及び３の実施
例における如く、ＰＭＯＳトランジスタ要素Ｐ４によっ
て与えられている。しかしながら、例えば米国特許出願
第３５５，５０９号に記載されているタイプのプルダウ
ン遅延抵抗要素Ｒ１が、二次及び一次プルダウントラン
ジスタ要素Ｎ１及びＮ３の制御ゲート端子リード間にお
いて出力電圧検知及びプルダウン制御スイッチ回路と並
列的に結合されている。該出力電圧検知及びプルダウン
制御スイッチトランジスタ要素Ｐ４及び並列プルダウン
遅延抵抗要素Ｒ１は、実効的に、出力端におけるスイッ
チング事象を処理し且つ一次プルダウントランジスタ要
素Ｎ３の導通状態を制御するための論理的ＯＲを与えて
いる。
【００４９】比較的小さな出力負荷容量ＣＬを有するあ
る適用場面においては、二次プルダウントランジスタ要
素Ｎ１が、小さなシンク電流及びシンク電流の第一段乃
至はステップ及びプルダウントランジスタ要素の分割型
ターンオンの第一段乃至はステップを開始させる。一次
プルダウントランジスタ要素Ｎ３のチャンネル容量及び
プルダウン遅延抵抗要素Ｒ１のＲＣ回路網によって介在
されるＲＣ時定数遅延の後、高電位信号が、二次トラン
ジスタ要素Ｎ１の制御ゲートからトランジスタ要素Ｎ３
のゲートへ通過する。一次プルダウントランジスタ要素
Ｎ３は、プルダウントランジスタ要素の分割型ターンオ
ン及び出力端における分割型プルダウンの２番目の段階
乃至はステップを、比較的大きなシンク電流で完了する
。
る適用場面においては、二次プルダウントランジスタ要
素Ｎ１が、小さなシンク電流及びシンク電流の第一段乃
至はステップ及びプルダウントランジスタ要素の分割型
ターンオンの第一段乃至はステップを開始させる。一次
プルダウントランジスタ要素Ｎ３のチャンネル容量及び
プルダウン遅延抵抗要素Ｒ１のＲＣ回路網によって介在
されるＲＣ時定数遅延の後、高電位信号が、二次トラン
ジスタ要素Ｎ１の制御ゲートからトランジスタ要素Ｎ３
のゲートへ通過する。一次プルダウントランジスタ要素
Ｎ３は、プルダウントランジスタ要素の分割型ターンオ
ン及び出力端における分割型プルダウンの２番目の段階
乃至はステップを、比較的大きなシンク電流で完了する
。
【００５０】比較的大きな出力負荷回路適用場面及び比
較的大きな出力負荷容量ＣＬの場合には、出力電圧検知
トランジスタ要素Ｐ４が出力端ＶＯＵＴにおける電圧降
下を検知し且つ追従する。出力電圧ＶＯＵＴがトランジ
スタ要素Ｐ４のターンオン電圧に等しい電圧差だけ高電
位Ｖｃｃより低く降下すると、トランジスタ要素Ｐ４を
介してのプルダウンスイッチ回路の並列分岐が、導通状
態となり、且つＲＣ回路網及びＲＣ時定数遅延をバイパ
スする。一次プルダウントランジスタ要素Ｎ３は迅速に
ターンオンして、比較的大きなシンク電流により大きな
出力負荷容量の放電を完了させる。
較的大きな出力負荷容量ＣＬの場合には、出力電圧検知
トランジスタ要素Ｐ４が出力端ＶＯＵＴにおける電圧降
下を検知し且つ追従する。出力電圧ＶＯＵＴがトランジ
スタ要素Ｐ４のターンオン電圧に等しい電圧差だけ高電
位Ｖｃｃより低く降下すると、トランジスタ要素Ｐ４を
介してのプルダウンスイッチ回路の並列分岐が、導通状
態となり、且つＲＣ回路網及びＲＣ時定数遅延をバイパ
スする。一次プルダウントランジスタ要素Ｎ３は迅速に
ターンオンして、比較的大きなシンク電流により大きな
出力負荷容量の放電を完了させる。
【００５１】図２及び３の出力バッファ回路に対する構
成要素に対する具体的な例の値を表１に示してある。 尚、表１の右側の欄は左側の欄に記載したＰＭＯＳ及び
ＮＭＯＳトランジスタ要素のそれぞれの例示的なチャン
ネル幅を与えている。
成要素に対する具体的な例の値を表１に示してある。 尚、表１の右側の欄は左側の欄に記載したＰＭＯＳ及び
ＮＭＯＳトランジスタ要素のそれぞれの例示的なチャン
ネル幅を与えている。
【００５２】
【表１】
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
【図１】 従来のＭＯＳ出力バッファの概略回路図。
【図２】 スイッチング誘起ノイズを減少させるため
に本発明に基づく出力電圧検知機構を有する出力バッフ
ァ回路の概略回路図。
に本発明に基づく出力電圧検知機構を有する出力バッフ
ァ回路の概略回路図。
【図３】 本発明に基づく出力電圧検知機構を有する
出力バッファ回路の更に詳細な概略回路図。
出力バッファ回路の更に詳細な概略回路図。
【図４】 センスアンプ段乃至は反転用増幅器段を使
用する別の出力電圧検知及びスイッチング回路の詳細な
部分概略回路図。
用する別の出力電圧検知及びスイッチング回路の詳細な
部分概略回路図。
【図５】 プルダウン遅延抵抗要素との並列結合状態
における別の出力電圧検知スイッチング回路の詳細な部
分的概略回路図。
における別の出力電圧検知スイッチング回路の詳細な部
分的概略回路図。
４０ 出力バッファ
Claims (25)
- 【請求項１】 高速集積回路装置におけるスイッチン
グ誘起ノイズを減少させる出力バッファにおいて、高及
び低電位のデータ信号を受取るための入力端が設けられ
ており、本出力バッファを介して伝搬されるデータ信号
を供給する出力端が設けられており、前記出力端から接
地への比較的大きな放電電流をシンクさせるために前記
出力端に動作結合して比較的大きな電流担持能力の一次
プルダウントランジスタ要素が設けられており、電源か
ら前記出力端へ比較的大きな充電電流をソースするため
に前記出力端に動作結合して比較的大きな電流担持能力
の一次プルアップトランジスタ要素が設けられており、
各トランジスタ要素は第一及び第二端子リード間のソー
ス又はシンク用電流経路及び前記電流経路の導通状態を
制御するための第三制御端子リードによって特性付けら
れており、前記一次プルダウントランジスタ要素の電流
経路第一及び第二端子リードと並列的に結合された電流
経路第一及び第二端子リードを具備する比較的小さな電
流担持能力の二次プルダウントランジスタ要素が設けら
れており、且つ前記一次プルダウントランジスタ要素の
導通状態を制御するために前記一次及び二次プルダウン
トランジスタ要素の制御端子リード間に直列的に結合さ
れた第一出力電圧検知スイッチング回路が設けられてお
り、前記二次プルダウントランジスタ要素制御端子リー
ドは、前記第一出力電圧検知スイッチング回路による前
記一次プルダウントランジスタ要素の比較的大きな放電
電流のターンオンの前に前記一次プルダウントランジス
タ要素制御端子リードが前記出力端から比較的小さな放
電電流を開始させる前に本出力バッファを介して伝搬す
る信号を受取るべく本出力バッファ内において結合され
ており、前記第一出力電圧検知スイッチング回路は、出
力電圧レベルに応答して、前記高電位よりも低い選択し
た第一スレッシュホールド電圧レベルにおいて前記出力
端における高から低電位への遷移期間中に前記一次プル
ダウントランジスタ要素をターンオンさせることを特徴
とする出力バッファ。 - 【請求項２】 請求項１において、前記第一出力電圧
検知スイッチング回路が、前記二次及び一次プルダウン
トランジスタ要素の制御端子リード間に直列的に結合さ
れた電流経路第一及び第二端子リードを具備する第一出
力電圧検知スイッチトランジスタ要素を有しており、前
記第一出力電圧検知スイッチトランジスタ要素の制御端
子リードが前記出力端における電圧レベルを検知するた
めに動作結合されていることを特徴とする出力バッファ
。 - 【請求項３】 請求項１において、前記一次及び二次
プルダウントランジスタ要素が、ＭＯＳトランジスタ要
素を有しており、且つ前記一次及び二次プルダウントラ
ンジスタ要素のチャンネル幅の比、従って電流担持能力
の比は、少なくとも約４／１であることを特徴とする出
力バッファ。 - 【請求項４】 請求項３において、前記一次及び二次
プルダウントランジスタ要素のチャンネル幅の比、従っ
て電流担持能力の比は、約４／１乃至７／１の範囲内で
あることを特徴とする出力バッファ。 - 【請求項５】 請求項２において、前記トランジスタ
要素がＭＯＳトランジスタ要素を有しており、前記一次
及び二次プルダウントランジスタ要素がＮＭＯＳトラン
ジスタ要素を有しており、且つ前記出力電圧検知スイッ
チング回路が、前記二次及び一次プルダウントランジス
タ要素の制御端子リード間に直列的に結合されている第
一及び第二端子リードを具備すると共に出力電圧レベル
を検知するために前記出力端へ結合された第三制御端子
リードを具備するＰＭＯＳトランジスタ要素を有するこ
とを特徴とする出力バッファ。 - 【請求項６】 請求項１において、更に、前記一次及
び二次プルダウントランジスタ要素の制御端子リード間
に直列的に且つ前記第一出力電圧検知スイッチング回路
と並列的に動作結合されており選択した抵抗値の別のプ
ルダウン遅延抵抗要素が設けられていることを特徴とす
る出力バッファ。 - 【請求項７】 請求項６において、前記プルダウン遅
延要素がＰ＋拡散抵抗要素を有することを特徴とする出
力バッファ。 - 【請求項８】 請求項１において、前記一次及び二次
プルダウントランジスタ要素の電流担持能力の比及び前
記第一スレッシュホールド電圧レベルの値は、前記二次
プルダウントランジスタ要素のターンオンによって発生
される電位における第一正接地上昇（第一接地バウンス
）及び前記一次プルダウントランジスタ要素のターンオ
ンによって発生される電圧における第二正接地上昇（第
二接地バウンス）が実質的に等しいものであるように選
択されていることを特徴とする出力バッファ。 - 【請求項９】 請求項２において、前記第一出力電圧
検知スイッチング回路が、前記出力端と前記第一出力電
圧検知スイッチトランジスタ要素の制御端子リードとの
間に結合された増幅器段を有することを特徴とする出力
バッファ。 - 【請求項１０】 請求項１において、更に、前記一次
プルアップトランジスタ要素の電流経路第一及び第二端
子リードと並列的に結合した電流経路第一及び第二端子
リードを具備する比較的小さな電流担持能力の二次プル
アップトランジスタ要素が設けられており、且つ前記二
次及び一次プルアップトランジスタ要素の制御端子リー
ド間に直列的に結合した第二出力電圧検知スイッチング
回路が設けられており、前記二次プルアップトランジス
タ要素制御端子リードは、前記第二出力電圧検知スイッ
チング回路による前記一次プルアップトランジスタ要素
の比較的大きな充電電流のターンオンの前に前記一次プ
ルアップトランジスタ要素制御端子リードが電源から前
記出力端へ比較的小さな充電電流を開始させる前に本出
力バッファを介して伝搬する信号を受取るべく本出力バ
ッファにおいて結合されており、前記第二出力電圧検知
スイッチング回路は、出力電圧レベルに応答して、前記
低電位より高い選択した第二スレッシュホールド電圧レ
ベルにおいて前記出力端における低から高電位への遷移
期間中に前記一次プルアップトランジスタ要素をターン
オンさせることを特徴とする出力バッファ。 - 【請求項１１】 請求項１０において、前記第二出力
電圧検知スイッチング回路が、前記二次及び一次プルア
ップトランジスタ要素の制御端子リード間に直列的に結
合された電流経路第一及び第二端子リードを具備する第
二出力電圧検知スイッチトランジスタ要素を有しており
、前記第二出力電圧検知スイッチトランジスタ要素の制
御端子リードが前記出力端における電圧レベルを検知す
るために動作結合されていることを特徴とする出力バッ
ファ。 - 【請求項１２】 請求項１０において、前記一次及び
二次プルアップトランジスタ要素がＭＯＳトランジスタ
要素であり、且つ前記一次及び二次プルアップトランジ
スタ要素のチャンネル幅の比、従って電流担持能力の比
は、少なくとも約４／１であることを特徴とする出力バ
ッファ。 - 【請求項１３】 請求項１１において、前記一次及び
二次プルアップトランジスタ要素のチャンネル幅、従っ
て電流担持能力の比は約４／１乃至７／１の範囲内であ
ることを特徴とする出力バッファ。 - 【請求項１４】 請求項１０において、更に、前記二
次及び一次プルアップトランジスタ要素の制御端子リー
ド間に直列的に且つ前記第二出力電圧検知スイッチング
回路と並列的に動作結合されており選択した抵抗値を有
する別のプルアップ遅延抵抗要素が設けられていること
を特徴とする出力バッファ。 - 【請求項１５】 請求項１４において、前記別のプル
アップ遅延要素がＰ＋拡散抵抗要素であることを特徴と
する出力バッファ。 - 【請求項１６】 請求項１１において、前記トランジ
スタ要素がＭＯＳトランジスタ要素を有しており、前記
一次及び二次プルアップトランジスタ要素がＰＭＯＳト
ランジスタ要素を有しており、且つ前記第二出力電圧検
知スイッチング回路が、前記二次及び一次プルアップト
ランジスタ要素の制御端子リード間に直列的に結合され
た第一及び第二端子リードを具備しており且つ出力電圧
レベルを検知するために前記出力端へ結合した第三制御
端子リードを具備するＮＭＯＳトランジスタ要素を有す
ることを特徴とする出力バッファ。 - 【請求項１７】 請求項１０において、前記一次及び
二次プルアップトランジスタ要素の電流担持能力の比及
び前記第二スレッシュホールド電圧レベルの値は、前記
第二プルアップトランジスタ要素のターンオンによって
発生される電位における第一負電力ドループ（第一Ｖｃ
ｃドループ）及び前記一次プルアップトランジスタ要素
のターンオンによって発生される電位における第二負電
力ドループ（第二Ｖｃｃドループ）が実質的に同一であ
るように選択されていることを特徴とする出力バッファ
。 - 【請求項１８】 請求項１において、更に、前記一次
プルダウントランジスタ要素の制御端子リードと接地と
の間に結合した電流経路第一及び第二端子リードを具備
するプルダウン第一バイパストランジスタ要素が設けら
れており、且つ前記出力端における低から高電位への遷
移期間中に前記一次プルダウントランジスタ要素を迅速
にターンオフさせるために前記第一バイパストランジス
タ要素の制御端子リードを前記二次プルダウントランジ
スタ要素の制御端子リードへ動作結合させるプルダウン
バイパス制御回路が設けられていることを特徴とする出
力バッファ。 - 【請求項１９】 請求項１０において、更に、前記一
次プルアップトランジスタ要素の制御端子リードと高電
位電源との間に結合されている電流経路第一及び第二端
子リードを具備するプルアップ第二バイパストランジス
タ要素が設けられており、且つ前記出力端における高か
ら低電位への遷移期間中に前記一次プルアップトランジ
スタ要素を迅速にターンオフさせるために前記第二バイ
パストランジスタ要素の制御端子リードを前記二次プル
アップトランジスタ要素の制御端子リードへ動作結合さ
せるプルアップバイパス制御回路が設けられていること
を特徴とする出力バッファ。 - 【請求項２０】 高速集積回路装置におけるスイッチ
ング誘起ノイズを減少させる出力バッファにおいて、高
及び低電位のデータ信号を受取るための入力端が設けら
れており、本出力バッファを介して伝搬されるデータ信
号を供給する出力端が設けられており、前記出力端から
接地へ比較的大きな放電電流をシンクするために前記出
力端に動作結合させた比較的大きな電流担持能力の一次
プルダウントランジスタ要素が設けられており、電源か
ら前記出力端へ比較的大きな充電電流をソースさせるた
めに前記出力端において動作結合させた比較的大きな電
流担持能力の一次プルアップトランジスタ要素が設けら
れており、各トランジスタ要素は第一及び第二端子リー
ド間のソース用又はシンク用電流経路及び前記電流を制
御するための第三制御端子リードによって特性付けられ
ており、前記一次プルダウントランジスタ要素の電流経
路第一及び第二端子リードと並列的に結合された電流経
路第一及び第二端子リードを具備する比較的小さな電流
担持能力の二次プルダウントランジスタ要素が設けられ
ており、前記一次プルダウントランジスタ要素の導通状
態を制御するために前記二次及び一次プルダウントラン
ジスタ要素の制御端子リード間に直列的に動作結合され
た第一出力電圧検知スイッチング回路が設けられており
、前記二次プルダウントランジスタ要素制御端子リード
は、前記第一出力電圧検知スイッチング回路による前記
一次プルダウントランジスタ要素の比較的大きな放電電
流のターンオンの前に前記一次プルダウントランジスタ
要素制御端子リードが比較的小さな放電電流を前記出力
端から開始させる前に本出力バッファを介して伝搬する
信号を受取るべく本出力バッファ内に結合されており、
前記第一出力電圧検知スイッチング回路は、出力電圧レ
ベルに応答して、前記高電位より低い選択した第一スレ
ッシュホールド電圧レベルにおいて前記出力端における
高から低電位への遷移期間中に前記二次プルダウントラ
ンジスタ要素の後に前記一次プルダウントランジスタ要
素をターンオフさせ、前記二次及び一次プルダウントラ
ンジスタ要素の制御端子リード間に直列的に且つ前記出
力電圧検知スイッチング回路と並列的に動作結合されて
おり選択した抵抗値の別のプルダウン遅延抵抗要素が設
けられており、前記一次及び二次プルダウントランジス
タ要素の電流担持能力の比、前記プルダウン遅延抵抗要
素の抵抗値及び前記第一スレッシュホールド電圧レベル
の値は、前記二次プルダウントランジスタ要素のターン
オンによって発生される電位における第一の正接地上昇
（第一接地バウンス）及び前記一次プルダウントランジ
スタ要素のターンオンによって発生される電位における
第二の正接地上昇（第二接地バウンス）が実質的に同一
であるように選択されていることを特徴とする出力バッ
ファ。 - 【請求項２１】 請求項２０において、前記トランジ
スタ要素がＭＯＳトランジスタ要素を有しており、前記
一次及び二次プルダウントランジスタ要素がＮＭＯＳト
ランジスタ要素を有しており、且つ前記第一出力電圧ス
イッチング回路が、前記二次及び一次プルダウントラン
ジスタ要素の制御端子リード間に直列的に結合された第
一及び第二端子リードを具備すると共に出力電圧レベル
を検知するために前記出力端へ結合された第三制御端子
リードを具備するＰＭＯＳトランジスタ要素を有するこ
とを特徴とする出力バッファ。 - 【請求項２２】 高速集積回路装置におけるスイッチ
ング誘起ノイズを減少させる出力バッファにおいて、高
及び低電位のデータ信号を受取るための入力端が設けら
れており、本出力バッファを介して伝搬されたデータ信
号を供給する出力端が設けられており、前記出力端から
接地へ比較的大きな放電電流をシンクするために前記出
力端において動作結合された比較的大きな電流担持能力
の一次プルダウントランジスタ要素が設けられており、
電源から前記出力端へ比較的大きな充電電流をソースす
るために前記出力端において動作結合された比較的大き
な電流担持能力の一次プルアップトランジスタ要素が設
けられており、各トランジスタ要素は第一及び第二端子
リード間のソース用又はシンク用電流経路と前記電流を
制御するための第三制御端子リードとによって特性付け
られており、前記一次プルアップトランジスタ要素の電
流経路第一及び第二端子リードと並列的に結合された一
次電流経路第一及び第二端子リードを具備する比較的小
さな電流担持能力の二次プルアップトランジスタ要素が
設けられており、前記一次プルアップトランジスタ要素
の導通状態を制御するために前記二次及び一次プルアッ
プトランジスタ要素の制御端子リード間に直列的に動作
結合された第二出力電圧検知スイッチング回路が設けら
れており、前記二次プルアップトランジスタ要素制御端
子リードは、前記第二出力電圧検知スイッチング回路に
よる前記一次プルアップトランジスタ要素の比較的大き
な充電電流のターンオンの前に電源から前記出力端への
比較的小さな充電電流を前記一次プルアップトランジス
タ要素制御端子リードが開始させる前に本出力バッファ
を介して伝搬する信号を受取るべく本出力バッファ内に
結合されており、前記第二出力電圧検知スイッチング回
路は、出力電圧レベルに応答して、前記低電位より高い
選択した第二スレッシュホールド電圧レベルにおいて前
記出力端における低から高電位への遷移期間中に前記二
次プルアップトランジスタ要素の後に前記一次プルアッ
プトランジスタ要素をターンオフさせ、前記二次及び一
次プルダウントランジスタ要素の制御端子リード間にお
いて直列的に及び前記出力電圧検知スイッチング回路と
並列的に動作結合されており選択した抵抗値の別のプル
ダウン遅延抵抗要素が設けられており、前記一次及び二
次プルアップトランジスタ要素の電流担持能力の比と、
前記プルダウン遅延抵抗要素の抵抗値と、前記第二スレ
ッシュホールド電圧レベルの値とが、前記二次プルアッ
プトランジスタ要素のターンオンにより発生される電位
における第一の負電力ドループ（第一Ｖｃｃドループ）
及び前記一次プルアップトランジスタ要素のターンオン
により発生される電位における第二の負電力ドループ（
第二Ｖｃｃドループ）が実質的に同一であるように選択
されていることを特徴とする出力バッファ。 - 【請求項２３】 請求項２２において、前記トランジ
スタ要素がＭＯＳトランジスタ要素を有しており、前記
一次及び二次プルアップトランジスタ要素がＰＭＯＳト
ランジスタ要素を有しており、且つ前記第二出力電圧検
知スイッチング回路が、前記二次及び一次プルアップト
ランジスタ要素の制御端子リード間に直列的に結合され
た電流経路第一及び第二端子リードを具備すると共に前
記出力端における電圧レベルを検知するために前記出力
端へ結合した第三制御端子リードを具備するＮＭＯＳト
ランジスタ要素を有していることを特徴とする出力バッ
ファ。 - 【請求項２４】 高速集積回路装置におけるスイッチ
ング誘起ノイズを減少させる出力バッファにおいて、高
及び低電位のデータ信号を受取るための入力端が設けら
れており、本出力バッファを介して伝搬されたデータ信
号を供給するための出力端が設けられており、前記出力
端から接地への比較的大きな放電電流をシンクし且つ電
源から前記出力端へ比較的大きな充電電流をソースする
ために前記出力端に動作結合させた比較的大きな電流担
持能力の一次出力トランジスタ要素が設けられており、
各トランジスタ要素は、第一及び第二端子リード間のソ
ース用又はシンク用電流経路及び前記電流経路の導通状
態を制御するための第三制御端子リードによって特性付
けられており、それぞれの一次出力トランジスタ要素の
電流経路第一及び第二端子リードと並列的に結合した電
流経路第一及び第二端子リードを具備する少なくとも１
個の比較的小さな電流担持能力の二次出力トランジスタ
要素が設けられており、前記一次出力トランジスタ要素
の導通状態を制御するためにそれぞれの二次及び一次出
力トランジスタ要素の制御端子リード間に直列的に結合
した第一出力電圧検知スイッチング回路が設けられてお
り、前記二次出力トランジスタ要素制御端子リードは、
前記第一出力電圧検知スイッチング回路による前記一次
出力トランジスタ要素の比較的大きなシンク用又はソー
ス用電流のターンオンの前に前記出力端における比較的
小さなシンク用又はソース用電流を前記一次出力トラン
ジスタ要素制御端子リードが開始させる前に本出力バッ
ファを介して伝搬する信号を受取るべく本出力バッファ
内に結合されており、前記第一出力電圧検知スイッチン
グ回路は、出力電圧レベルに応答して、選択した第一ス
レッシュホールド電圧差において前記出力端における遷
移期間中に前記一次出力トランジスタ要素をターンオン
させることを特徴とする出力バッファ。 - 【請求項２５】 請求項２４において、前記一次及び
二次出力トランジスタ要素の電流担持能力の比及び前記
第一スレッシュホールド電圧レベルの値は、前記二次出
力トランジスタ要素のターンオンにより発生される第一
ノイズピーク及びそれぞれの一次出力トランジスタ要素
のターンオンにより発生される第二ノイズピークが実質
的に同一であるように選択されていることを特徴とする
出力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/483,931 US5036222A (en) | 1990-02-22 | 1990-02-22 | Output buffer circuit with output voltage sensing for reducing switching induced noise |
| US483931 | 1990-02-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04227321A true JPH04227321A (ja) | 1992-08-17 |
Family
ID=23922077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112669A Pending JPH04227321A (ja) | 1990-02-22 | 1991-02-22 | スイッチング誘起ノイズを減少させるための出力電圧検知を行なう出力バッファ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5036222A (ja) |
| EP (1) | EP0443435B1 (ja) |
| JP (1) | JPH04227321A (ja) |
| KR (1) | KR920000176A (ja) |
| DE (1) | DE69114027T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017135589A (ja) * | 2016-01-28 | 2017-08-03 | 国立大学法人 東京大学 | ゲート駆動装置 |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3024774B2 (ja) * | 1990-03-16 | 2000-03-21 | 沖電気工業株式会社 | 回路素子 |
| JP2628942B2 (ja) * | 1990-11-06 | 1997-07-09 | 三菱電機株式会社 | プルアップ抵抗コントロール入力回路及び出力回路 |
| JP2583684B2 (ja) * | 1990-11-06 | 1997-02-19 | 三菱電機株式会社 | プルダウン抵抗コントロール入力回路及び出力回路 |
| US5128563A (en) * | 1990-11-28 | 1992-07-07 | Micron Technology, Inc. | CMOS bootstrapped output driver method and circuit |
| DE69223658T2 (de) * | 1991-01-23 | 1998-06-18 | Texas Instruments Deutschland | Ausgangstufe für eine digitale Schaltung |
| JP2930440B2 (ja) * | 1991-04-15 | 1999-08-03 | 沖電気工業株式会社 | 半導体集積回路 |
| US5184032A (en) * | 1991-04-25 | 1993-02-02 | Texas Instruments Incorporated | Glitch reduction in integrated circuits, systems and methods |
| JP3014164B2 (ja) * | 1991-05-15 | 2000-02-28 | 沖電気工業株式会社 | 出力バッファ回路 |
| US5319260A (en) * | 1991-07-23 | 1994-06-07 | Standard Microsystems Corporation | Apparatus and method to prevent the disturbance of a quiescent output buffer caused by ground bounce or by power bounce induced by neighboring active output buffers |
| US5256914A (en) * | 1991-10-03 | 1993-10-26 | National Semiconductor Corporation | Short circuit protection circuit and method for output buffers |
| US5218239A (en) * | 1991-10-03 | 1993-06-08 | National Semiconductor Corporation | Selectable edge rate cmos output buffer circuit |
| US5233237A (en) * | 1991-12-06 | 1993-08-03 | National Semiconductor Corporation | Bicmos output buffer noise reduction circuit |
| US5248907A (en) * | 1992-02-18 | 1993-09-28 | Samsung Semiconductor, Inc. | Output buffer with controlled output level |
| JPH05243940A (ja) * | 1992-02-27 | 1993-09-21 | Mitsubishi Electric Corp | 出力バッファ装置 |
| US5315172A (en) * | 1992-04-14 | 1994-05-24 | Altera Corporation | Reduced noise output buffer |
| US5315174A (en) * | 1992-08-13 | 1994-05-24 | Advanced Micro Devices, Inc. | Programmable output slew rate control |
| KR940017190A (ko) * | 1992-12-30 | 1994-07-26 | 김광호 | 입력버퍼 |
| US5387826A (en) * | 1993-02-10 | 1995-02-07 | National Semiconductor Corporation | Overvoltage protection against charge leakage in an output driver |
| US5338978A (en) * | 1993-02-10 | 1994-08-16 | National Semiconductor Corporation | Full swing power down buffer circuit with multiple power supply isolation |
| US5604453A (en) * | 1993-04-23 | 1997-02-18 | Altera Corporation | Circuit for reducing ground bounce |
| KR100282287B1 (ko) * | 1993-06-07 | 2001-02-15 | 클라크 3세 존 엠. | 과전압에 대한 보호 |
| US5406140A (en) * | 1993-06-07 | 1995-04-11 | National Semiconductor Corporation | Voltage translation and overvoltage protection |
| US5418474A (en) * | 1993-09-24 | 1995-05-23 | National Semiconductor Corporation | Circuit for reducing transient simultaneous conduction |
| US5424653A (en) * | 1993-10-06 | 1995-06-13 | Advanced Micro Devices, Inc. | Gradual on output buffer circuit including a reverse turn-off apparatus |
| US5500610A (en) * | 1993-10-08 | 1996-03-19 | Standard Microsystems Corp. | Very high current integrated circuit output buffer with short circuit protection and reduced power bus spikes |
| US5428303A (en) * | 1994-05-20 | 1995-06-27 | National Semiconductor Corporation | Bias generator for low ground bounce output driver |
| US5517130A (en) * | 1994-12-20 | 1996-05-14 | Sun Microsystems, Inc. | Method and structure for reducing noise in output buffer circuits |
| US5568062A (en) * | 1995-07-14 | 1996-10-22 | Kaplinsky; Cecil H. | Low noise tri-state output buffer |
| GB9518143D0 (en) * | 1995-09-06 | 1995-11-08 | Harvey Geoffrey P | Low power self -adjusting logic output driver suitable for driving unterminated transmission lines and inductive-capacitive loads |
| US5880606A (en) * | 1995-12-01 | 1999-03-09 | Lucent Technologies Inc. | Programmable driver circuit for multi-source buses |
| US5734277A (en) * | 1996-02-05 | 1998-03-31 | Motorola, Inc. | Output circuit and method for suppressing switching noise therein |
| US5898315A (en) * | 1996-05-17 | 1999-04-27 | Cypress Semiconductor Corp. | Output buffer circuit and method having improved access |
| US5656947A (en) * | 1996-07-16 | 1997-08-12 | National Semiconductor Corporation | Low noise digital output buffer |
| US6194923B1 (en) * | 1996-10-08 | 2001-02-27 | Nvidia Corporation | Five volt tolerant output driver |
| US6243779B1 (en) | 1996-11-21 | 2001-06-05 | Integrated Device Technology, Inc. | Noise reduction system and method for reducing switching noise in an interface to a large width bus |
| KR100246336B1 (ko) * | 1997-03-22 | 2000-03-15 | 김영환 | 메모리의 출력회로 |
| US5917335A (en) * | 1997-04-22 | 1999-06-29 | Cypress Semiconductor Corp. | Output voltage controlled impedance output buffer |
| KR100422815B1 (ko) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | 출력 버퍼 장치 |
| EP0926829A1 (en) * | 1997-12-22 | 1999-06-30 | Alcatel | Output circuit for digital integrated circuit devices |
| KR100475046B1 (ko) | 1998-07-20 | 2005-05-27 | 삼성전자주식회사 | 출력버퍼 및 그의 버퍼링 방법 |
| US6188623B1 (en) | 1999-01-28 | 2001-02-13 | Micron Technology, Inc. | Voltage differential sensing circuit and methods of using same |
| US6222413B1 (en) | 1999-03-16 | 2001-04-24 | International Business Machines Corporation | Receiver assisted net driver circuit |
| US6501293B2 (en) * | 1999-11-12 | 2002-12-31 | International Business Machines Corporation | Method and apparatus for programmable active termination of input/output devices |
| US6873196B2 (en) * | 2001-08-02 | 2005-03-29 | Agilent Technologies, Inc. | Slew rate control of output drivers using FETs with different threshold voltages |
| US6359478B1 (en) | 2001-08-31 | 2002-03-19 | Pericom Semiconductor Corp. | Reduced-undershoot CMOS output buffer with delayed VOL-driver transistor |
| US7126389B1 (en) | 2004-01-27 | 2006-10-24 | Integrated Device Technology, Inc. | Method and apparatus for an output buffer with dynamic impedance control |
| US7888962B1 (en) | 2004-07-07 | 2011-02-15 | Cypress Semiconductor Corporation | Impedance matching circuit |
| US7193450B1 (en) | 2004-12-02 | 2007-03-20 | National Semiconductor Corporation | Load sensing buffer circuit with controlled switching current noise (di/dt) |
| US8036846B1 (en) | 2005-10-20 | 2011-10-11 | Cypress Semiconductor Corporation | Variable impedance sense architecture and method |
| KR100859832B1 (ko) * | 2006-09-21 | 2008-09-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 내부전위 모니터 장치 및 모니터방법 |
| JP2008263446A (ja) * | 2007-04-12 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 出力回路 |
| KR100888203B1 (ko) * | 2007-07-26 | 2009-03-12 | 주식회사 하이닉스반도체 | 버퍼 회로 |
| TWI388120B (zh) * | 2009-12-17 | 2013-03-01 | Phison Electronics Corp | 輸入／輸出介面的驅動電路 |
| DE102017115511A1 (de) * | 2017-07-11 | 2019-01-17 | Knorr-Bremse Systeme für Nutzfahrzeuge GmbH | Pegelwandler und ein Verfahren zum Wandeln von Pegelwerten in Fahrzeugsteuergeräten |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234622A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | デ−タ出力回路 |
| US4777389A (en) * | 1987-08-13 | 1988-10-11 | Advanced Micro Devices, Inc. | Output buffer circuits for reducing ground bounce noise |
| JPH073945B2 (ja) * | 1988-06-27 | 1995-01-18 | 日本電気株式会社 | Ｃｍｏｓ出力回路 |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
-
1990
- 1990-02-22 US US07/483,931 patent/US5036222A/en not_active Expired - Lifetime
-
1991
- 1991-02-14 EP EP91102074A patent/EP0443435B1/en not_active Expired - Lifetime
- 1991-02-14 DE DE69114027T patent/DE69114027T2/de not_active Expired - Fee Related
- 1991-02-21 KR KR1019910002783A patent/KR920000176A/ko not_active Application Discontinuation
- 1991-02-22 JP JP3112669A patent/JPH04227321A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017135589A (ja) * | 2016-01-28 | 2017-08-03 | 国立大学法人 東京大学 | ゲート駆動装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0443435B1 (en) | 1995-10-25 |
| EP0443435A1 (en) | 1991-08-28 |
| US5036222A (en) | 1991-07-30 |
| DE69114027T2 (de) | 1996-06-05 |
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