JP3279607B2 - 高速アンチ・アンダーシュート及びアンチ・オーバーシュート回路 - Google Patents
高速アンチ・アンダーシュート及びアンチ・オーバーシュート回路Info
- Publication number
- JP3279607B2 JP3279607B2 JP30088391A JP30088391A JP3279607B2 JP 3279607 B2 JP3279607 B2 JP 3279607B2 JP 30088391 A JP30088391 A JP 30088391A JP 30088391 A JP30088391 A JP 30088391A JP 3279607 B2 JP3279607 B2 JP 3279607B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor element
- circuit
- pull
- coupled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
- H03K17/167—Soft switching using parallel switching arrangements
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の接地及び供
給レール即ち導体における寄生タンク回路エネルギを散
逸させるための改良したアンチ・ノイズ回路に関するも
のであって、更に詳細には、高速、高周波数の集積回路
装置に適用可能なアンチ・ノイズ技術に関するものであ
る。アンチ・ノイズ回路は、接地アンダーシュートエネ
ルギ、電源オーバーシュートエネルギ、及び集積回路出
力バッファの接地レール及び電源レールにおけるその後
のリンギングを散逸させるために設けられる。本発明
は、高周波数適用のためのアンチ・アンダーシュート及
びアンチ・オーバーシュート回路経路の高速のターンオ
フを与えるために１９８９年３月２２日に出願され本願
出願人に譲渡されている米国特許出願第３２７，３４８
号に記載されているアンチ・ノイズ回路の改良を与える
ものである。
給レール即ち導体における寄生タンク回路エネルギを散
逸させるための改良したアンチ・ノイズ回路に関するも
のであって、更に詳細には、高速、高周波数の集積回路
装置に適用可能なアンチ・ノイズ技術に関するものであ
る。アンチ・ノイズ回路は、接地アンダーシュートエネ
ルギ、電源オーバーシュートエネルギ、及び集積回路出
力バッファの接地レール及び電源レールにおけるその後
のリンギングを散逸させるために設けられる。本発明
は、高周波数適用のためのアンチ・アンダーシュート及
びアンチ・オーバーシュート回路経路の高速のターンオ
フを与えるために１９８９年３月２２日に出願され本願
出願人に譲渡されている米国特許出願第３２７，３４８
号に記載されているアンチ・ノイズ回路の改良を与える
ものである。
【０００２】
【従来の技術】上述した米国特許出願第３２７，３４８
号に記載されている単一段及び多段回路用のアンチ・ア
ンダーシュート回路は、アンチ・アンダーシュート回路
トランジスタ要素ＡＵＣＴを有しており、該要素は、ア
ンチ・アンダーシュート回路内に結合されている主要電
流経路第一及び第二ノードを有している。このＡＵＣＴ
は、例えばＶCC出力供給源ＰＶなどのような電流源と、
出力接地ＰＧとの間に結合されており、且つ出力接地リ
ードインダクタンスを介して、外部接地及び出力容量へ
結合されている。ＡＵＣＴ制御回路は、出力端における
高から低電位への遷移に続いて、外部接地への出力接地
リードインダクタンスを介して且つ出力供給電流源から
のＡＵＣＴ主要電流経路を介して、犠牲電流の過渡的な
流れを確立するために設けられている。ＡＵＣＴのパラ
メータ及び寸法は、出力接地リードインダクタンス内に
格納されるアンダーシュート電気エネルギを散逸させる
ために導通状態において主要電流経路内に選択された抵
抗値を与えるように設定されており、その際に接地電位
アンダーシュート及びその後の出力接地におけるリンギ
ングをダンプ即ち減衰させる。
号に記載されている単一段及び多段回路用のアンチ・ア
ンダーシュート回路は、アンチ・アンダーシュート回路
トランジスタ要素ＡＵＣＴを有しており、該要素は、ア
ンチ・アンダーシュート回路内に結合されている主要電
流経路第一及び第二ノードを有している。このＡＵＣＴ
は、例えばＶCC出力供給源ＰＶなどのような電流源と、
出力接地ＰＧとの間に結合されており、且つ出力接地リ
ードインダクタンスを介して、外部接地及び出力容量へ
結合されている。ＡＵＣＴ制御回路は、出力端における
高から低電位への遷移に続いて、外部接地への出力接地
リードインダクタンスを介して且つ出力供給電流源から
のＡＵＣＴ主要電流経路を介して、犠牲電流の過渡的な
流れを確立するために設けられている。ＡＵＣＴのパラ
メータ及び寸法は、出力接地リードインダクタンス内に
格納されるアンダーシュート電気エネルギを散逸させる
ために導通状態において主要電流経路内に選択された抵
抗値を与えるように設定されており、その際に接地電位
アンダーシュート及びその後の出力接地におけるリンギ
ングをダンプ即ち減衰させる。
【０００３】アンチ・オーバーシュート回路の基本的な
要素は、同様に、過渡的犠牲電流を供給するためのオフ
チップ電源電流源と、アンチ・オーバーシュートトラン
ジスタ要素ＡＯＣＴと、出力端における低から高電位へ
の遷移に続いてアンチ・オーバーシュート回路トランジ
スタ要素ＡＯＣＴを介して犠牲電流の過渡的な流れを開
始させるための制御回路とを有している。このアンチ・
オーバーシュート回路は、犠牲電流経路内の寄生供給リ
ードインダクタンスを散逸用の抵抗と結合させる。供給
リードインダクタンス内に格納される寄生タンク回路エ
ネルギは、その散逸用抵抗において散逸される。この散
逸用抵抗は、典型的に、ＡＵＣＴと同様の態様でアンチ
・オーバーシュート回路トランジスタＡＯＣＴのチャン
ネル抵抗によって与えられる。
要素は、同様に、過渡的犠牲電流を供給するためのオフ
チップ電源電流源と、アンチ・オーバーシュートトラン
ジスタ要素ＡＯＣＴと、出力端における低から高電位へ
の遷移に続いてアンチ・オーバーシュート回路トランジ
スタ要素ＡＯＣＴを介して犠牲電流の過渡的な流れを開
始させるための制御回路とを有している。このアンチ・
オーバーシュート回路は、犠牲電流経路内の寄生供給リ
ードインダクタンスを散逸用の抵抗と結合させる。供給
リードインダクタンス内に格納される寄生タンク回路エ
ネルギは、その散逸用抵抗において散逸される。この散
逸用抵抗は、典型的に、ＡＵＣＴと同様の態様でアンチ
・オーバーシュート回路トランジスタＡＯＣＴのチャン
ネル抵抗によって与えられる。
【０００４】米国特許第３２７，３４８号に記載されて
いる低ノイズ回路を図１に示してある。本願の図１は米
国特許出願第３２７，３４８号の図２４と同一である。
結合された低ノイズ回路が、例えば、オクタルバッファ
ラインドライバのトライステートの出力段内に組込まれ
ている。このトライステート出力バッファは、接地バウ
ンス（跳ね返り）を抑圧するためのアンチ・バウンス回
路と、接地アンダーシュートエネルギを迅速に散逸させ
るためのアンチ・アンダーシュート回路の両方を組込ん
でいる。図１のトライステート出力バッファは、非反転
型であり、従って高レベルデータ信号が入力端ＶINに印
加された後に、高電位レベルデータ信号が出力端ＶOUT
に表われる。このことは、反転を有する二つの段の電流
増幅器によって達成されており、即ち相補的対のＭＯＳ
トランジスタＰ１及びＮ１を具備する第一段と、出力プ
ルアップトランジスタ要素Ｐ２とプルダウントランジス
タ要素Ｎ２とを具備する第二段である。プルダウントラ
ンジスタＮ２は、トランジスタＮ２の寸法をユーザが選
択することを可能とする形態で示されている。
いる低ノイズ回路を図１に示してある。本願の図１は米
国特許出願第３２７，３４８号の図２４と同一である。
結合された低ノイズ回路が、例えば、オクタルバッファ
ラインドライバのトライステートの出力段内に組込まれ
ている。このトライステート出力バッファは、接地バウ
ンス（跳ね返り）を抑圧するためのアンチ・バウンス回
路と、接地アンダーシュートエネルギを迅速に散逸させ
るためのアンチ・アンダーシュート回路の両方を組込ん
でいる。図１のトライステート出力バッファは、非反転
型であり、従って高レベルデータ信号が入力端ＶINに印
加された後に、高電位レベルデータ信号が出力端ＶOUT
に表われる。このことは、反転を有する二つの段の電流
増幅器によって達成されており、即ち相補的対のＭＯＳ
トランジスタＰ１及びＮ１を具備する第一段と、出力プ
ルアップトランジスタ要素Ｐ２とプルダウントランジス
タ要素Ｎ２とを具備する第二段である。プルダウントラ
ンジスタＮ２は、トランジスタＮ２の寸法をユーザが選
択することを可能とする形態で示されている。
【０００５】アンチ・アンダーシュート回路は、ＰＭＯ
Ｓアンチ・アンダーシュート回路トランジスタＡＵＣＴ
を有しており、その主要電流経路は、出力供給源ＰＶと
出力端ＶOUT を介して出力接地ＰＧとの間に動作結合さ
れており、出力端ＶOUT における高から低電位への遷移
に続いて、過渡的な犠牲電流の流れを確立する。ＡＵＣ
Ｔのチャンネル幅は、例えば２４０ミクロンであり、接
地アンダーシュートエネルギを臨界的にダンプ即ち減衰
させ且つ迅速に散逸させるために所望の抵抗値を与える
べく選択されている。このＡＵＣＴは、通常、導通状態
にはない。なぜならば、そのＰＭＯＳゲートには、ＡＵ
ＣＴ制御経路抵抗ＣＰＲ及びアンチ・アンダーシュート
スイッチトランジスタＡＵＳＴを介して、出力供給源Ｐ
Ｖにより電荷が供給されているからである。この例にお
いては、ＣＰＲのＡＵＣＴのゲートの充電及び放電期間
中に電流に対して所望の抵抗値を与える例えば２１ミク
ロンの長さと１４ミクロンの幅とを持った小さなチャン
ネルを有するゲートを接地したＰＭＯＳトランジスタに
よって与えられている。
Ｓアンチ・アンダーシュート回路トランジスタＡＵＣＴ
を有しており、その主要電流経路は、出力供給源ＰＶと
出力端ＶOUT を介して出力接地ＰＧとの間に動作結合さ
れており、出力端ＶOUT における高から低電位への遷移
に続いて、過渡的な犠牲電流の流れを確立する。ＡＵＣ
Ｔのチャンネル幅は、例えば２４０ミクロンであり、接
地アンダーシュートエネルギを臨界的にダンプ即ち減衰
させ且つ迅速に散逸させるために所望の抵抗値を与える
べく選択されている。このＡＵＣＴは、通常、導通状態
にはない。なぜならば、そのＰＭＯＳゲートには、ＡＵ
ＣＴ制御経路抵抗ＣＰＲ及びアンチ・アンダーシュート
スイッチトランジスタＡＵＳＴを介して、出力供給源Ｐ
Ｖにより電荷が供給されているからである。この例にお
いては、ＣＰＲのＡＵＣＴのゲートの充電及び放電期間
中に電流に対して所望の抵抗値を与える例えば２１ミク
ロンの長さと１４ミクロンの幅とを持った小さなチャン
ネルを有するゲートを接地したＰＭＯＳトランジスタに
よって与えられている。
【０００６】アンチ・アンダーシュートスイッチトラン
ジスタＡＵＳＴは通常導通状態にあり、そのゲートは例
えば図２の回路のような接地アンダーシュート検知器Ｇ
ＵＤ回路へ結合されており、尚図２の回路は、検知され
た接地アンダーシュートが存在しない場合に、通常低電
位にある接地アンダーシュート信号ＧＵＳを供給する。
高電位の過渡的ＧＵＳは、ＧＵＤ回路のスレッシュホー
ルド差を超える接地アンダーシュートの発生及び検知期
間中に供給される。
ジスタＡＵＳＴは通常導通状態にあり、そのゲートは例
えば図２の回路のような接地アンダーシュート検知器Ｇ
ＵＤ回路へ結合されており、尚図２の回路は、検知され
た接地アンダーシュートが存在しない場合に、通常低電
位にある接地アンダーシュート信号ＧＵＳを供給する。
高電位の過渡的ＧＵＳは、ＧＵＤ回路のスレッシュホー
ルド差を超える接地アンダーシュートの発生及び検知期
間中に供給される。
【０００７】ＡＵＣＴのゲートも、二つの論理条件トラ
ンジスタ、データ入力条件トランジスタＩＣＴ１及びデ
ータ出力条件トランジスタＯＣＴによって、出力端Ｖ
OUT を介して接地へ結合されている。ＮＭＯＳトランジ
スタＩＣＴ１及びＯＣＴの何れか一方がオフである限
り、ＡＵＣＴのゲートにおける電荷は逃げることができ
ず、且つＡＵＣＴは非導通状態に止どまる。
ンジスタ、データ入力条件トランジスタＩＣＴ１及びデ
ータ出力条件トランジスタＯＣＴによって、出力端Ｖ
OUT を介して接地へ結合されている。ＮＭＯＳトランジ
スタＩＣＴ１及びＯＣＴの何れか一方がオフである限
り、ＡＵＣＴのゲートにおける電荷は逃げることができ
ず、且つＡＵＣＴは非導通状態に止どまる。
【０００８】高レベルのＯＥ信号によってイネーブルさ
れる二状態モードにあり且つ出力端ＶOUT に高レベルデ
ータ信号が存在するトライステート出力バッファの通常
動作期間中においては、出力条件ネットワークＯＣＮ
は、高レベル信号を供給し、ＮＭＯＳ出力条件トランジ
スタＯＣＴのゲートを充電する。従って、ＯＣＴは既に
導通状態にある。入力端ＶINにおいて低レベルデータ信
号を受取ると、反転用データイネーブルネットワーク即
ちデータ入力ネットワークＤＩＮが入力条件トランジス
タＩＣＴ１のゲートを充電し、従ってＩＣＴ１も導通状
態となる。ＶOUTの低レベルへの遷移期間中に、現在導
通状態にある論理条件トランジスタＩＣＴ１及びＯＣＴ
が、ＡＵＣＴ主要電流経路を介しての犠牲電流の過渡的
な流れに対し、ＡＵＣＴのゲートを放電する。注意すべ
きことであるが、出力装置が高レベルＯＥ信号を有する
二状態動作モードにある限り、出力イネーブル条件トラ
ンジスタＯＥＣＴ１は導通状態にはなく且つＡＵＣＴの
動作と干渉することはない。高インピーダンス第三状態
において、ＯＥＣＴ１は、トライステート制御トランジ
スタとして機能し、ＡＵＣＴをターンオフさせる。
れる二状態モードにあり且つ出力端ＶOUT に高レベルデ
ータ信号が存在するトライステート出力バッファの通常
動作期間中においては、出力条件ネットワークＯＣＮ
は、高レベル信号を供給し、ＮＭＯＳ出力条件トランジ
スタＯＣＴのゲートを充電する。従って、ＯＣＴは既に
導通状態にある。入力端ＶINにおいて低レベルデータ信
号を受取ると、反転用データイネーブルネットワーク即
ちデータ入力ネットワークＤＩＮが入力条件トランジス
タＩＣＴ１のゲートを充電し、従ってＩＣＴ１も導通状
態となる。ＶOUTの低レベルへの遷移期間中に、現在導
通状態にある論理条件トランジスタＩＣＴ１及びＯＣＴ
が、ＡＵＣＴ主要電流経路を介しての犠牲電流の過渡的
な流れに対し、ＡＵＣＴのゲートを放電する。注意すべ
きことであるが、出力装置が高レベルＯＥ信号を有する
二状態動作モードにある限り、出力イネーブル条件トラ
ンジスタＯＥＣＴ１は導通状態にはなく且つＡＵＣＴの
動作と干渉することはない。高インピーダンス第三状態
において、ＯＥＣＴ１は、トライステート制御トランジ
スタとして機能し、ＡＵＣＴをターンオフさせる。
【０００９】出力バッファを介しての伝搬遅延及び高か
ら低電位への出力端ＶOUT における遷移の後に、ネット
ワークＯＣＮは出力条件トランジスタＯＣＴをターンオ
フさせる。その結果、出力電源ＰＶからの電流の流れ
が、ＣＰＲ及びＡＵＳＴを介して、ＡＵＣＴのゲートの
充電を開始する。制御経路抵抗ＣＰＲが、ＰＭＯＳトラ
ンジスタＡＵＣＴのゲートの充電を遅滞化させ、従って
ＡＵＣＴのターンオフを遅延させ、出力端ＶOUT におけ
る高から低電位への遷移に続いて、ＡＵＣＴの主要電流
経路を介しての犠牲電流の過渡的流れを許容する。
ら低電位への出力端ＶOUT における遷移の後に、ネット
ワークＯＣＮは出力条件トランジスタＯＣＴをターンオ
フさせる。その結果、出力電源ＰＶからの電流の流れ
が、ＣＰＲ及びＡＵＳＴを介して、ＡＵＣＴのゲートの
充電を開始する。制御経路抵抗ＣＰＲが、ＰＭＯＳトラ
ンジスタＡＵＣＴのゲートの充電を遅滞化させ、従って
ＡＵＣＴのターンオフを遅延させ、出力端ＶOUT におけ
る高から低電位への遷移に続いて、ＡＵＣＴの主要電流
経路を介しての犠牲電流の過渡的流れを許容する。
【００１０】接地アンダーシュートイベントが検知され
ると、高レベル過渡的ＧＵＳがスイッチトランジスタＡ
ＵＳＴをターンオフさせ、電流経路における抵抗値を増
加させ、ＡＵＣＴのゲートを充電して、犠牲電流の流れ
のターンオフを更に抑圧即ち遅滞化させる。従って、こ
の犠牲電流の流れは、検知された接地アンダーシュート
イベントの過渡的発生期間中長びかされる。
ると、高レベル過渡的ＧＵＳがスイッチトランジスタＡ
ＵＳＴをターンオフさせ、電流経路における抵抗値を増
加させ、ＡＵＣＴのゲートを充電して、犠牲電流の流れ
のターンオフを更に抑圧即ち遅滞化させる。従って、こ
の犠牲電流の流れは、検知された接地アンダーシュート
イベントの過渡的発生期間中長びかされる。
【００１１】犠牲電流の流れＩAUCTは、出力端ＶOUT に
おける高から低電位への遷移期間中上昇し、且つＡＵＣ
Ｔのゲートが充電されるまで、その遷移後も継続する。
ＡＵＳＴが過渡的なＧＵＳの期間に対し高抵抗を挿入
し、過渡的ＩAUCTが長期化されて接地アンダーシュート
エネルギを更に散逸させる。ＡＵＣＴをＯＣＴ及びＯＣ
Ｎを介して出力端へ結合させることの利点は、ＯＣＮ及
びＯＣＴが、ＡＵＣＴの主要電流経路を介しての電流の
高速な上昇を防止し、その代わりに、よりゆっくりとし
た凹状の上昇時間を発生させることである。高速な上昇
を回避することは更に電源回路における破壊、ノイズ及
びリンギングを回避し且つ電力消費を減少させる。
おける高から低電位への遷移期間中上昇し、且つＡＵＣ
Ｔのゲートが充電されるまで、その遷移後も継続する。
ＡＵＳＴが過渡的なＧＵＳの期間に対し高抵抗を挿入
し、過渡的ＩAUCTが長期化されて接地アンダーシュート
エネルギを更に散逸させる。ＡＵＣＴをＯＣＴ及びＯＣ
Ｎを介して出力端へ結合させることの利点は、ＯＣＮ及
びＯＣＴが、ＡＵＣＴの主要電流経路を介しての電流の
高速な上昇を防止し、その代わりに、よりゆっくりとし
た凹状の上昇時間を発生させることである。高速な上昇
を回避することは更に電源回路における破壊、ノイズ及
びリンギングを回避し且つ電力消費を減少させる。
【００１２】米国特許出願第３２７，３４８号のアンチ
・オーバーシュート回路実施例は同様の態様で動作す
る。しかしながら、アンチ・オーバーシュート回路トラ
ンジスタ要素ＡＯＣＴは、低から高電位への遷移及び出
力端における出力プルアップトランジスタ要素Ｐ２のタ
ーンオンに続いてアンチ・オーバーシュート回路内に犠
牲電流の流れを開始させる。アンチ・オーバーシュート
回路は図１の回路内に示されていないが、それは、米国
特許出願第３２７，３４８号の他の回路の図面中に示さ
れている。
・オーバーシュート回路実施例は同様の態様で動作す
る。しかしながら、アンチ・オーバーシュート回路トラ
ンジスタ要素ＡＯＣＴは、低から高電位への遷移及び出
力端における出力プルアップトランジスタ要素Ｐ２のタ
ーンオンに続いてアンチ・オーバーシュート回路内に犠
牲電流の流れを開始させる。アンチ・オーバーシュート
回路は図１の回路内に示されていないが、それは、米国
特許出願第３２７，３４８号の他の回路の図面中に示さ
れている。
【００１３】図１のトライステート出力バッファ用のア
ンチ・バウンス回路は、アンチ・バウンス回路のアンチ
・バウンストランジスタ要素ＡＢＴとして、ＰＭＯＳト
ランジスタＰ７及びＮＭＯＳトランジスタＮ７のトライ
ステート制御トランジスタを有している。ＴＣＴトラン
ジスタＰ７及びＮ７は、二状態動作モードにおいて通常
導通状態にあり、バッファを介してのデータ信号の伝搬
に対し非常に小さな抵抗値を与えるに過ぎない。例え
ば、図３の回路のような接地バウンス検知器ＧＢＤ回路
により接地バウンスイベントが検知されると、低電位の
過渡的接地バウンス信号ＧＢＳがＧＢＳ入力端子へ印加
され、アンチ・バウンス論理条件トランジスタＩＣＴ２
及びＯＥＣＴ２を介して電流の流れを引出す。高レベル
ＯＥ信号を有する二状態動作モードにおいて、出力イネ
ーブル条件トランジスタＯＥＣＴ２は導通状態にある。
同様に、入力端ＶINに低レベル信号が表われると、ネッ
トワークＤＩＮは、高レベル信号を入力条件トランジス
タＩＣＴ２へ供給し、従ってそれも導通状態となる。従
って、低電位がアンチ・バウンスＮＭＯＳトランジスタ
要素Ｎ７のゲートへ印加され、一方低レベル電位がアン
チ・バウンスＰＭＯＳトランジスタ要素Ｐ７のゲートへ
印加される。
ンチ・バウンス回路は、アンチ・バウンス回路のアンチ
・バウンストランジスタ要素ＡＢＴとして、ＰＭＯＳト
ランジスタＰ７及びＮＭＯＳトランジスタＮ７のトライ
ステート制御トランジスタを有している。ＴＣＴトラン
ジスタＰ７及びＮ７は、二状態動作モードにおいて通常
導通状態にあり、バッファを介してのデータ信号の伝搬
に対し非常に小さな抵抗値を与えるに過ぎない。例え
ば、図３の回路のような接地バウンス検知器ＧＢＤ回路
により接地バウンスイベントが検知されると、低電位の
過渡的接地バウンス信号ＧＢＳがＧＢＳ入力端子へ印加
され、アンチ・バウンス論理条件トランジスタＩＣＴ２
及びＯＥＣＴ２を介して電流の流れを引出す。高レベル
ＯＥ信号を有する二状態動作モードにおいて、出力イネ
ーブル条件トランジスタＯＥＣＴ２は導通状態にある。
同様に、入力端ＶINに低レベル信号が表われると、ネッ
トワークＤＩＮは、高レベル信号を入力条件トランジス
タＩＣＴ２へ供給し、従ってそれも導通状態となる。従
って、低電位がアンチ・バウンスＮＭＯＳトランジスタ
要素Ｎ７のゲートへ印加され、一方低レベル電位がアン
チ・バウンスＰＭＯＳトランジスタ要素Ｐ７のゲートへ
印加される。
【００１４】ＡＢＴトランジスタＰ７及びＮ７の両方
は、プルダウントランジスタＮ２の制御経路回路内にあ
り、且つトランジスタＰ７及びＮ７の過渡的ターンオフ
は、抵抗値を増加させ、検知された接地バウンスイベン
ト及び接地バウンス信号及びＧＢＳの期間中の間、プル
ダウントランジスタ要素Ｎ２のターンオンを抑圧する。
接地バウンスを補正した後に、ＧＢＳ入力信号が通常の
高条件へ上昇し、アンチ・バウンス論理条件トランジス
タＩＣＴ２及びＯＥＣＴ２を介しての電流の流れを阻止
する。その結果、ＡＢＴトランジスタＰ７及びＮ７は導
通状態となり、プルダウントランジスタＮ２のターンオ
ン及び出力端ＶOUT における高から低電位への遷移を完
了させる。高レベルＯＥ信号を有する二状態動作モード
期間中、ＴＣＴトランジスタＰ９及びＮ９は非導通状態
のままであり、アンチ・バウンス回路の動作又は出力バ
ッファを介しての伝搬と干渉することはない。
は、プルダウントランジスタＮ２の制御経路回路内にあ
り、且つトランジスタＰ７及びＮ７の過渡的ターンオフ
は、抵抗値を増加させ、検知された接地バウンスイベン
ト及び接地バウンス信号及びＧＢＳの期間中の間、プル
ダウントランジスタ要素Ｎ２のターンオンを抑圧する。
接地バウンスを補正した後に、ＧＢＳ入力信号が通常の
高条件へ上昇し、アンチ・バウンス論理条件トランジス
タＩＣＴ２及びＯＥＣＴ２を介しての電流の流れを阻止
する。その結果、ＡＢＴトランジスタＰ７及びＮ７は導
通状態となり、プルダウントランジスタＮ２のターンオ
ン及び出力端ＶOUT における高から低電位への遷移を完
了させる。高レベルＯＥ信号を有する二状態動作モード
期間中、ＴＣＴトランジスタＰ９及びＮ９は非導通状態
のままであり、アンチ・バウンス回路の動作又は出力バ
ッファを介しての伝搬と干渉することはない。
【００１５】図１の回路と共に使用するための二段の電
流増幅及び反転を有する接地アンダーシュート検知器Ｇ
ＵＤ回路を図２に示してある。本願の図２は、米国特許
出願第３２７，３４８号の図１０と同一である。スプリ
ットリードのノイズ性出力接地リード分岐部ＰＧと静か
な内部接地リード分岐部ＯＧとの間の電圧スレッシュホ
ールド検知レベルを超える接地アンダーシュートイベン
トは、相補的なＰＭＯＳトランジスタＰ３と結合された
ＧＵＤトランジスタ要素Ｎ３によって検知される。トラ
ンジスタＰ３は、通常、導通状態にあり、且つ第一段Ｎ
３，Ｐ３の出力端は、第一段の出力が低電位にある場合
の検知された接地アンダーシュートイベントの過渡的発
生期間中以外は、通常高状態にある。第二反転段４０が
付加されており、従って最終的な接地アンダーシュート
信号出力ＧＵＳは、接地アンダーシュートイベント期間
中、高状態にある。
流増幅及び反転を有する接地アンダーシュート検知器Ｇ
ＵＤ回路を図２に示してある。本願の図２は、米国特許
出願第３２７，３４８号の図１０と同一である。スプリ
ットリードのノイズ性出力接地リード分岐部ＰＧと静か
な内部接地リード分岐部ＯＧとの間の電圧スレッシュホ
ールド検知レベルを超える接地アンダーシュートイベン
トは、相補的なＰＭＯＳトランジスタＰ３と結合された
ＧＵＤトランジスタ要素Ｎ３によって検知される。トラ
ンジスタＰ３は、通常、導通状態にあり、且つ第一段Ｎ
３，Ｐ３の出力端は、第一段の出力が低電位にある場合
の検知された接地アンダーシュートイベントの過渡的発
生期間中以外は、通常高状態にある。第二反転段４０が
付加されており、従って最終的な接地アンダーシュート
信号出力ＧＵＳは、接地アンダーシュートイベント期間
中、高状態にある。
【００１６】図１における回路と共に使用するための接
地バウンス信号ＧＢＳを発生する二段の電流増幅を与え
る接地バウンス検知器ＧＢＤ回路を図３に示してある。
本願の図３は、米国特許出願第３２７，３４８号の図７
に対応している。この基本的な接地バウンス検知器トラ
ンジスタ要素及び第一段電流増幅は、相補的ＰＭＯＳト
ランジスタＰ３と結合したＮＭＯＳトランジスタＮ３に
よって与えられている。スプリットリードのノイズ性出
力接地リード分岐部ＰＧと静かな内部接地リード分岐部
ＯＧとの間の電圧スレッシュホールド検知レベルを超え
る接地バウンスイベントは、ＮＭＯＳトランジスタ要素
Ｎ３によって検知される。トランジスタＮ３が、接地バ
ウンスイベント期間中に、導通状態にあると、相補的ト
ランジスタＰ３は非導通状態にあり、高抵抗として作用
する。ＮＭＯＳトランジスタ対Ｎ４，Ｎ５は、低電位の
最終的ＧＢＳに対し非反転段の電流増幅を与える。
地バウンス信号ＧＢＳを発生する二段の電流増幅を与え
る接地バウンス検知器ＧＢＤ回路を図３に示してある。
本願の図３は、米国特許出願第３２７，３４８号の図７
に対応している。この基本的な接地バウンス検知器トラ
ンジスタ要素及び第一段電流増幅は、相補的ＰＭＯＳト
ランジスタＰ３と結合したＮＭＯＳトランジスタＮ３に
よって与えられている。スプリットリードのノイズ性出
力接地リード分岐部ＰＧと静かな内部接地リード分岐部
ＯＧとの間の電圧スレッシュホールド検知レベルを超え
る接地バウンスイベントは、ＮＭＯＳトランジスタ要素
Ｎ３によって検知される。トランジスタＮ３が、接地バ
ウンスイベント期間中に、導通状態にあると、相補的ト
ランジスタＰ３は非導通状態にあり、高抵抗として作用
する。ＮＭＯＳトランジスタ対Ｎ４，Ｎ５は、低電位の
最終的ＧＢＳに対し非反転段の電流増幅を与える。
【００１７】より一般的に、米国特許出願第３２７，３
４８号は、スイッチング出力トランジスタ要素を具備す
る集積回路出力段の電力レール即ち導体において接地ア
ンダーシュート及びＶccオーバーシュートを発生させる
寄生タンク回路エネルギを散逸させるためのアンチ・ノ
イズ回路を与えている。この出力電力レールは、リード
インダクタンスによって特性付けられる接地及び供給出
力電力レールを包含している。その結果、電力レール
は、出力トランジスタ要素のスイッチング時に、電力レ
ールノイズに露呈される。
４８号は、スイッチング出力トランジスタ要素を具備す
る集積回路出力段の電力レール即ち導体において接地ア
ンダーシュート及びＶccオーバーシュートを発生させる
寄生タンク回路エネルギを散逸させるためのアンチ・ノ
イズ回路を与えている。この出力電力レールは、リード
インダクタンスによって特性付けられる接地及び供給出
力電力レールを包含している。その結果、電力レール
は、出力トランジスタ要素のスイッチング時に、電力レ
ールノイズに露呈される。
【００１８】寄生タンク回路エネルギを散逸させるため
のアンチ・ノイズ回路は、広義には、過渡的犠牲電流を
供給するための電流源及び散逸用抵抗を包含する。この
アンチ・ノイズ回路は、電流源、散逸用抵抗、電力レー
ルリードインダクタンスを、犠牲電流経路内において結
合させる。寄生タンク回路エネルギを散逸させるための
出力トランジスタのスイッチングに続いて、制御回路が
犠牲電流経路内に過渡的な犠牲電流の流れを開始させ
る。
のアンチ・ノイズ回路は、広義には、過渡的犠牲電流を
供給するための電流源及び散逸用抵抗を包含する。この
アンチ・ノイズ回路は、電流源、散逸用抵抗、電力レー
ルリードインダクタンスを、犠牲電流経路内において結
合させる。寄生タンク回路エネルギを散逸させるための
出力トランジスタのスイッチングに続いて、制御回路が
犠牲電流経路内に過渡的な犠牲電流の流れを開始させ
る。
【００１９】アンチ・アンダーシュート回路の場合にお
いては、興味のある電力レールは接地レールであり、且
つ犠牲電流経路及び散逸用抵抗は、アンチ・アンダーシ
ュート回路トランジスタ要素ＡＵＣＴによって与えられ
る。アンチ・オーバーシュート回路の場合には、興味の
ある電力レールは供給レールであり、且つ過渡的犠牲電
流経路及び散逸用抵抗は、アンチ・オーバーシュートト
ランジスタ要素ＡＯＣＴによって与えられる。更に、同
一のトランジスタが、ＡＵＣＴ及びＡＯＣＴの両方とし
て作用することが可能である。最後に、制御回路は、過
渡的なアンダーシュート又はオーバーシュート電圧の検
知、出力段の入力端におけるスイッチングイベント、出
力段の出力端におけるスイッチングイベント、又はこれ
らの回路イベントの組合わせに応答して、ＡＵＣＴ／Ａ
ＯＣＴを介して犠牲電流の流れを開始させるための多様
な回路のうちの一つとすることが可能である。
いては、興味のある電力レールは接地レールであり、且
つ犠牲電流経路及び散逸用抵抗は、アンチ・アンダーシ
ュート回路トランジスタ要素ＡＵＣＴによって与えられ
る。アンチ・オーバーシュート回路の場合には、興味の
ある電力レールは供給レールであり、且つ過渡的犠牲電
流経路及び散逸用抵抗は、アンチ・オーバーシュートト
ランジスタ要素ＡＯＣＴによって与えられる。更に、同
一のトランジスタが、ＡＵＣＴ及びＡＯＣＴの両方とし
て作用することが可能である。最後に、制御回路は、過
渡的なアンダーシュート又はオーバーシュート電圧の検
知、出力段の入力端におけるスイッチングイベント、出
力段の出力端におけるスイッチングイベント、又はこれ
らの回路イベントの組合わせに応答して、ＡＵＣＴ／Ａ
ＯＣＴを介して犠牲電流の流れを開始させるための多様
な回路のうちの一つとすることが可能である。
【００２０】米国特許出願第３２７，３４８号は、更
に、接地ノイズ検知器、供給電圧ノイズ検知器、アンチ
・接地バウンス回路、アンチ・Ｖccドループ回路、アン
チ・接地アンダーシュート回路、及びアンチ・Ｖccオー
バーシュート回路を任意の多様な組合わせ及び順番で組
込んだ多様な低ノイズ回路を包含している。
に、接地ノイズ検知器、供給電圧ノイズ検知器、アンチ
・接地バウンス回路、アンチ・Ｖccドループ回路、アン
チ・接地アンダーシュート回路、及びアンチ・Ｖccオー
バーシュート回路を任意の多様な組合わせ及び順番で組
込んだ多様な低ノイズ回路を包含している。
【００２１】アンチ・ノイズ回路、及び、特に、米国特
許出願第３２７，３４８号のアンチ・アンダーシュート
及びアンチ・オーバーシュート回路は、低周波数及び中
間周波数の集積回路動作範囲において満足のいく動作を
与えるものであるが、例えば２０−７０ｍＨｚ範囲で動
作する高速のＩＣにおいて問題が発生する。アンダーシ
ュート又はオーバーシュートの何れかの形態での寄生タ
ンク回路エネルギを散逸させるための長期化した犠牲電
流は、集積回路装置の動作速度を制限し、出力特性を劣
化させ、且つダイナミック電力条件を増加させている。
許出願第３２７，３４８号のアンチ・アンダーシュート
及びアンチ・オーバーシュート回路は、低周波数及び中
間周波数の集積回路動作範囲において満足のいく動作を
与えるものであるが、例えば２０−７０ｍＨｚ範囲で動
作する高速のＩＣにおいて問題が発生する。アンダーシ
ュート又はオーバーシュートの何れかの形態での寄生タ
ンク回路エネルギを散逸させるための長期化した犠牲電
流は、集積回路装置の動作速度を制限し、出力特性を劣
化させ、且つダイナミック電力条件を増加させている。
【００２２】
【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消し、高速高周波数動作に適用可
能な集積回路の出力段接地及び供給リードにおける寄生
タンク回路エネルギを散逸させるための改善したアンチ
・ノイズ回路を提供することを目的とする。本発明の別
の目的とするところは、集積回路装置のデータ入力端に
おける次続の反対エッジのスイッチングイベントが発生
すると、積極的にＡＵＣＴ，ＡＯＣＴをターンオフさせ
且つ長期化された犠牲電流を遮断するアンチ・アンダー
シュート及びアンチ・オーバーシュートのＡＵＣＴ及び
ＡＯＣＴ用の改良した制御回路を提供することである。
この構成により、アンダーシュート又はオーバーシュー
ト散逸用犠牲電流は、集積回路装置の動作速度に一致し
て積極的にカットオフ即ち遮断される。本発明の更に別
の目的とするところは、高速集積回路適用のために出力
プルアップ及びプルダウントランジスタ要素の高速なタ
ーンオフを与えるために、出力段のデータ入力及び出力
プルアップ及びプルダウントランジスタ要素の間に結合
して入力条件フィードフォワードトランジスタ要素を提
供することである。
き従来技術の欠点を解消し、高速高周波数動作に適用可
能な集積回路の出力段接地及び供給リードにおける寄生
タンク回路エネルギを散逸させるための改善したアンチ
・ノイズ回路を提供することを目的とする。本発明の別
の目的とするところは、集積回路装置のデータ入力端に
おける次続の反対エッジのスイッチングイベントが発生
すると、積極的にＡＵＣＴ，ＡＯＣＴをターンオフさせ
且つ長期化された犠牲電流を遮断するアンチ・アンダー
シュート及びアンチ・オーバーシュートのＡＵＣＴ及び
ＡＯＣＴ用の改良した制御回路を提供することである。
この構成により、アンダーシュート又はオーバーシュー
ト散逸用犠牲電流は、集積回路装置の動作速度に一致し
て積極的にカットオフ即ち遮断される。本発明の更に別
の目的とするところは、高速集積回路適用のために出力
プルアップ及びプルダウントランジスタ要素の高速なタ
ーンオフを与えるために、出力段のデータ入力及び出力
プルアップ及びプルダウントランジスタ要素の間に結合
して入力条件フィードフォワードトランジスタ要素を提
供することである。
【００２３】
【課題を解決するための手段】本発明によれば、集積回
路装置の電力レールにおいて接地アンダーシュート及び
Ｖccオーバーシュートを発生させる犠牲タンク回路エネ
ルギを散逸させるためのアンチ・ノイズ回路が提供され
る。この様な集積回路装置は、高及び低電位のデータ信
号を受取るためのデータ入力端を有すると共に出力端に
おいてデータ信号を供給するためのスイッチング出力ト
ランジスタ要素を有する出力段を具備している。集積回
路装置の接地及び供給出力電力レールは、出力トランジ
スタ要素のスイッチング時に電力レールノイズへ露呈さ
れるリードインダクタンスによって特性付けられる。
路装置の電力レールにおいて接地アンダーシュート及び
Ｖccオーバーシュートを発生させる犠牲タンク回路エネ
ルギを散逸させるためのアンチ・ノイズ回路が提供され
る。この様な集積回路装置は、高及び低電位のデータ信
号を受取るためのデータ入力端を有すると共に出力端に
おいてデータ信号を供給するためのスイッチング出力ト
ランジスタ要素を有する出力段を具備している。集積回
路装置の接地及び供給出力電力レールは、出力トランジ
スタ要素のスイッチング時に電力レールノイズへ露呈さ
れるリードインダクタンスによって特性付けられる。
【００２４】本発明に基づくアンチ・ノイズ回路の構成
要素は、例えば電源電流源などのような電流源、及びス
イッチング出力トランジスタ要素とは別のアンチ・ノイ
ズ回路トランジスタ要素を包含している。アンチ・ノイ
ズ回路トランジスタ要素は、主要電流経路と、電気的エ
ネルギ散逸用抵抗を与える該主要電流経路内の選択され
た抵抗と、アンチ・ノイズ回路トランジスタ要素の導通
状態を制御する制御ノードとを有している。アンチ・ノ
イズ回路は、電流源、主要電流経路内に散逸用抵抗を与
えるアンチ・ノイズ回路トランジスタ要素、電力レール
リードインダクタンスを、犠牲電流経路内に直列的に結
合している。
要素は、例えば電源電流源などのような電流源、及びス
イッチング出力トランジスタ要素とは別のアンチ・ノイ
ズ回路トランジスタ要素を包含している。アンチ・ノイ
ズ回路トランジスタ要素は、主要電流経路と、電気的エ
ネルギ散逸用抵抗を与える該主要電流経路内の選択され
た抵抗と、アンチ・ノイズ回路トランジスタ要素の導通
状態を制御する制御ノードとを有している。アンチ・ノ
イズ回路は、電流源、主要電流経路内に散逸用抵抗を与
えるアンチ・ノイズ回路トランジスタ要素、電力レール
リードインダクタンスを、犠牲電流経路内に直列的に結
合している。
【００２５】アンチ・ノイズ回路トランジスタ要素の制
御ノードに制御回路が結合されており、出力端における
電位レベルの最初のスイッチングに続いて、犠牲電流経
路内に犠牲電流の流れを発生させる。犠牲電流は、出力
端における電位レベルの遷移に続いて、アンチ・ノイズ
回路トランジスタ要素の散逸用抵抗において寄生タンク
回路エネルギを散逸させる。
御ノードに制御回路が結合されており、出力端における
電位レベルの最初のスイッチングに続いて、犠牲電流経
路内に犠牲電流の流れを発生させる。犠牲電流は、出力
端における電位レベルの遷移に続いて、アンチ・ノイズ
回路トランジスタ要素の散逸用抵抗において寄生タンク
回路エネルギを散逸させる。
【００２６】本発明によれば、制御回路は、出力段のデ
ータ入力端と、アンチ・ノイズ回路トランジスタ要素の
制御ノードとの間に結合された活性プルアップ及びプル
ダウンパスゲートを有している。該パスゲートは、デー
タ入力端における電位レベルの２番目の即ち反対のエッ
ジスイッチングに続いて、アンチ・ノイズ回路トランジ
スタ要素を積極的にターンオフさせるべく結合されてい
るパスゲートプルアップトランジスタ要素及びパスゲー
トプルダウントランジスタ要素を有している。該プルア
ップ及びプルダウンパスゲートトランジスタ要素は、デ
ータ入力端へ結合した制御ノードを有している。パスゲ
ート出力端は、アンチ・ノイズ回路トランジスタ要素の
制御ノードへ結合されている。
ータ入力端と、アンチ・ノイズ回路トランジスタ要素の
制御ノードとの間に結合された活性プルアップ及びプル
ダウンパスゲートを有している。該パスゲートは、デー
タ入力端における電位レベルの２番目の即ち反対のエッ
ジスイッチングに続いて、アンチ・ノイズ回路トランジ
スタ要素を積極的にターンオフさせるべく結合されてい
るパスゲートプルアップトランジスタ要素及びパスゲー
トプルダウントランジスタ要素を有している。該プルア
ップ及びプルダウンパスゲートトランジスタ要素は、デ
ータ入力端へ結合した制御ノードを有している。パスゲ
ート出力端は、アンチ・ノイズ回路トランジスタ要素の
制御ノードへ結合されている。
【００２７】アクティブなプルアップ及びプルダウンパ
スゲートを有する制御回路の特徴の一つは、出力プルア
ップ又はプルダウントランジスタ要素のスイッチングに
よって発生される寄生タンク回路エネルギを散逸させる
ために、出力端における電位レベルの遷移に続いて、ア
ンチ・ノイズ回路トランジスタ要素を介して犠牲電流が
開始されるということである。より重要なことである
が、アクティブプルアップ及びプルダウンパスゲート
は、データ入力端における２番目の反対方向の電位遷移
に続いて、犠牲電流を迅速にカットオフし終了させる。
従って、アクティブなプルアップ及びプルダウンパスゲ
ートは、高速適用のための集積回路装置の動作周波数
で、データ入力端における反対エッジの遷移が発生する
と、アンチ・ノイズ回路トランジスタ要素をリセットす
る。
スゲートを有する制御回路の特徴の一つは、出力プルア
ップ又はプルダウントランジスタ要素のスイッチングに
よって発生される寄生タンク回路エネルギを散逸させる
ために、出力端における電位レベルの遷移に続いて、ア
ンチ・ノイズ回路トランジスタ要素を介して犠牲電流が
開始されるということである。より重要なことである
が、アクティブプルアップ及びプルダウンパスゲート
は、データ入力端における２番目の反対方向の電位遷移
に続いて、犠牲電流を迅速にカットオフし終了させる。
従って、アクティブなプルアップ及びプルダウンパスゲ
ートは、高速適用のための集積回路装置の動作周波数
で、データ入力端における反対エッジの遷移が発生する
と、アンチ・ノイズ回路トランジスタ要素をリセットす
る。
【００２８】好適実施例においては、プルアップパスゲ
ートトランジスタ要素はＰＭＯＳトランジスタ要素であ
り、且つプルダウンパスゲートトランジスタ要素はＮＭ
ＯＳトランジスタ要素である。非反転出力段に対して
は、ＰＭＯＳプルアップ及びＮＭＯＳプルダウンパスゲ
ートトランジスタ要素の制御ノードは、インバータを介
して、データ入力端へ結合されている。アンチ・アンダ
ーシュート回路の場合には、ＰＭＯＳプルアップパスゲ
ートトランジスタ要素は、データ入力端における反対方
向のエッジ信号に応答して、アンチ・アンダーシュート
回路トランジスタ要素ＡＵＣＴの迅速なターンオフのた
めに、リセットトランジスタ要素として機能する。アン
チ・オーバーシュート回路の場合には、ＮＭＯＳプルダ
ウンパスゲートトランジスタ要素が、データ入力端にお
ける反対方向のエッジ信号に応答してアンチ・オーバー
シュート回路トランジスタ要素ＡＯＣＴを迅速にターン
オフするためのリセットトランジスタ要素として機能す
る。
ートトランジスタ要素はＰＭＯＳトランジスタ要素であ
り、且つプルダウンパスゲートトランジスタ要素はＮＭ
ＯＳトランジスタ要素である。非反転出力段に対して
は、ＰＭＯＳプルアップ及びＮＭＯＳプルダウンパスゲ
ートトランジスタ要素の制御ノードは、インバータを介
して、データ入力端へ結合されている。アンチ・アンダ
ーシュート回路の場合には、ＰＭＯＳプルアップパスゲ
ートトランジスタ要素は、データ入力端における反対方
向のエッジ信号に応答して、アンチ・アンダーシュート
回路トランジスタ要素ＡＵＣＴの迅速なターンオフのた
めに、リセットトランジスタ要素として機能する。アン
チ・オーバーシュート回路の場合には、ＮＭＯＳプルダ
ウンパスゲートトランジスタ要素が、データ入力端にお
ける反対方向のエッジ信号に応答してアンチ・オーバー
シュート回路トランジスタ要素ＡＯＣＴを迅速にターン
オフするためのリセットトランジスタ要素として機能す
る。
【００２９】出力段のスイッチング出力トランジスタ要
素は、出力プルアップトランジスタ要素及び出力プルダ
ウントランジスタ要素によって与えられている。アンチ
・アンダーシュート回路の形態でのアンチ・ノイズ回路
の場合には、アンチ・アンダーシュート回路が、電流
源、主要電流経路内に散逸用抵抗を有するアンチ・アン
ダーシュート回路トランジスタ要素ＡＵＣＴ、及び接地
出力電力レールリードインダクタンスを、犠牲電流経路
内において直列に結合している。制御回路は、ＡＵＣＴ
へ結合されており、出力端における高から低電位への遷
移期間中に出力プルダウントランジスタ要素のスイッチ
ングオン期間中に犠牲電流経路内に犠牲電流の流れを発
生させる。この犠牲電流は、ＡＵＣＴの散逸用抵抗にお
いて、接地出力電力レールからの寄生接地アンダーシュ
ートエネルギを散逸させる。ＰＭＯＳプルアップパスゲ
ートトランジスタ要素は、犠牲電流の流れを終了させる
ためのリセットトランジスタとして機能し、且つデータ
入力端における反対方向の低から高電位への遷移に続い
てＡＵＣＴをリセットする。
素は、出力プルアップトランジスタ要素及び出力プルダ
ウントランジスタ要素によって与えられている。アンチ
・アンダーシュート回路の形態でのアンチ・ノイズ回路
の場合には、アンチ・アンダーシュート回路が、電流
源、主要電流経路内に散逸用抵抗を有するアンチ・アン
ダーシュート回路トランジスタ要素ＡＵＣＴ、及び接地
出力電力レールリードインダクタンスを、犠牲電流経路
内において直列に結合している。制御回路は、ＡＵＣＴ
へ結合されており、出力端における高から低電位への遷
移期間中に出力プルダウントランジスタ要素のスイッチ
ングオン期間中に犠牲電流経路内に犠牲電流の流れを発
生させる。この犠牲電流は、ＡＵＣＴの散逸用抵抗にお
いて、接地出力電力レールからの寄生接地アンダーシュ
ートエネルギを散逸させる。ＰＭＯＳプルアップパスゲ
ートトランジスタ要素は、犠牲電流の流れを終了させる
ためのリセットトランジスタとして機能し、且つデータ
入力端における反対方向の低から高電位への遷移に続い
てＡＵＣＴをリセットする。
【００３０】本発明の別の特徴によれば、データ入力端
と出力プルダウントランジスタ要素の制御ノードとの間
に結合して第一入力条件フィードフォワードトランジス
タ要素ＩＣＦＴ１が設けられている。このＩＣＦＴ１
は、データ入力端における反対方向の低から高電位への
遷移に続いて出力プルダウントランジスタ要素の迅速な
ターンオフを与え、集積回路装置の動作速度及び出力特
性を改善している。
と出力プルダウントランジスタ要素の制御ノードとの間
に結合して第一入力条件フィードフォワードトランジス
タ要素ＩＣＦＴ１が設けられている。このＩＣＦＴ１
は、データ入力端における反対方向の低から高電位への
遷移に続いて出力プルダウントランジスタ要素の迅速な
ターンオフを与え、集積回路装置の動作速度及び出力特
性を改善している。
【００３１】アンチ・オーバーシュート回路の形態での
アンチ・ノイズ回路の場合には、アンチ・オーバーシュ
ート回路が、電流源、散逸用抵抗を有するアンチ・オー
バーシュート回路トランジスタ要素ＡＯＣＴ、及び供給
出力電力レールリードインダクタンスを、犠牲電流経路
内に直列的に結合する。制御回路は、出力端における低
から高電位への遷移期間中において出力プルアップトラ
ンジスタ要素のスイッチングオン期間中に、犠牲電流経
路内に犠牲電流の流れを発生させるべく結合されてい
る。犠牲電流は、ＡＯＣＴの散逸用抵抗において、供給
出力電力レールからの寄生Ｖccオーバーシュートエネル
ギを散逸させる。ＮＭＯＳプルダウンパスゲートトラン
ジスタ要素は、データ入力端における反対方向の高から
低電位への遷移に続いて犠牲電流の流れをカットオフし
て終了させ且つＡＯＣＴをリセットするリセットトラン
ジスタとして機能する。
アンチ・ノイズ回路の場合には、アンチ・オーバーシュ
ート回路が、電流源、散逸用抵抗を有するアンチ・オー
バーシュート回路トランジスタ要素ＡＯＣＴ、及び供給
出力電力レールリードインダクタンスを、犠牲電流経路
内に直列的に結合する。制御回路は、出力端における低
から高電位への遷移期間中において出力プルアップトラ
ンジスタ要素のスイッチングオン期間中に、犠牲電流経
路内に犠牲電流の流れを発生させるべく結合されてい
る。犠牲電流は、ＡＯＣＴの散逸用抵抗において、供給
出力電力レールからの寄生Ｖccオーバーシュートエネル
ギを散逸させる。ＮＭＯＳプルダウンパスゲートトラン
ジスタ要素は、データ入力端における反対方向の高から
低電位への遷移に続いて犠牲電流の流れをカットオフし
て終了させ且つＡＯＣＴをリセットするリセットトラン
ジスタとして機能する。
【００３２】本発明は、更に、出力プルアップトランジ
スタ要素の制御ノードとデータ入力端との間に結合した
第二入力条件フィードフォワードトランジスタ要素ＩＣ
ＦＴ２を与えている。このＩＣＦＴ２は、データ入力端
における反対方向の高から低電位への遷移に続いて出力
プルアップトランジスタ要素を迅速にターンオフさせる
べく結合されている。ＩＣＦＴ２は、更に、集積回路装
置の速度及び出力特性を改善している。
スタ要素の制御ノードとデータ入力端との間に結合した
第二入力条件フィードフォワードトランジスタ要素ＩＣ
ＦＴ２を与えている。このＩＣＦＴ２は、データ入力端
における反対方向の高から低電位への遷移に続いて出力
プルアップトランジスタ要素を迅速にターンオフさせる
べく結合されている。ＩＣＦＴ２は、更に、集積回路装
置の速度及び出力特性を改善している。
【００３３】本発明は、二状態及びトライステート（三
状態）出力バッファ回路の両方に適用することが可能で
ある。トライステート回路の場合には、適宜の出力イネ
ーブルＯＥ及びＯＥ信号及び対応する出力イネーブル回
路トランジスタ要素が、回路要素をトライステートモー
ドにディスエーブルさせるために設けられる。
状態）出力バッファ回路の両方に適用することが可能で
ある。トライステート回路の場合には、適宜の出力イネ
ーブルＯＥ及びＯＥ信号及び対応する出力イネーブル回
路トランジスタ要素が、回路要素をトライステートモー
ドにディスエーブルさせるために設けられる。
【００３４】
【実施例】図４Ａ，４Ｂ，４Ｃを一体的に組合わせる
と、本発明に基づく改良型アンチ・ノイズ回路が構成さ
れる。基本的な出力バッファ回路は、主に、図４Ａに示
されており、一方アンチ・アンダーシュート回路及びア
ンチ・オーバーシュート回路部分は、主に、図４Ｂ及び
図４Ｃに示されている。図１の回路要素の回路機能を実
質的に実行する回路要素は同一の参照番号が付されてい
る。しかしながら、図１のアンチ・接地バウンス回路
は、図４の回路からは取除かれている。その結果、出力
イネーブルＯＥトランジスタ要素Ｐ７，Ｎ７，Ｐ９，Ｎ
９は、トライステートモード期間中に、出力段をディス
エーブルさせるためのＯＥトランジスタ要素の機能のみ
を与えている。該トライステートトランジスタ要素即ち
ＴＣＴトランジスタＰ７，Ｎ７は、図１における如く、
アンチ・バウンストランジスタ要素即ちＡＢＴとして機
能することはない。
と、本発明に基づく改良型アンチ・ノイズ回路が構成さ
れる。基本的な出力バッファ回路は、主に、図４Ａに示
されており、一方アンチ・アンダーシュート回路及びア
ンチ・オーバーシュート回路部分は、主に、図４Ｂ及び
図４Ｃに示されている。図１の回路要素の回路機能を実
質的に実行する回路要素は同一の参照番号が付されてい
る。しかしながら、図１のアンチ・接地バウンス回路
は、図４の回路からは取除かれている。その結果、出力
イネーブルＯＥトランジスタ要素Ｐ７，Ｎ７，Ｐ９，Ｎ
９は、トライステートモード期間中に、出力段をディス
エーブルさせるためのＯＥトランジスタ要素の機能のみ
を与えている。該トライステートトランジスタ要素即ち
ＴＣＴトランジスタＰ７，Ｎ７は、図１における如く、
アンチ・バウンストランジスタ要素即ちＡＢＴとして機
能することはない。
【００３５】接地バウンス及びＶccドループは、出力プ
ルアップ及びプルダウントランジスタ要素Ｐ２，Ｎ２の
段階的なターンオンによって、図４Ａの回路において抑
圧されている。このために、出力プルダウントランジス
タＮ２は三つの並列した出力プルダウントランジスタ要
素Ｎ２Ａ，Ｎ２Ｂ，Ｎ２Ｃへ分割されている。段階的な
ターンオン出力プルダウントランジスタ要素Ｎ２Ａ，Ｎ
２Ｂ，Ｎ２Ｃは、遅延抵抗Ｒ４，Ｒ５，Ｒ６によって分
離されている。その結果、出力端ＶOUT における高から
低電位への遷移があると、比較的大きなチャンネル幅プ
ルダウントランジスタ要素Ｎ２Ｃにより大きなシンク用
電流が完成される前に、比較的小さなチャンネル幅プル
ダウントランジスタ要素Ｎ２Ａ，Ｎ２Ｂにより小さなシ
ンク用電流が開始される。この構成により、出力電力接
地における接地バウンスはより小さなインクリメント即
ち増分に分割され、大きなスパイクが発生することを回
避している。
ルアップ及びプルダウントランジスタ要素Ｐ２，Ｎ２の
段階的なターンオンによって、図４Ａの回路において抑
圧されている。このために、出力プルダウントランジス
タＮ２は三つの並列した出力プルダウントランジスタ要
素Ｎ２Ａ，Ｎ２Ｂ，Ｎ２Ｃへ分割されている。段階的な
ターンオン出力プルダウントランジスタ要素Ｎ２Ａ，Ｎ
２Ｂ，Ｎ２Ｃは、遅延抵抗Ｒ４，Ｒ５，Ｒ６によって分
離されている。その結果、出力端ＶOUT における高から
低電位への遷移があると、比較的大きなチャンネル幅プ
ルダウントランジスタ要素Ｎ２Ｃにより大きなシンク用
電流が完成される前に、比較的小さなチャンネル幅プル
ダウントランジスタ要素Ｎ２Ａ，Ｎ２Ｂにより小さなシ
ンク用電流が開始される。この構成により、出力電力接
地における接地バウンスはより小さなインクリメント即
ち増分に分割され、大きなスパイクが発生することを回
避している。
【００３６】同様に、出力段のプルアップ側において、
出力プルアップトランジスタ要素Ｐ２は、遅延抵抗Ｒ
１，Ｒ２，Ｒ３によって分離されたプルアップトランジ
スタ要素Ｐ２Ａ，Ｐ２Ｂ，Ｐ２Ｃに分割されている。出
力端ＶOUT における低から高電位レベルへの遷移がある
と、大きなソース即ち供給用電流がプルアップトランジ
スタ要素Ｐ２Ｃによって完成される前に、比較的小さな
チャンネル幅のプルアップトランジスタ要素Ｐ２Ａ，Ｐ
２Ｂが小さなインクリメント即ち増分のソース即ち供給
用電流を開始させる。この構成により、Ｖccドループは
より小さなインクリメント即ち増分に分割され、大きな
スパイクの発生を回避している。段階的なターンオン成
分に対する例示的な値を表Ｉに示してある。遅延抵抗Ｒ
３及びＲ６は、例えば、２ＫΩの範囲のプログラム可能
なＰ型及びＮ型拡散抵抗を有している。
出力プルアップトランジスタ要素Ｐ２は、遅延抵抗Ｒ
１，Ｒ２，Ｒ３によって分離されたプルアップトランジ
スタ要素Ｐ２Ａ，Ｐ２Ｂ，Ｐ２Ｃに分割されている。出
力端ＶOUT における低から高電位レベルへの遷移がある
と、大きなソース即ち供給用電流がプルアップトランジ
スタ要素Ｐ２Ｃによって完成される前に、比較的小さな
チャンネル幅のプルアップトランジスタ要素Ｐ２Ａ，Ｐ
２Ｂが小さなインクリメント即ち増分のソース即ち供給
用電流を開始させる。この構成により、Ｖccドループは
より小さなインクリメント即ち増分に分割され、大きな
スパイクの発生を回避している。段階的なターンオン成
分に対する例示的な値を表Ｉに示してある。遅延抵抗Ｒ
３及びＲ６は、例えば、２ＫΩの範囲のプログラム可能
なＰ型及びＮ型拡散抵抗を有している。
【００３７】出力プルアップ及びプルダウントランジス
タ要素の段階的ターンオン及び二股型ターンオンを使用
してスイッチングにより誘起されるノイズを減少させる
ことに関するその他の説明及び背景については、１９９
０年１０月２日に発行された米国特許第４，９６１，０
１０号（Ｊｅｆｆｒｅｙ Ｂ． Ｄａｖｉｓ）及び１９
９０年２月２２日に出願され本願出願人に譲渡されてい
る米国特許出願第４８３，９２７号（Ｊｅｆｆｒｅｙ
Ｂ． Ｄａｖｉｓ）に記載されている。
タ要素の段階的ターンオン及び二股型ターンオンを使用
してスイッチングにより誘起されるノイズを減少させる
ことに関するその他の説明及び背景については、１９９
０年１０月２日に発行された米国特許第４，９６１，０
１０号（Ｊｅｆｆｒｅｙ Ｂ． Ｄａｖｉｓ）及び１９
９０年２月２２日に出願され本願出願人に譲渡されてい
る米国特許出願第４８３，９２７号（Ｊｅｆｆｒｅｙ
Ｂ． Ｄａｖｉｓ）に記載されている。
【００３８】本発明のアンチ・アンダーシュート回路部
分は図４Ｂに示されている。図４Ｂの回路要素ＡＵＣ
Ｔ，ＯＣＮ１，ＯＥＣＴ１，ＣＰＲ１，ＯＣＴ１，ＩＣ
Ｔ１は、図１に関して説明した回路要素ＡＵＣＴ，ＯＣ
Ｎ，ＯＣＥＴ１，ＣＰＲ，ＯＣＴ，ＩＣＴ１と実質的に
同一の態様で動作し且つ同一の回路機能を有する実質的
に同一の回路構成を有するものである。注意すべきこと
であるが、図４の回路においては、アンチ・ノイズ回路
は、ＧＵＳ入力を有するＡＵＳＴが除去されているとい
う点において簡単化されている。制御経路抵抗ＣＰＲ
１、即ちゲートを接地したＰＭＯＳトランジスタ要素
が、図１のＣＰＲ及びＡＵＳＴを置換するために、１
４，１８のそれぞれのチャンネル幅及び長さ寸法を有す
るように選択されている。ＧＵＳ制御を有するＡＵＳＴ
は、オプションとして、残すことも可能であるが、図４
の回路内に組込むことも可能である。
分は図４Ｂに示されている。図４Ｂの回路要素ＡＵＣ
Ｔ，ＯＣＮ１，ＯＥＣＴ１，ＣＰＲ１，ＯＣＴ１，ＩＣ
Ｔ１は、図１に関して説明した回路要素ＡＵＣＴ，ＯＣ
Ｎ，ＯＣＥＴ１，ＣＰＲ，ＯＣＴ，ＩＣＴ１と実質的に
同一の態様で動作し且つ同一の回路機能を有する実質的
に同一の回路構成を有するものである。注意すべきこと
であるが、図４の回路においては、アンチ・ノイズ回路
は、ＧＵＳ入力を有するＡＵＳＴが除去されているとい
う点において簡単化されている。制御経路抵抗ＣＰＲ
１、即ちゲートを接地したＰＭＯＳトランジスタ要素
が、図１のＣＰＲ及びＡＵＳＴを置換するために、１
４，１８のそれぞれのチャンネル幅及び長さ寸法を有す
るように選択されている。ＧＵＳ制御を有するＡＵＳＴ
は、オプションとして、残すことも可能であるが、図４
の回路内に組込むことも可能である。
【００３９】図４Ｂに示した如き本発明に基づくアンチ
・アンダーシュート回路の改良は、ＰＭＯＳプルアップ
トランジスタ要素ＲＳＴ１を付加したことであって、そ
れは、前述した如く、アンチ・アンダーシュート回路ト
ランジスタ要素ＡＵＣＴのアクティブなターンオフ及び
リセット動作のためのリセットトランジスタとして機能
する。図４Ｂに示した如く、ＰＭＯＳリセットトランジ
スタ要素ＲＳＴ１は、ＮＭＯＳ入力条件トランジスタ要
素ＩＣＴ１と結合されて、プルアップ及びプルダウント
ランジスタ要素を有する反転用パスゲートを形成してい
る。この反転用パスゲートプルアップ及びプルダウント
ランジスタ要素の制御ノードは、データ入力ネットワー
クインバータＤＩＮを介してデータ入力端へ結合されて
いる。この反転用パスゲートプルアップ及びプルダウン
トランジスタ要素ＲＳＴ１，ＩＣＴ１の導通状態は、反
転されたデータ入力信号ＶINによって条件付けされ且つ
反対の位相である。
・アンダーシュート回路の改良は、ＰＭＯＳプルアップ
トランジスタ要素ＲＳＴ１を付加したことであって、そ
れは、前述した如く、アンチ・アンダーシュート回路ト
ランジスタ要素ＡＵＣＴのアクティブなターンオフ及び
リセット動作のためのリセットトランジスタとして機能
する。図４Ｂに示した如く、ＰＭＯＳリセットトランジ
スタ要素ＲＳＴ１は、ＮＭＯＳ入力条件トランジスタ要
素ＩＣＴ１と結合されて、プルアップ及びプルダウント
ランジスタ要素を有する反転用パスゲートを形成してい
る。この反転用パスゲートプルアップ及びプルダウント
ランジスタ要素の制御ノードは、データ入力ネットワー
クインバータＤＩＮを介してデータ入力端へ結合されて
いる。この反転用パスゲートプルアップ及びプルダウン
トランジスタ要素ＲＳＴ１，ＩＣＴ１の導通状態は、反
転されたデータ入力信号ＶINによって条件付けされ且つ
反対の位相である。
【００４０】更に、ＮＭＯＳ入力条件トランジスタ要素
ＩＣＴ１の主要電流経路は、ＮＭＯＳ出力条件トランジ
スタ要素ＯＣＴ１と直列結合されており、そのトランジ
スタ要素は、出力条件ネットワークＯＣＮ１を介して出
力バッファ回路の出力端ＶOUT における論理状態によっ
て条件付けされる導通状態を有する別のパスゲート要素
である。論理条件トランジスタ要素ＲＳＴ１，ＩＣＴ
１，ＯＣＴ１は、一体的に、結合アクティブプルアップ
及びプルダウンパスゲートＰＰＰＧＴ１を形成してお
り、それは、少なくとも１個のＰＭＯＳプルアップトラ
ンジスタ要素ＲＳＴ１と、少なくとも１個のＮＭＯＳプ
ルダウントランジスタ要素ＩＣＴ１（この場合には、第
二ＮＭＯＳトランジスタ要素ＯＣＴ１と直列的に結合さ
れている）を有している。
ＩＣＴ１の主要電流経路は、ＮＭＯＳ出力条件トランジ
スタ要素ＯＣＴ１と直列結合されており、そのトランジ
スタ要素は、出力条件ネットワークＯＣＮ１を介して出
力バッファ回路の出力端ＶOUT における論理状態によっ
て条件付けされる導通状態を有する別のパスゲート要素
である。論理条件トランジスタ要素ＲＳＴ１，ＩＣＴ
１，ＯＣＴ１は、一体的に、結合アクティブプルアップ
及びプルダウンパスゲートＰＰＰＧＴ１を形成してお
り、それは、少なくとも１個のＰＭＯＳプルアップトラ
ンジスタ要素ＲＳＴ１と、少なくとも１個のＮＭＯＳプ
ルダウントランジスタ要素ＩＣＴ１（この場合には、第
二ＮＭＯＳトランジスタ要素ＯＣＴ１と直列的に結合さ
れている）を有している。
【００４１】入力端ＶIN及び出力端ＶOUT の両方におい
て定常状態の高電位レベル信号が存在すると、出力条件
ネットワークＯＣＮ１を介して出力端における高電位レ
ベル信号が、出力条件トランジスタ要素ＯＣＴ１の条件
付けを行ない、従ってそれは導通状態になる。しかしな
がら、低電位の反転された入力信号ＶINが、プルダウン
パスゲートトランジスタ要素ＩＣＴ１を非導通状態に保
持し、且つプルアップパスゲートトランジスタ要素ＲＳ
Ｔ１を導通状態に保持する。その結果、ＰＭＯＳトラン
ジスタ要素ＡＵＣＴのゲートは、ＲＳＴ１及びＣＰＲ１
の両方によって充電され、従ってＡＵＣＴは導通状態で
はなく、犠牲電流は存在しない。データ入力端における
高から低電位への反対のエッジ遷移があると、プルアッ
プパスゲートトランジスタ要素はターンオフし、一方プ
ルダウンパスゲートトランジスタ要素ＩＣＴ１はターン
オンする。第二のプルダウンパスゲートトランジスタ要
素ＯＣＴ１は、既に、導通状態にあり、且つ出力バッフ
ァ回路を介しての低電位データ信号の伝搬遅延の期間中
導通状態のままである。従って、アンチ・アンダーシュ
ート回路トランジスタ要素のゲートが放電され、従って
ＡＵＣＴは、犠牲電流経路内に犠牲電流を導通させる。
て定常状態の高電位レベル信号が存在すると、出力条件
ネットワークＯＣＮ１を介して出力端における高電位レ
ベル信号が、出力条件トランジスタ要素ＯＣＴ１の条件
付けを行ない、従ってそれは導通状態になる。しかしな
がら、低電位の反転された入力信号ＶINが、プルダウン
パスゲートトランジスタ要素ＩＣＴ１を非導通状態に保
持し、且つプルアップパスゲートトランジスタ要素ＲＳ
Ｔ１を導通状態に保持する。その結果、ＰＭＯＳトラン
ジスタ要素ＡＵＣＴのゲートは、ＲＳＴ１及びＣＰＲ１
の両方によって充電され、従ってＡＵＣＴは導通状態で
はなく、犠牲電流は存在しない。データ入力端における
高から低電位への反対のエッジ遷移があると、プルアッ
プパスゲートトランジスタ要素はターンオフし、一方プ
ルダウンパスゲートトランジスタ要素ＩＣＴ１はターン
オンする。第二のプルダウンパスゲートトランジスタ要
素ＯＣＴ１は、既に、導通状態にあり、且つ出力バッフ
ァ回路を介しての低電位データ信号の伝搬遅延の期間中
導通状態のままである。従って、アンチ・アンダーシュ
ート回路トランジスタ要素のゲートが放電され、従って
ＡＵＣＴは、犠牲電流経路内に犠牲電流を導通させる。
【００４２】出力端ＶOUT へ低電位信号を伝搬させた
後、出力条件ネットワークＯＣＮ１は出力条件トランジ
スタ要素ＯＣＴ１をターンオフし、ＡＵＣＴのゲートか
らの放電電流を阻止する。ＣＰＲ１を介してのブリード
電流が、ＡＵＣＴのゲートの充電を開始するが、ＣＰＲ
１の抵抗のために、寄生タンク回路アンダーシュートエ
ネルギの散逸のために犠牲電流は長期化される。この長
期化された犠牲電流の発生期間中に、データ入力端ＶIN
において反対のエッジの低から高電位への遷移が発生す
ると、低電位の反転されたデータ信号ＶINがプルアップ
パスゲートトランジスタ要素ＲＳＴ１をターンオンし、
迅速にＡＵＣＴのゲートを充電し、ＡＵＣＴを非導通状
態にリセットし、且つ出力端ＶOUT を介しての犠牲電流
の流れをカットオフする。その結果、アンチ・アンダー
シュート回路は、出力スイッチング特性を劣化させるこ
となしに且つ改善した電力条件を持って、高速適用に対
する集積回路装置の動作周波数において各サイクル毎に
リセットされる。
後、出力条件ネットワークＯＣＮ１は出力条件トランジ
スタ要素ＯＣＴ１をターンオフし、ＡＵＣＴのゲートか
らの放電電流を阻止する。ＣＰＲ１を介してのブリード
電流が、ＡＵＣＴのゲートの充電を開始するが、ＣＰＲ
１の抵抗のために、寄生タンク回路アンダーシュートエ
ネルギの散逸のために犠牲電流は長期化される。この長
期化された犠牲電流の発生期間中に、データ入力端ＶIN
において反対のエッジの低から高電位への遷移が発生す
ると、低電位の反転されたデータ信号ＶINがプルアップ
パスゲートトランジスタ要素ＲＳＴ１をターンオンし、
迅速にＡＵＣＴのゲートを充電し、ＡＵＣＴを非導通状
態にリセットし、且つ出力端ＶOUT を介しての犠牲電流
の流れをカットオフする。その結果、アンチ・アンダー
シュート回路は、出力スイッチング特性を劣化させるこ
となしに且つ改善した電力条件を持って、高速適用に対
する集積回路装置の動作周波数において各サイクル毎に
リセットされる。
【００４３】図４Ｃに示したアンチ・ノイズ回路のアン
チ・オーバーシュート回路部分は、構成及び機能の両方
の点においてアンチ・アンダーシュート回路の鏡像関係
にある。しかしながら、図４Ｃのアンチ・オーバーシュ
ート回路においては、データ入力反転用ネットワークＤ
ＩＮを介してデータ入力端へ結合した制御ノードを持っ
た反転用パスゲートトランジスタ要素が、プルアップパ
スゲートトランジスタ要素ＩＣＴ３及びプルダウンパス
ゲートトランジスタ要素ＲＳＴ２によって与えられてい
る。従って、図４Ｃに示した如く、ＮＭＯＳプルダウン
トランジスタ要素ＲＳＴ２は、データ入力端ＶINにおけ
る高から低電位への反対のエッジ信号遷移の発生と共
に、アンチ・オーバーシュート回路トランジスタ要素Ａ
ＯＣＴを迅速にターンオフさせるためのリセットトラン
ジスタを与えている。ＰＭＯＳプルアップパスゲートト
ランジスタ要素は、ＰＭＯＳ出力条件トランジスタ要素
ＯＣＴ２と直列結合した主要電流経路を具備する入力条
件トランジスタ要素ＩＣＴ３によって与えられている。
チ・オーバーシュート回路部分は、構成及び機能の両方
の点においてアンチ・アンダーシュート回路の鏡像関係
にある。しかしながら、図４Ｃのアンチ・オーバーシュ
ート回路においては、データ入力反転用ネットワークＤ
ＩＮを介してデータ入力端へ結合した制御ノードを持っ
た反転用パスゲートトランジスタ要素が、プルアップパ
スゲートトランジスタ要素ＩＣＴ３及びプルダウンパス
ゲートトランジスタ要素ＲＳＴ２によって与えられてい
る。従って、図４Ｃに示した如く、ＮＭＯＳプルダウン
トランジスタ要素ＲＳＴ２は、データ入力端ＶINにおけ
る高から低電位への反対のエッジ信号遷移の発生と共
に、アンチ・オーバーシュート回路トランジスタ要素Ａ
ＯＣＴを迅速にターンオフさせるためのリセットトラン
ジスタを与えている。ＰＭＯＳプルアップパスゲートト
ランジスタ要素は、ＰＭＯＳ出力条件トランジスタ要素
ＯＣＴ２と直列結合した主要電流経路を具備する入力条
件トランジスタ要素ＩＣＴ３によって与えられている。
【００４４】直列結合されたＰＭＯＳパスゲート要素Ｉ
ＣＴ３及びＯＣＴ２は、ＮＭＯＳプルダウンパスゲート
トランジスタ要素ＲＳＴ２と結合されており、ＡＯＣＴ
のターンオン及びターンオフの両方の積極的な制御を行
なうための第二のアクティブプルアップ及びプルダウン
パスゲートＰＰＰＧＧＴ２を与えている。従って、アン
チ・オーバーシュート回路トランジスタ要素は、出力端
における低から高電位への遷移期間中に、寄生タンク回
路オーバーシュートエネルギを散逸させるための犠牲電
流を開始させるために制御される。データ入力端におけ
る反対のエッジの遷移が発生すると、リセットトランジ
スタ要素ＲＳＴ２が、集積回路装置の動作周波数に従っ
て、ＡＯＣＴの迅速なリセット動作及び犠牲電流のカッ
トオフを与える。他の点においては、アンチ・オーバー
シュート回路の要素は、アンチ・アンダーシュート回路
の同様の要素と同様の動作を行なう。アンチ・アンダー
シュート及びアンチ・オーバーシュート回路構成要素に
対する例示的な値を表ＩＩに与えてある。
ＣＴ３及びＯＣＴ２は、ＮＭＯＳプルダウンパスゲート
トランジスタ要素ＲＳＴ２と結合されており、ＡＯＣＴ
のターンオン及びターンオフの両方の積極的な制御を行
なうための第二のアクティブプルアップ及びプルダウン
パスゲートＰＰＰＧＧＴ２を与えている。従って、アン
チ・オーバーシュート回路トランジスタ要素は、出力端
における低から高電位への遷移期間中に、寄生タンク回
路オーバーシュートエネルギを散逸させるための犠牲電
流を開始させるために制御される。データ入力端におけ
る反対のエッジの遷移が発生すると、リセットトランジ
スタ要素ＲＳＴ２が、集積回路装置の動作周波数に従っ
て、ＡＯＣＴの迅速なリセット動作及び犠牲電流のカッ
トオフを与える。他の点においては、アンチ・オーバー
シュート回路の要素は、アンチ・アンダーシュート回路
の同様の要素と同様の動作を行なう。アンチ・アンダー
シュート及びアンチ・オーバーシュート回路構成要素に
対する例示的な値を表ＩＩに与えてある。
【００４５】図４Ａの基本的な出力バッファ回路を参照
すると、速度及び出力スイッチング特性における改良
は、更に、入力条件フィードフォワードトランジスタ要
素ＩＣＦＴ１及びＩＣＦＴ２によって与えられている。
ＮＭＯＳプルダウントランジスタ要素ＩＣＦＴ１へフィ
ードフォワードされる入力データ信号ＶINは、データ入
力端における低から高への遷移に応答して、大きな出力
プルダウントランジスタ要素ＮＣ２の迅速なターンオフ
を与えることを可能としている。ＰＭＯＳフィードフォ
ワードプルアップトランジスタ要素ＩＣＦＴ２へのデー
タ入力信号ＶINのフィードフォワードは、データ入力端
における高から低電位への遷移に応答して、比較的大き
な出力プルアップトランジスタ要素Ｐ２Ｃの迅速なター
ンオフを可能としている。トライステート出力バッファ
回路実施例においてアンチ・ノイズ回路が示されている
ので、ＯＥフィードフォワードトランジスタ要素ＯＥＦ
Ｔ及びＯＥＦＴは、更に、入力条件フィードフォワード
トランジスタ要素ＩＣＦＴ２及びＩＣＦＴ１をトライス
テートモードでディスエーブルさせるために与えられて
いる。このために、ＯＥ反転用ネットワークＯＥＩＮ
が、ＯＥ入力端におけるＯＥ信号に応答してＯＥ信号を
供給するために設けられている。アンチ・ノイズ回路
は、勿論、トライステート制御要素が存在しない、二状
態出力バッファ回路内に設けることも可能である。
すると、速度及び出力スイッチング特性における改良
は、更に、入力条件フィードフォワードトランジスタ要
素ＩＣＦＴ１及びＩＣＦＴ２によって与えられている。
ＮＭＯＳプルダウントランジスタ要素ＩＣＦＴ１へフィ
ードフォワードされる入力データ信号ＶINは、データ入
力端における低から高への遷移に応答して、大きな出力
プルダウントランジスタ要素ＮＣ２の迅速なターンオフ
を与えることを可能としている。ＰＭＯＳフィードフォ
ワードプルアップトランジスタ要素ＩＣＦＴ２へのデー
タ入力信号ＶINのフィードフォワードは、データ入力端
における高から低電位への遷移に応答して、比較的大き
な出力プルアップトランジスタ要素Ｐ２Ｃの迅速なター
ンオフを可能としている。トライステート出力バッファ
回路実施例においてアンチ・ノイズ回路が示されている
ので、ＯＥフィードフォワードトランジスタ要素ＯＥＦ
Ｔ及びＯＥＦＴは、更に、入力条件フィードフォワード
トランジスタ要素ＩＣＦＴ２及びＩＣＦＴ１をトライス
テートモードでディスエーブルさせるために与えられて
いる。このために、ＯＥ反転用ネットワークＯＥＩＮ
が、ＯＥ入力端におけるＯＥ信号に応答してＯＥ信号を
供給するために設けられている。アンチ・ノイズ回路
は、勿論、トライステート制御要素が存在しない、二状
態出力バッファ回路内に設けることも可能である。
【００４６】 表 Ｉ 段階的ターンオン実施例構成要素の値（図４Ａ） 構成要素 チャンネル幅μｍ又は抵抗値Ω Ｐ２Ａ ２６５μｍ Ｐ２Ｂ ２６５μｍ Ｐ２Ｃ １３２０μｍ Ｎ２Ａ １００μｍ Ｎ２Ｂ １００μｍ Ｎ２Ｃ ８００μｍ Ｒ１ １００Ω Ｒ２ ２１２Ω Ｒ３ １００Ω＋ＲＰＤｉｆｆ：０−５Ｋ Ｒ４ １５０Ω Ｒ５ ３００Ω Ｒ６ １５０Ω＋ＲＮＤｉｆｆ：０−５Ｋ 表 ＩＩ アンチ・アンダーシュート及びアンチ・オーバーシュート回路実施例の 構成要素の値 構成要素 チャンネル幅μｍ ＲＳＴ１ ２７μｍ ＩＣＴ１ １４μｍ ＯＣＴ１ １４μｍ ＯＰＲ１ １４μｍ ＯＥＣＴ１ １４μｍ ＡＵＣＴ ２４８μｍ ＲＳＴ２ １４μｍ ＩＣＴ３ ２７μｍ ＯＣＴ２ ２７μｍ ＯＰＲ２ ８μｍ ＯＥＣＴ３ １４μｍ ＡＯＣＴ １２８μｍ 以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
【図１】 関連した米国特許出願第３２７，３４８の図
２４に対応する結合型アンチ・ノイズ回路を示した概略
回路図。
２４に対応する結合型アンチ・ノイズ回路を示した概略
回路図。
【図２】 米国特許出願第３２７，３４８号の図１０に
対応し且つ図１の回路と共に使用するための接地アンダ
ーシュート検知器ＧＵＤ回路を示した部分的概略回路
図。
対応し且つ図１の回路と共に使用するための接地アンダ
ーシュート検知器ＧＵＤ回路を示した部分的概略回路
図。
【図３】 米国特許出願第３２７，３４８号の図７に対
応しており且つ図１の回路と共に使用するための接地バ
ウンス検知器ＧＢＤ回路を示した部分的概略回路図。
応しており且つ図１の回路と共に使用するための接地バ
ウンス検知器ＧＢＤ回路を示した部分的概略回路図。
【図４Ａ】 本発明の一実施例に基づいて構成された改
良型ノイズ回路を有する出力バッファの一部を示した概
略回路図。
良型ノイズ回路を有する出力バッファの一部を示した概
略回路図。
【図４Ｂ】 本発明の一実施例に基づいて構成された改
良型ノイズ回路を有する出力バッファの一部を示した概
略回路図。
良型ノイズ回路を有する出力バッファの一部を示した概
略回路図。
【図４Ｃ】 本発明の一実施例に基づいて構成された改
良型ノイズ回路を有する出力バッファの一部を示した概
略回路図。
良型ノイズ回路を有する出力バッファの一部を示した概
略回路図。
ＰＧ，ＰＶ 電力レール ＡＵＣＴ アンチ・アンダーシュート回路トランジスタ
要素 ＡＯＣＴ アンチ・オーバーシュート回路トランジスタ
要素 ＰＶ 電流源 ＲＳＴ１，ＩＣＴ３ プルアップパスゲートトランジス
タ要素 ＩＣＴ１，ＲＳＴ２ プルダウンパスゲートトランジス
タ要素 ＶIN データ入力端
要素 ＡＯＣＴ アンチ・オーバーシュート回路トランジスタ
要素 ＰＶ 電流源 ＲＳＴ１，ＩＣＴ３ プルアップパスゲートトランジス
タ要素 ＩＣＴ１，ＲＳＴ２ プルダウンパスゲートトランジス
タ要素 ＶIN データ入力端
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (20)
- 【請求項１】 集積回路装置の電源レールに接地アンダ
ーシュート及びＶccオーバーシュートを発生させる寄生
タンク回路エネルギを散逸させるアンチ・ノイズ回路に
おいて、前記集積回路装置は高及び低電位のデータ信号
を受取るデータ入力端（ＶIN）及び出力端（ＶOUT ）に
おいてデータ信号を送信するスイッチング出力トランジ
スタ要素（Ｎ２，Ｐ２）を具備する出力段を有してお
り、前記集積回路装置は前記出力トランジスタ要素のス
イッチング時に電力レールノイズに露呈されるリードイ
ンダクタンスにより特性付けられる接地及び供給出力電
力レール（ＰＧ，ＰＶ）を有しており、電流源（ＰＶ）
が設けられており、主要電流経路及び散逸用の抵抗値を
与える前記主要電流経路において選択した抵抗値を有す
る前記スイッチング出力トランジスタ要素（Ｎ２，Ｐ
２）とは別のアンチ・ノイズ回路トランジスタ要素（Ａ
ＵＣＴ，ＡＯＣＴ）が設けられており、前記アンチ・ノ
イズ回路トランジスタ要素は前記アンチ・ノイズ回路ト
ランジスタ要素の導通状態を制御するための制御ノード
を有しており、前記アンチ・ノイズ回路は前記電流源
（ＰＶ）、散逸用抵抗値を有する前記アンチ・ノイズ回
路トランジスタ要素（ＡＵＣＴ，ＡＯＣＴ）及び前記電
力レールリードインダクタンスを犠牲電流経路内に直列
して結合させており、前記アンチ・ノイズ回路トランジ
スタ要素（ＡＵＣＴ，ＡＯＣＴ）の制御ノードへ結合さ
れており前記散逸用抵抗において寄生タンク回路エネル
ギを散逸させるために前記出力端（ＶOUT ）における電
位レベルの最初のスイッチングに続いて前記犠牲電流経
路内に犠牲電流の流れを発生させる制御回路手段が設け
られており、前記制御回路手段は、前記アンチ・ノイズ
回路トランジスタ要素のデータ入力端と制御ノードとの
間に結合された活性プルアップ及びプルダウンパスゲー
ト（ＰＰＰＧＴ１）を有しており、前記パスゲートはプ
ルアップパスゲートトランジスタ要素（ＲＳＴ１，ＩＣ
Ｔ３）及びプルダウンパスゲートトランジスタ要素（Ｉ
ＣＴ１，ＲＳＴ２）を有しており、前記パスゲートは前
記データ入力端の電位レベルの２番目のスイッチングに
続いて、前記アンチ・ノイズ回路トランジスタ要素（Ａ
ＵＣＴ，ＡＯＣＴ）を積極的にターンオフさせるべく結
合されていることを特徴とするアンチ・ノイズ回路。 - 【請求項２】 請求項１において、前記プルアップ及び
プルダウンパスゲートトランジスタ要素（ＲＳＴ１，Ｉ
ＣＴ１）（ＩＣＴ３，ＲＳＴ２）は、前記データ入力端
（ＶIN）へ結合された制御ノードを有しており、且つ前
記パスゲートは前記アンチ・ノイズ回路トランジスタ要
素（ＡＵＣＴ，ＡＯＣＴ）の制御ノードへ結合されたパ
スゲート出力端を有していることを特徴とするアンチ・
ノイズ回路。 - 【請求項３】 請求項２において、前記プルアップパス
ゲートトランジスタ要素（ＲＳＴ１，ＩＣＴ３）はＰＭ
ＯＳトランジスタ要素であり、且つ前記プルダウンパス
ゲートトランジスタ要素（ＩＣＴ１，ＲＳＴ２）はＮＭ
ＯＳトランジスタ要素であり、前記プルアップ及びプル
ダウンパスゲートトランジスタ要素はインバータ（ＤＩ
Ｎ）を介してデータ入力端（ＶIN）へ結合された制御ノ
ードを有することを特徴とするアンチ・ノイズ回路。 - 【請求項４】 請求項１において、前記スイッチング出
力トランジスタ要素は、出力プルアップトランジスタ要
素（Ｐ２）及び出力プルダウントランジスタ要素（Ｎ
２）を有しており、前記アンチ・ノイズ回路は、前記電
流源、散逸用抵抗手段を具備するアンチ・ノイズ回路ト
ランジスタ要素（ＡＵＣＴ）、及び接地出力電力レール
リードインダクタンスを犠牲電流経路内に直列的に結合
しており、前記制御回路手段が、前記散逸用抵抗手段に
おいて接地出力電力レール（ＰＧ）から寄生接地アンダ
ーシュートエネルギを散逸させるために出力プルダウン
トランジスタ要素（Ｎ２）のスイッチングオン期間中に
犠牲電流経路内に犠牲電流の流れを発生させるべく結合
されており、且つ前記プルアップパスゲートトランジス
タ要素（ＲＳＴ１）が前記データ入力端（ＶIN）におけ
る低から高への電位の遷移に続いて前記犠牲電流の流れ
を終了させるべく結合されていることを特徴とするアン
チ・ノイズ回路。 - 【請求項５】 請求項１において、前記スイッチング出
力トランジスタ要素が出力プルアップトランジスタ要素
（Ｐ２）及び出力プルダウントランジスタ要素（Ｎ２）
を有しており、前記アンチ・ノイズ回路が、前記電流源
と、散逸用抵抗手段を具備するアンチ・ノイズ回路トラ
ンジスタ要素（ＡＯＣＴ）と、供給出力電力レールリー
ドインダクタンスとを前記犠牲電流経路内に直列的に結
合しており、前記制御回路手段が前記散逸用抵抗手段に
おいて供給出力電力レール（ＰＶ）から寄生Ｖccオーバ
ーシュートエネルギを散逸させるために出力プルアップ
トランジスタ要素（Ｐ２）のスイッチングオン期間中に
前記犠牲電流経路内に犠牲電流の流れを発生させるべく
結合されており、前記プルダウンパスゲートトランジス
タ要素（ＲＳＴ２）が、前記データ入力端における高か
ら低への電位の遷移に続いて前記犠牲電流の流れを終了
させるべく結合されていることを特徴とするアンチ・ノ
イズ回路。 - 【請求項６】 請求項４において、更に、前記データ入
力端（ＶIN）と出力プルダウントランジスタ要素（Ｎ
２）の制御ノードとの間に結合されており前記データ入
力端における低から高への電位の遷移に続いて前記出力
プルダウントランジスタ要素（Ｎ２）を迅速にターンオ
フさせるための第一入力条件フィードフォワードトラン
ジスタ要素（ＩＣＦＴ１）が設けられていることを特徴
とするアンチ・ノイズ回路。 - 【請求項７】 請求項５において、更に、前記データ入
力端（ＶIN）と出力プルアップトランジスタ要素（Ｐ
２）の制御ノードとの間に結合されており、前記データ
入力端における高から低への電位の遷移に続いて前記出
力プルアップトランジスタ要素（Ｐ２）を迅速にターン
オフさせるための第二入力条件フィードフォワードトラ
ンジスタ要素（ＩＣＦＴ２）が設けられていることを特
徴とするアンチ・ノイズ回路。 - 【請求項８】 請求項４において、前記制御回路手段
が、前記出力供給源（ＰＶ）と前記アンチ・ノイズ回路
トランジスタ要素（ＡＵＣＴ）制御ノードとの間に結合
されており、前記アンチ・ノイズ回路トランジスタ要素
（ＡＵＣＴ）のターンオフを遅延させ且つ前記出力端に
おける高から低電位への遷移に続いて前記アンチ・ノイ
ズ回路内の過渡的な犠牲電流の流れをイネーブルさせる
アンチ・アンダーシュート制御経路抵抗要素（ＣＰＲ
１）を有することを特徴とするアンチ・ノイズ回路。 - 【請求項９】 請求項５において、前記制御回路手段
が、前記出力供給源（ＰＶ）と前記アンチ・ノイズ回路
トランジスタ要素（ＡＯＣＴ）制御ノードとの間に結合
されており、前記アンチ・ノイズ回路トランジスタ要素
（ＡＯＣＴ）のターンオフを遅延させ且つ前記出力端に
おける低から高電位への遷移に続いて前記アンチ・ノイ
ズ回路内に過渡的な犠牲電流の流れをイネーブルさせる
アンチ・オーバーシュート制御経路抵抗要素（ＣＰＲ
２）を有することを特徴とするアンチ・ノイズ回路。 - 【請求項１０】 出力接地（ＰＧ）を有する出力接地リ
ード及び出力供給源（ＰＶ）を有する出力供給リードを
具備する少なくとも１個の出力段を持った集積回路用の
アンチ・アンダーシュート回路において、前記出力段
は、高及び低電位のデータ信号を受取るためのデータ入
力端（ＶIN）及びデータ信号を供給するための出力端
（ＶOUT ）、前記出力端と出力接地（ＰＧ）との間に結
合されており前記出力端から出力接地へ電流をシンクす
るための出力プルダウントランジスタ要素（Ｎ２）、出
力供給源（ＰＶ）と前記出力端との間に結合されており
前記出力供給源から前記出力端へ電流を供給するための
出力プルアップトランジスタ要素（Ｐ２）を有してお
り、前記トランジスタ要素の各々が主要電流経路及び主
要電流経路第一及び第二ノード、及び前記主要電流経路
の導通状態を制御するための制御ノード及び制御回路を
有しており、前記出力接地は、前記出力端における高か
ら低電位への遷移期間中における出力接地リードインダ
クタンスに起因する電位の接地アンダーシュートを包含
する接地ノイズへ露呈されるものであり、アンチ・アン
ダーシュート回路内に結合した主要電流経路第一及び第
二ノードを持ったアンチ・アンダーシュート回路トラン
ジスタ要素（ＡＵＣＴ）が設けられており、前記アンチ
・アンダーシュート回路は、直列的に結合された電流源
（ＰＶ）と、ＡＵＣＴの主要電流経路と、前記出力接地
リードインダクタンスとを有しており、前記出力端にお
ける高から低電位への遷移期間中に前記出力プルダウン
トランジスタ要素のスイッチオン時に前記ＡＵＣＴ主要
電流経路を介して且つ前記出力接地リードインダクタン
スを介して前記電流源からの犠牲電流の流れを確立する
ためのＡＵＣＴ制御回路（ＣＰＲ１，ＲＳＴ１，ＩＣＴ
１，ＯＣＴ１，ＯＣＮ１）が前記ＡＵＣＴの制御ノード
へ結合して設けられており、前記ＡＵＣＴは前記出力接
地リードインダクタンスからアンダーシュート電気エネ
ルギを散逸させるために導通状態において前記主要電流
経路内に選択した抵抗値を有しており、その際に電位の
接地アンダーシュートを前記出力接地内にダンプさせ、
前記ＡＵＣＴ制御回路は、前記データ入力端と前記ＡＵ
ＣＴ制御ノードとの間に結合された活性プルアップ及び
プルダウンパスゲート（ＰＰＰＧＴ１）を有しており、
前記パスゲートは、前記データ入力端へ結合した制御ノ
ードを持ったプルダウンパスゲートトランジスタ要素
（ＩＣＴ１）及びプルアップパスゲートトランジスタ要
素（ＲＳＴ１）を有すると共に前記ＡＵＣＴの制御ノー
ドへ結合されたパスゲート出力端を有しており、前記パ
スゲートは前記データ入力端（ＶIN）における低から高
への電位の遷移時に前記犠牲電流の流れを積極的にター
ンオフさせるべく結合されていることを特徴とするアン
チ・アンダーシュート回路。 - 【請求項１１】 請求項１０において、前記アンチ・ア
ンダーシュート回路は、前記出力段の出力端（ＶOUT ）
を介して出力供給源（ＰＶ）と出力接地（ＰＧ）との間
に結合されており、前記ＡＵＣＴの前記主要電流経路第
一及び第二ノードが前記出力プルアップトランジスタ要
素（Ｐ２）の主要電流経路第一及び第二ノードと並列的
に結合されており、且つ、更に、前記出力供給源（Ｐ
Ｖ）と前記ＡＵＣＴの制御ノードとの間において前記Ａ
ＵＣＴの制御回路内に結合してアンチ・アンダーシュー
ト制御経路抵抗要素（ＣＰＲ１）が設けられており、前
記ＣＰＲ１は前記出力端における高から低電位への遷移
に続いて前記ＡＵＣＴのターンオフを遅延させ、その際
に前記ＡＵＣＴの主要電流経路抵抗を介しての過渡的な
犠牲電流の流れ及び前記出力接地リードインダクタンス
内に格納されたアンダーシュート電気エネルギの散逸の
ための出力接地リードインダクタンスを確立し、前記Ｃ
ＰＲ１が前記プルアップパスゲートトランジスタ要素
（ＲＳＴ１）の主要電流経路と並列に結合されているこ
とを特徴とするアンチ・アンダーシュート回路。 - 【請求項１２】 請求項１１において、前記ＡＵＣＴの
それぞれの主要電流経路第一ノード及び出力プルアップ
トランジスタ要素が前記出力供給源（ＰＶ）へ結合され
ており、前記ＡＵＣＴのそれぞれの主要電流経路第二ノ
ード及び出力プルアップトランジスタ要素が前記出力段
の出力端へ結合されており、且つ前記ＡＵＣＴの制御ノ
ードが、前記ＡＵＣＴのターンオフを遅延させその際に
過渡的な犠牲電流の流れを確立するために前記制御経路
抵抗要素（ＣＰＲ）を介して出力供給源（ＰＶ）へ結合
されていることを特徴とするアンチ・アンダーシュート
回路。 - 【請求項１３】 請求項１０において、前記ＡＵＣＴ制
御回路が、前記ＣＰＲ１抵抗要素を介して前記ＡＵＣＴ
の制御ノードへ電流を供給するために前記ＡＵＣＴの制
御ノードと出力供給源（ＰＶ）との間に結合されたアン
チ・アンダーシュート制御経路抵抗要素（ＣＰＲ１）を
有すると共に、前記ＡＵＣＴの制御ノードへ動作結合さ
れた主要電流経路を持った論理条件トランジスタ要素
（ＯＣＴ１）を有しており、前記論理条件トランジスタ
要素（ＯＣＴ１）の制御ノードは、前記出力端の論理条
件に応答して前記ＡＵＣＴの導通状態を条件付け且つ制
御するために前記出力段の出力端へ動作結合されている
ことを特徴とするアンチ・アンダーシュート回路。 - 【請求項１４】 請求項１０において、前記ＡＵＣＴ制
御回路が、前記ＡＵＣＴ制御ノードと出力接地との間に
おいてそれぞれの主要電流経路と直列的に動作結合され
ているデータ入力条件トランジスタ（ＩＣＴ１）及び出
力条件トランジスタ（ＯＣＴ１）を具備する複数個の論
理条件トランジスタ要素を有しており、前記出力供給源
（ＰＶ）が制御経路抵抗要素（ＣＰＲ１）を介して前記
ＡＵＣＴ制御ノードへ結合されており、前記ＩＣＴ１が
前記出力段の入力端における信号により条件付けされ且
つ前記ＯＣＴ１は前記出力段の出力端における信号によ
り条件付けされて、前記電力接地リードインダクタンス
内に格納された電気的エネルギを散逸させるために、前
記出力供給源から前記アンチ・アンダーシュート回路内
に犠牲電流を確立するために前記出力端における高から
低電位への遷移と関連する前記ＡＵＣＴの主要電流経路
を介して、前記ＡＵＣＴ主要電流経路及び主要電流経路
の選択した抵抗を介し、且つ前記出力接地リードインダ
クタンスを介して過渡的導通状態を制御することを特徴
とするアンチ・アンダーシュート回路。 - 【請求項１５】 請求項１４において、更に、前記ＡＵ
ＣＴの電流条件により出力供給源（ＰＶ）における干渉
を減少させるために前記ＡＵＣＴのターンオン期間中に
犠牲電流におけるゆっくりとした上昇を発生させるため
に前記ＯＣＴ１の制御ノードへの出力条件信号の伝搬を
条件付けさせるための出力条件ネットワーク（ＯＣＮ
１）が出力端（ＶOUT ）と前記ＯＣＴ１の制御ノードと
の間に動作結合されていることを特徴とするアンチ・ア
ンダーシュート回路。 - 【請求項１６】 請求項１４において、前記出力段が出
力イネーブル信号（ＯＥ，ＯＥ_）を有するトライステ
ート出力装置を有しており、且つ前記ＡＵＣＴ制御回路
が、更に、前記トライステート出力装置の高インピーダ
ンス第三状態において前記ＡＵＣＴをディスエーブルさ
せるために前記ＡＵＣＴ制御回路へ動作結合されている
出力イネーブル条件トランジスタ要素（ＯＥＣＴ１）を
有することを特徴とするアンチ・アンダーシュート回
路。 - 【請求項１７】 請求項１０において、更に、データ入
力端における低から高電位への遷移に続いて前記出力プ
ルダウントランジスタ要素を迅速にターンオフさせるた
めに第一入力条件フィードフォワードトランジスタ要素
（ＩＣＦＴ１）がデータ入力端（ＶIN）と出力プルダウ
ントランジスタ要素（Ｎ２）の制御ノードとの間に結合
して設けられていることを特徴とするアンチ・アンダー
シュート回路。 - 【請求項１８】 請求項１７において、更に、データ入
力端における高から低電位への遷移に続いて出力プルア
ップトランジスタ要素を迅速にターンオフさせるため
に、第二入力条件フィードフォワードトランジスタ要素
（ＩＣＦＴ２）がデータ入力端（ＶIN）と出力プルアッ
プトランジスタ要素（Ｐ２）の制御ノードとの間に結合
して設けられていることを特徴とするアンチ・アンダー
シュート回路。 - 【請求項１９】 多段回路用のアンチ・オーバーシュー
ト回路において、出力供給源（ＰＶ）を有する出力Ｖcc
供給リードを具備する出力段が設けられており、前記出
力供給リードはリードインダクタンスを持っており、前
記出力段は高及び低電位のデータ信号を受取るための入
力端（ＶIN）を有すると共にデータ信号を供給するため
の出力端（ＶOUT ）を有しており、前記出力端から接地
へ電流をシンクするために前記出力端（ＶOUT ）と接地
（ＰＧ）との間に結合して出力プルダウントランジスタ
要素（Ｎ２）が設けられており、且つ前記出力供給源か
ら前記出力端へ電流を供給するために前記出力供給源
（ＰＶ）と前記出力端との間に結合して出力プルアップ
トランジスタ要素（Ｐ２）が設けられており、前記トラ
ンジスタ要素は主要電流経路及び主要電流経路第一及び
第二ノードを有すると共に、前記主要電流経路の導通状
態を制御するための制御ノード及び制御回路を有してお
り、前記出力供給源（ＰＶ）と、ＡＯＣＴの主要電流経
路と、接地と、出力供給リードインダクタンスとを直列
結合するアンチ・オーバーシュート回路内に結合されて
いる主要電流経路第一及び第二ノードを持ったアンチ・
オーバーシュート回路トランジスタ要素（ＡＯＣＴ）が
設けられており、前記出力端における低から高への電位
の遷移に続いて前記出力供給源（ＰＶ）からのＡＯＣＴ
主要電流経路を介し且つ前記出力供給リードインダクタ
ンスを介して犠牲電流の過渡的な流れを確立するために
前記ＡＯＣＴの制御ノードへ結合されているＡＯＣＴ制
御回路（ＣＰＲ２，ＲＳＴ２，ＩＣＴ３，ＯＣＴ２，Ｏ
ＣＮ２）が設けられており、前記ＡＯＣＴは、導通状態
において前記主要電流経路内に選択した抵抗値を有して
おり、前記出力供給（ＰＶ）リードインダクタンス内に
格納されたオーバーシュート電気エネルギを散逸させる
ための散逸用抵抗手段を与え、前記ＡＯＣＴ制御回路
は、前記データ入力端と前記ＡＯＣＴの制御ノードとの
間に結合されている活性プルアップ及びプルダウンパス
ゲートを有しており、前記パスゲートは、前記データ入
力端（ＶIN）における低から高への電位の遷移時に前記
犠牲電流を積極的にターンオフさせるために前記データ
入力端に結合された制御ノードと前記ＡＯＣＴ制御ノー
ドへ結合されたパスゲート出力端とを持ったプルアップ
パスゲートトランジスタ要素（ＩＣＴ３）及びプルダウ
ンパスゲートトランジスタ要素（ＲＳＴ２）を有するこ
とを特徴とするアンチ・オーバーシュート回路。 - 【請求項２０】 請求項１９において、更に、前記デー
タ入力端（ＶIN）における高から低電位への遷移時に出
力プルアップトランジスタ要素（Ｐ２）の高速のターン
オフのために前記データ入力端（ＶIN）と出力プルアッ
プトランジスタ要素（Ｐ２）の制御ノードとの間に結合
されている入力条件フィードフォワードトランジスタ要
素（ＩＣＦＴ２）が設けられていることを特徴とするア
ンチ・オーバーシュート回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US615077 | 1990-11-19 | ||
| US07/615,077 US5103118A (en) | 1990-11-19 | 1990-11-19 | High speed anti-undershoot and anti-overshoot circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621793A JPH0621793A (ja) | 1994-01-28 |
| JP3279607B2 true JP3279607B2 (ja) | 2002-04-30 |
Family
ID=24463898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30088391A Expired - Fee Related JP3279607B2 (ja) | 1990-11-19 | 1991-11-16 | 高速アンチ・アンダーシュート及びアンチ・オーバーシュート回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5103118A (ja) |
| EP (1) | EP0486880B1 (ja) |
| JP (1) | JP3279607B2 (ja) |
| KR (1) | KR920011066A (ja) |
| DE (1) | DE69121169T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329175A (en) * | 1992-11-13 | 1994-07-12 | Advanced Micro Devices, Inc. | Reduced noise, low power, high speed output buffer |
| US5355029A (en) * | 1993-07-12 | 1994-10-11 | Digital Equipment Corporation | Staged CMOS output buffer |
| US5424653A (en) * | 1993-10-06 | 1995-06-13 | Advanced Micro Devices, Inc. | Gradual on output buffer circuit including a reverse turn-off apparatus |
| GB9419689D0 (en) * | 1994-09-29 | 1994-11-16 | Inmos Ltd | Off-chip driver circuit |
| US5506528A (en) * | 1994-10-31 | 1996-04-09 | International Business Machines Corporation | High speed off-chip CMOS receiver |
| US5514979A (en) * | 1994-11-28 | 1996-05-07 | Unisys Corporation | Methods and apparatus for dynamically reducing ringing of driver output signal |
| US5517130A (en) * | 1994-12-20 | 1996-05-14 | Sun Microsystems, Inc. | Method and structure for reducing noise in output buffer circuits |
| US5748022A (en) * | 1995-10-31 | 1998-05-05 | Texas Instruments Incorporated | Input circuit |
| US5734277A (en) * | 1996-02-05 | 1998-03-31 | Motorola, Inc. | Output circuit and method for suppressing switching noise therein |
| US5751180A (en) * | 1996-09-03 | 1998-05-12 | Motorola, Inc. | Electrical device structure having reduced crowbar current and power consumption |
| US6229372B1 (en) * | 1998-04-23 | 2001-05-08 | International Business Machines Corporation | Active clamp network for multiple voltages |
| US6075399A (en) * | 1998-04-23 | 2000-06-13 | International Business Machines Corporation | Switchable active clamp network |
| US6133749A (en) * | 1999-01-04 | 2000-10-17 | International Business Machines Corporation | Variable impedance output driver circuit using analog biases to match driver output impedance to load input impedance |
| US6842027B2 (en) | 2002-10-07 | 2005-01-11 | Intel Corporation | Method and apparatus for detection and quantification of on-die voltage noise in microcircuits |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839538A (en) * | 1986-12-16 | 1989-06-13 | Texas Instruments Incorporated | Impact bipolar integrated circuit designed to eliminate output glitches caused by negative chip ground spikes |
| US4992677A (en) * | 1988-03-23 | 1991-02-12 | Hitachi, Ltd. | High speed MOSFET output buffer with low noise |
| EP0369055A1 (de) * | 1988-11-17 | 1990-05-23 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Kompensation von Rauschsignalen |
| US5049763A (en) * | 1989-03-22 | 1991-09-17 | National Semiconductor Corporation | Anti-noise circuits |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
| US5017807A (en) * | 1990-07-05 | 1991-05-21 | At&T Bell Laboratories | Output buffer having capacitive drive shunt for reduced noise |
| US5055714A (en) * | 1990-10-29 | 1991-10-08 | Motorola, Inc. | Undershoot reduction circuit |
-
1990
- 1990-11-19 US US07/615,077 patent/US5103118A/en not_active Expired - Lifetime
-
1991
- 1991-11-06 DE DE69121169T patent/DE69121169T2/de not_active Expired - Fee Related
- 1991-11-06 EP EP91118942A patent/EP0486880B1/en not_active Expired - Lifetime
- 1991-11-16 JP JP30088391A patent/JP3279607B2/ja not_active Expired - Fee Related
- 1991-11-18 KR KR1019910020495A patent/KR920011066A/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| DE69121169T2 (de) | 1997-03-06 |
| KR920011066A (ko) | 1992-06-27 |
| JPH0621793A (ja) | 1994-01-28 |
| US5103118A (en) | 1992-04-07 |
| DE69121169D1 (de) | 1996-09-05 |
| EP0486880B1 (en) | 1996-07-31 |
| EP0486880A1 (en) | 1992-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0443435B1 (en) | Output buffer circuit with output voltage sensing for reducing switching induced noise | |
| JP2977223B2 (ja) | 対雑音回路 | |
| JP3352725B2 (ja) | 電荷蓄積制御機能付き出力バッファ回路 | |
| JP3279607B2 (ja) | 高速アンチ・アンダーシュート及びアンチ・オーバーシュート回路 | |
| EP0678983B1 (en) | Output buffer current slew rate control integrated circuit | |
| EP0493873B1 (en) | CMOS output buffer circuit with ground bounce reduction | |
| US5877647A (en) | CMOS output buffer with slew rate control | |
| US5081374A (en) | Output buffer circuit with signal feed forward for reducing switching induced noise | |
| US6094086A (en) | High drive CMOS output buffer with fast and slow speed controls | |
| JP3093380B2 (ja) | 半導体集積回路における信号出力回路 | |
| JPH0936673A (ja) | 補償済のバイアス電圧を与える回路 | |
| US5656960A (en) | Controlled slope output buffer | |
| EP0502597B1 (en) | Cmos output buffer circuit | |
| US6184703B1 (en) | Method and circuit for reducing output ground and power bounce noise | |
| US5708386A (en) | CMOS output buffer with reduced L-DI/DT noise | |
| US6958626B2 (en) | Off chip driver | |
| US5572146A (en) | Noise attenuation output buffer | |
| US5684410A (en) | Preconditioning of output buffers | |
| JP3021145B2 (ja) | 電力供給バス上のノイズ制御の方法および装置 | |
| JPH1117516A (ja) | 制御されたスルーレートを有する高速及び低速出力バッファー | |
| US5233237A (en) | Bicmos output buffer noise reduction circuit | |
| JPH0645907A (ja) | パワーダウンミラーキラー回路 | |
| JP2004201324A (ja) | バスドライバ | |
| JP2982313B2 (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090222 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |