JPH06216749A - 出力バッファ回路 - Google Patents

出力バッファ回路

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JPH06216749A
JPH06216749A JP5279731A JP27973193A JPH06216749A JP H06216749 A JPH06216749 A JP H06216749A JP 5279731 A JP5279731 A JP 5279731A JP 27973193 A JP27973193 A JP 27973193A JP H06216749 A JPH06216749 A JP H06216749A
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gate
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Craig M Peterson
クレイグ・エム・ピーターソン
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Advanced Micro Devices Inc
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    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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    • H03K19/09425—Multistate logic
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    • H03K19/003—Modifications for increasing the reliability for protection
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    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

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Abstract

(57)【要約】 【目的】 負荷を駆動するための、ノイズが減じられた
低電力かつ高速の出力バッファ回路を提供する。 【構成】 出力バッファ回路１０は、多段プルアップト
ランジスタ１２、１６、２０およびプルダウントランジ
スタ１４、１８、２２を用いる。第１段のプルダウン
（またはプルアップ）トランジスタが活性化されている
時間の間、反対のすべてのプルアップ（またはプルダウ
ン）トランジスタは実質的に同時に非活性化される。そ
の後、プルダウン（またはプルアップ）トランジスタの
残りの段が活性化される。急速なターンオフに対してタ
ーンオンを遅延させることで、電源におけるオーバシュ
ートおよびアンダシュートのノイズ遷移レベルを低くす
ることが達成される。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は出力バッファ回路に関し、よ
り特定的には、論理レベル間で遷移しつつ動作している
ときに、バッファ回路を組入れた集積回路の電源におけ
るノイズのレベルを低減された状態に保つことに関す
る。
【０００２】
【関連技術の背景】出力駆動特性を増大させるために用
いられるバッファ回路は、よく知られている。しばし
ば、負荷により要求される必要な駆動をソースが提供で
きないことがある。この場合、バッファ回路はソースと
負荷との中間に置かれてよく、ソースはバッファを駆動
し、バッファは負荷を駆動する。したがってバッファ回
路はしばしば、バッファされていないソースの能力を超
える大きなファンアウト数に遭遇するような状況で用い
られる。バッファ回路は、より高いまたはより低い電流
および／または電圧レベルのために通常は適合される出
力負荷を駆動するのにも用いることができる。そのよう
なものとして、バッファはしばしば異なった論理技術
（たとえばＴＴＬ−ＣＭＯＳまたはＣＭＯＳ−ＴＴＬ）
を有するモノリシック集積回路の間に置かれる電圧／電
流レベルコンバータとして組入れられる。電圧／電流レ
ベルコンバータまたはドライバとして用いられるバッフ
ァは、ディジタル領域とアナログ領域との間のインタフ
ェースとしても十分である。たとえば、アナログのスイ
ッチまたはリレーは、マイクロコントローラのようなデ
ィジタル制御された装置からバッファされたディジタル
信号を受け取るように相互接続できる。したがって、バ
ッファ回路は利得をもたらしてももたらさなくてもよい
し、入力信号と出力信号との間の論理レベルを反転させ
てもよいし反転させなくてもよいが、しかしながらバッ
ファ回路は確かに、一般的に増大したファンアウト負荷
を駆動するため、または様々な出力負荷との互換性を維
持するための電流分離を提供する。
【０００３】従来の出力バッファ回路は、しばしば単一
のプルアップトランジスタおよび単一のプルダウントラ
ンジスタを含む単一段の出力ドライバ回路を使用する。
プルアップトランジスタまたはプルダウントランジスタ
が活性化される場合は必ずバッファされた出力信号が形
成される。過渡電流またはクローバ電流を減少させるに
は、米国特許第５，０２５，１８１号および第４，６３
８，１８７号で一般的に説明されるようにプルアップト
ランジスタおよびプルダウントランジスタは好ましくは
異なった時間に活性化される。特許第５，０２５，１８
１号は、トランジスタが同時に活性化されることがない
ことを確実にするために、プルアップトランジスタおよ
びプルダウントランジスタの間でしきい値が不釣合いで
あることを要求する。同様に、特許第４，６３８，１８
７号は、プルダウントランジスタに対してプルアップト
ランジスタがオンになるのを遅らせるためにインバータ
を使用する。
【０００４】単一段のドライバトランジスタ（プルアッ
プトランジスタまたはプルダウントランジスタのいずれ
か）が活性化されている間、電源には電流スパイクが起
こるかもしれない。たとえば、プルダウントランジスタ
が活性化される場合は必ず、負荷と接地電源（たとえば
ＶＳＳ）との間に形成される電流経路を介して出力負荷
キャパシタンスが放電される。吸い込み電流を加速する
ことで、Ｌ（ｄｉ／ｄｔ）に比例する出力接地リードイ
ンダクタンスにかかる正電圧がもたらされる。正電圧は
結果として接地電源に電圧の上昇、接地バウンス、また
は比較的持続の短いオーバシュートをもたらす。同様
に、吸い込み電流の減速は接地電源において、ＶＳＳ電
圧を下まわる電圧の下降、接地垂下、またはアンダシュ
ートをもたらす。逆の例を使うならば、プルアップトラ
ンジスタが活性化される場合は必ず、負荷と正電源（た
とえばＶＤＤ）との間に形成される電流経路を介して出
力負荷が充電される。吐き出し電流の加速で、Ｌ（ｄｉ
／ｄｔ）に比例する出力接地リードインダクタンスにか
かる負電圧が生じる。負電圧が結果として正電源におけ
る電圧の降下またはアンダシュートをもたらす。アンダ
シュートは一般的に、理想的なＶＤＤの量を下まわる短
い間のものである。吐き出し電流の減速は、接地電源に
おけるＶＤＤ電圧を上まわる短い電圧の増大またはオー
バシュートをもたらす。
【０００５】バッファを組入れた集積回路の電源に起こ
るアンダシュートおよびオーバシュートのノイズの問題
を減じようとして、従来のバッファ回路の多くは出力遷
移の間２つの異なった時間に動作する２個以上の出力ド
ライバ段を用いる。複数の出力ドライバ段を説明する開
示の例は、米国特許第４，９６１，０１０号および第
５，１０３，１１８号を含む。特許第４，９６１，０１
０号と特許第５，１０３，１１８号との双方は、プルア
ップおよびプルダウンドライバの各々のゲート端子の中
間に置かれる抵抗素子を必要とする。抵抗素子により、
連続する段のターンオンの間の遅れが確実になるが、し
かしながら抵抗素子は反対の段のターンオンを低下させ
るまたは速度を下げることになるかもしれない。たとえ
ば、バッファ出力でのロー状態からハイ状態への遷移の
間、プルアップトランジスタがオンにされる前にプルダ
ウントランジスタが適切にオフにされることが重要であ
る。さもなければ、プルアップトランジスタおよびプル
ダウントランジスタが、一瞬双方ともオンになるかもし
れず、それにより過渡電流が電源の間を直接に流れるこ
とが許容されてしまう。そのような結果は、装置の動作
に対しかなりの電力消費を加えることになる。プルアッ
プゲートキャパシタおよびプルダウンゲートキャパシタ
の放電または充電の経路内に抵抗素子を置くことで、反
対のドライバをオフにするにあたり望ましくないＲＣ遅
延が加えられるかもしれない。上に述べた立上がり縁出
力遷移を用いることで、抵抗素子はプルダウントランジ
スタゲートにおける急速な変化に対抗する。ゆえに、プ
ルダウントランジスタは第１段のプルアップトランジス
タがオンになるほど急速にはオフになれないかもしれな
い。さらに、先行技術のゲート抵抗性の設計では、すべ
ての反対のドライバが同時にオフにされる、またはすべ
ての反対のドライバが一連の連続する遅延させられたド
ライバのうちの所望される第１のドライバがオンにされ
る時間の間にオフにされるということは保証されない。
反対である多段ドライバの１つ（たとえば第１、第２ま
たは第３段のプルアップトランジスタのいずれか）が、
所望されるドライバ（たとえば第１段プルダウントラン
ジスタ）がオンにされる時間の間に瞬間的にオンのまま
であれば、望ましくない直流経路が正電源と接地電源と
の間に起こるだろう。
【０００６】ここで規定される「反対のドライバ」と
は、プルダウントランジスタと反対に構成されるプルア
ップトランジスタをいう、またはその逆で、プルアップ
トランジスタと反対に構成されるプルダウントランジス
タをいう。さらに、「所望されるドライバ」という用語
は現在活性化されているドライバをいう。たとえば、所
望されるドライバがプルダウントランジスタ段の１つで
あれば、反対のドライバはプルアップトランジスタの多
段である。ここでさらに定義するが、「オーバシュー
ト」とは第１または第２の電源のいずれかに対し引き起
こされた正電圧スパイクである。逆に、「アンダシュー
ト」とは第１または第２の電源のいずれかに対し引き起
こされた負電圧スパイクである。第１の電源は最も正で
ある電源（たとえばＶＤＤ）と定義され、第２の電源は
最も負である電源（たとえばＶＳＳまたは接地）と定義
される。第１の電源に対するオーバシュートは、第１の
電源から負荷素子へ送られる吐き出し電流を減速させる
ことでもたらされる。第２の電源に対してのオーバシュ
ートは、負荷から第２の電源へ送られる吸い込み電流を
加速させることでもたらされる。第１の電源に対するア
ンダシュートは、第１の電源から負荷へ送られる吐き出
し電流を加速することでもたらされる。第２の電源に対
してのアンダシュートは、負荷装置から第２の電源へ送
られる吸い込み電流を減速させることでもたらされる。
【０００７】
【発明の概要】上で略述された問題の大部分は、この発
明の出力バッファ回路によって解決する。すなわち、こ
こに述べる出力バッファ回路は出力遷移の期間中電源に
おいて引き起こされたオーバシュートおよびアンダシュ
ートのノイズを減じるために多数の出力ドライバ段を使
用する。さらに、この発明の出力バッファ回路は、所望
されるプルダウン（またはプルアップ）の初段トランジ
スタが活性化される時間中に反対のプルアップ（または
プルダウン）トランジスタのすべてが確実に非活性化さ
れるように、フィードフォワード回路を用いる。反対の
すべてのドライバ段を、同時におよび所望される最初の
ドライバ段がオンにされている間に非活性化することに
より、電源の間の直流流路は回避される。したがって、
この発明は低電力の環境で動作しつつ電源に対する過渡
ノイズを確実に最小限にするために連続する段の間で適
切な遅れを維持する。
【０００８】大まかに言えば、この発明はノイズが減じ
られた、低電力の、高速バッファ出力回路を意図してい
る。バッファ回路は、第１の電源と出力端子との間で並
列に接続される第１、第２および第３のプルアップトラ
ンジスタを含む。第１、第２および第３のプルダウント
ランジスタは、第２の電源と出力端子との間で並列に接
続される。フィードフォワード回路は、第１、第２およ
び第３のプルアップトランジスタへ接続され、同様に第
１、第２および第３のプルダウントランジスタにも接続
される。出力バッファ回路が立下がり縁入力を受け取る
場合は必ず、フィードフォワード回路は実質的に同時
に、かつ第１のプルダウントランジスタがオンにされる
のとほぼ同時に第１、第２および第３のプルアップトラ
ンジスタをオフにする。第１のプルアップトランジスタ
がオンにされた後、第２のプルダウントランジスタがオ
ンにされる前に遅延期間が起こる。同様に別の遅延期間
が、第２のプルアップトランジスタがオンにされた後、
かつ第３のプルダウントランジスタがオンにされる前に
存在する。したがって、プルアップトランジスタがすべ
てオフになった後でプルダウントランジスタの段をオン
にすることで、ｄｉ／ｄｔが確実に著しく減じられる。
より少なくなったｄｉ／ｄｔは立下がり縁遷移期間の間
の第２の電源に対するオーバシュートおよびアンダシュ
ートのノイズを低減することにつながる。逆に、出力バ
ッファが立上がり縁の入力を受け取る場合は必ず、フィ
ードフォワード回路は第１、第２および第３のプルダウ
ントランジスタを実質的に同時にかつ第１のプルアップ
トランジスタがオンにされるのとほぼ同時にオフにす
る。第１のプルアップトランジスタがオンにされた後、
第２および第３のプルアップトランジスタはその後遅れ
ながら連続してオンにされる。プルアップトランジスタ
を連続してオンにすることで、ｄｉ／ｄｔは減じられ、
それにより遷移期間の間の第１の電源に対するオーバシ
ュートおよびアンダシュートノイズを低減する結果とな
る。
【０００９】この発明はさらに、第１段プルアップトラ
ンジスタのゲート端子および第１段プルダウントランジ
スタのゲート端子へ接続されるパスゲート回路を意図し
ている。出力をパスゲート回路に結合されているトライ
ステート回路により、パスゲート回路はディジタル入力
信号を受け取り、その入力信号を第１のプルアップトラ
ンジスタのゲート端子および第１のプルダウントランジ
スタのゲート端子へ送ることができるようになる。
【００１０】この発明はさらに、第１、第２および第３
のプルダウントランジスタのための異なった電流を運ぶ
容量、および第１、第２および第３のプルアップトラン
ジスタのための異なった電流を運ぶ容量を意図してい
る。好ましくは、第１のプルダウントランジスタは第２
および第３のプルダウントランジスタよりもゲート幅が
狭くなるように構成される。同様に、第１のプルアップ
トランジスタは第２および第３のプルアップトランジス
タよりもゲート幅が狭くなるように構成される。立上が
り縁入力が受け取られると、第１のプルアップトランジ
スタは第１の電源から負荷装置へ電流の最初の加速およ
び減速サージを供給する。その後すぐ、第２のプルアッ
プトランジスタとそれに続く第３のプルアップトランジ
スタがさらなる加速および減速電流サージを供給する。
しかしながら、結合された加速および減速電流サージは
複数の持続時間にわたり広げられ、したがって結合され
たｄｉ／ｄｔ値を減少させる。逆に、立下がり縁が受け
取られると、第１のプルダウントランジスタは電流の最
初の加速および減速サージを負荷装置から第２の電源へ
吸い込む。その後すぐ第２のプルダウントランジスタと
それに続く第３のプルダウントランジスタとは付加的な
加速および減速電流サージを吸い込む。立上がり縁入力
と同様に、立下がり縁入力は多段において処理され、ｄ
ｉ／ｄｔはより長い累積持続時間にわたり広げられて結
合されたｄｉ／ｄｔの値を増大させる。
【００１１】この発明の他の目的および利点は、後述す
る詳しい説明を読み添付の図面を参照することで明らか
になるであろう。
【００１２】この発明は様々な変形および代替的な形式
を受け入れられるが、その特定の実施例は図面で例とし
て示されており、これから詳細に説明される。しかしな
がら、図面およびそれに対する説明は、この発明を開示
されている特定の形式に制限することを意図しているの
ではなく、その反対に前掲の特許請求の範囲により規定
されるこの発明の精神および範囲内のすべての変形、等
価物および代替物に及ぶものとして意図される。
【００１３】
【発明の詳しい説明】ここで図面に目を向けると、図１
はこの発明による出力バッファ回路１０を示している。
バッファ１０は、その３つの段が、好ましいというほど
でなければ適切な、設計を提供する多段出力ドライバを
含む。各ドライバ段はプルアップトランジスタおよびプ
ルダウントランジスタを含む。第１段は第１のプルアッ
プトランジスタ１２および第１のプルダウントランジス
タ１４を含む。第２のプルアップトランジスタ１６と第
３のプルアップトランジスタ２０とは第１のトランジス
タ１２と並列に結合される。同様に、第２のプルダウン
トランジスタ１８と第３のプルダウントランジスタ２２
とは第１のプルダウントランジスタ１４と並列に結合さ
れる。プルアップおよびプルダウントランジスタ１２、
１４、１６、１８、２０および２２は、出力端子２４に
結合される出力負荷（図示せず）と入力端子２６に結合
されるソース（図示せず）から受け取られる入力信号と
の間で電流分離を提供する。各プルアップトランジスタ
は第１の電源から負荷へ実質的な量の電流を吐き出すこ
とができる。好ましくは、第１のプルアップトランジス
タはトランジスタ１６および２０よりも電流を運ぶ容量
が小さい。そのようなものとして、吐き出し電流の大き
さはトランジスタ１２の最初のターンオンからトランジ
スタ１６および２０の後段のかつ遅延されたターンオン
にかけて徐々につのり、トランジスタ１６と２０とはト
ランジスタ１２よりも電流を運ぶ容量が大きくなるよう
に構成される。電流を運ぶ容量を異ならせることは、ト
ランジスタ１２のゲート幅をトランジスタ１６のゲート
幅よりも小さくサイズ決めすることで達成される。さら
に、トランジスタ１６のゲート幅はトランジスタ２０の
ゲート幅より狭くなるように設計される。各プルアップ
トランジスタ１２、１６および２０は一般的に正常駆動
動作の間飽和領域の中またはその近くに置かれる。トラ
ンジスタ１２、１６および２０の各々は、好ましくはそ
れぞれのゲート端子に実質的に等しい電圧の大きさを受
け取る。
【００１４】その逆に、プルダウントランジスタ１４、
１８および２２は負荷装置から第２の電源への電流を吸
い込み、第２の電源は一般的に第１の電源よりも電圧の
大きさが小さい。トランジスタ１４は好ましくはトラン
ジスタ１８および２２よりもゲート幅が小さい。したが
って電流の吸い込みは段階的持続時間にわたって徐々に
起こる。電流を負荷へ吐き出すプルアップトランジスタ
１２、１６および２０とは反対に、プルダウントランジ
スタ１４、１８および２２は負荷から電流を吸い込むと
いうことを除けば、トランジスタ１４，１８および２２
はトランジスタ１２、１６および２０と同じように動作
する。負荷は一般的に第１および第２の電源の間の電圧
レベルで動作する。
【００１５】連続するプルアップおよびプルダウントラ
ンジスタの段階的ターンオンは第１のプルアップまたは
プルダウンのトランジスタ１２または１４で開始され
る。ターンオンは、トランジスタ１２または１４のゲー
ト端子が活性化電圧の大きさを受け取ると始まる。その
後、セットされた遅延期間が経過すると連続する段のタ
ーンオンが起こる。ターンオン電圧の大きさはハイまた
はローの論理レベルのいずれかである。ここで言う「ト
ランジスタ」は、ＭＯＳおよびバイポーラ技術を含む異
なった技術の集積回路電界効果トランジスタ、ＦＥＴを
含むということに注目することが重要である。適切なト
ランジスタ技術はＣＭＯＳを含み、ｐ−チャネルトラン
ジスタはゲート端子に小さい円を示して表わされる。ｎ
−チャネルトランジスタではゲート端子にそのような円
を示していない。
【００１６】直列に接続されたバッファ回路２８を介し
て、およびパスゲート回路３０を介して、ディジタル入
力信号が入力端子２６へ送られる。バッファ回路２８は
省かれてもよいものであり、回路１０が機能するために
必要ではない。しかしながらもし使われたならば、バッ
ファ回路２８は確かに入力端子２６で見られる負荷を減
じるのに役立つ。パスゲート回路３０はバッファ回路２
８ならびにトランジスタ３８および４４から出力を受け
取り、その後反転された信号をバッファ２８、トランジ
スタ３８および４４からトランジスタ１２または１４の
ゲート端子へ送る。パスゲート回路３０は、ゲート端子
をトライステート回路３６の出力へ接続された２つのト
ランジスタ３２および３４を含む。パスゲート回路３０
は、パスゲートトランジスタ３２および３４が能動化さ
れなければ、反転された入力信号が出力ドライバへ送ら
れることを許容しない。トランジスタ３２と３４とは、
トライステート回路への入力信号が非能動化論理レベル
（たとえば比較的低い論理状態）にあれば非活性化され
る。能動化論理信号のトライステート入力を達成するに
は多くの異なった形式が用いられ得る。そのような形式
の１つが、各インバータの出力で反対の論理レベルが生
成される２つの直列に接続されたインバータを含むもの
として、図１で示される。それぞれｐ−チャネルおよび
ｎ−チャネルのトランジスタ３２および３４に接続され
ている反対の論理レベルは、トライステート回路３６に
与えられる入力信号の論理状態に応じて確実に双方のト
ランジスタをオンにするまたは双方のトランジスタをオ
フにする。
【００１７】さらに回路１０に含まれているのは、第２
の電源と第１、第２および第３のプルダウントランジス
タ１４、１８および２２のそれぞれのゲート端子との間
で結合される、第１、第２および第３のフィードフォワ
ードトランジスタ３８、４０および４２である。同様
に、第４、第５および第６のフィードフォワードトラン
ジスタ４４、４６および４８が、第１の電源と第１、第
２および第３のプルアップトランジスタ１２、１６およ
び２０のそれぞれのゲート端子との間で結合される。第
１、第２および第３の不能化トランジスタ５０、５２お
よび５４はトランジスタ３８、４０および４２と並列に
結合され、トライステート回路３６からの不能化出力信
号を受け取るよう適合される。反対の論理レベルの不能
化出力信号は第４、第５および第６の不能化トランジス
タ５６、５８および６０をクロックする。不能化トラン
ジスタ５６、５８および６０は、示されるようにトラン
ジスタ４４、４６および４８と並列に結合される。
【００１８】好ましくはｎ−チャネル装置であるフィー
ドフォワードトランジスタ３８、４０および４２は、立
上がり縁入力信号を同時に受け取るように動作して、そ
れによりプルダウントランジスタ１４、１８および２２
のゲート端子への第２の電源を実質的に送る。ゲート端
子に置かれた第２の電源は、立上がり縁入力の時間の間
にプルダウントランジスタ１４、１８および２２を確実
に同時にオフにする。逆に、入力信号が立下がり縁入力
であれば、第４、第５および第６のフィードフォワード
トランジスタ４４、４６および４８はトランジスタ１
２、１６および２０のゲートに同時に第１の電源を実質
的に与え、その結果それらを同時にオフにする。そのよ
うなものとして、フィードフォワードトランジスタ３
８、４０、４２、４４、４６および４８は複数の反対の
ドライバをオフにするために働く。たとえば立上がり縁
入力が受け取られると、３つの反対のドライバのすべて
（プルダウントランジスタ１４、１８および２２）が、
初段の所望されるプルアップトランジスタ１２が活性化
されるのとほぼ同時にオフにされる。
【００１９】後に続く、ドライバの第２および第３段の
ターンオンは、ドライバの間に置かれた遅延回路を用い
ることで達成される。立下がり入力電圧が受け取られる
と、初段のプルダウントランジスタ１４が活性化され
る。トランジスタ１４はそのゲート端子で論理ハイ入力
を受け取る。高いゲート電圧はローの入力信号がｐ−チ
ャネルトランジスタ４４を活性化し、それにより第１の
電源から高い電圧を引き起こしてパスゲート３０を介し
トランジスタ１４のゲート端子に対して送られるように
することで達成される。トランジスタ１４は、オンにな
ることにより立下がり入力遷移の間に電流の吸い込みを
開始する。プルダウントランジスタ１４がオンになるの
と同時に、トランジスタ１２、１６および２０はトラン
ジスタ４４、４６および４８から非活性フィードフォワ
ード高電圧を受け取る。
【００２０】立下がり入力遷移の間にトランジスタ１４
が活性化された後、セットされた遅延期間が経過し、ト
ランジスタ１８は第１のプルダウン遅延回路６２から送
られた信号により活性化される。回路６２は、トランジ
スタ１４のゲート端子からの入力を受け取るように結合
される第１のインバータ回路６６を含む。インバータ６
６は、トランジスタ１４のゲート端子とトランジスタ１
８との間でのタイミングの遅れを提供する。回路６２
は、第１の電源とトランジスタ１８のゲート端子との間
で直列に結合される３つの積重ねられたトランジスタを
も含む。第１の積重ねられたトランジスタ６８は、イン
バータ６６からの出力を受け取るようゲート端子を適合
されている。第１の積重ねられたトランジスタ６８は、
第２の積重ねられたトランジスタ７０と直列にかつそれ
に隣接して置かれる。トランジスタ７０は、ローレベル
の信号がインバータ６６からトランジスタ６８に送られ
るより僅かに早く立下がり入力信号を受け取る。ローレ
ベル入力は以前からトランジスタ７０に存在しており、
ローレベル入力はトランジスタ６８で受け取られるた
め、および第３の積重ねられたトランジスタ７２がトラ
イステート回路３６からロー論理レベルを受け取るなら
ば、直列に接続されたｐ−チャネルトランジスタによ
り、第１の電源とトランジスタ１８のゲート端子との間
に確実に導電経路が形成される。したがって導電経路は
トランジスタ１８のゲート端子に対してハイレベルの信
号を与え、トランジスタ１４がオンになるのに続いてト
ランジスタ１８がオンになるよう強制する。もちろん、
不能化トランジスタ５２は非活性化されたままでなけれ
ばならず、トランジスタ６８、７０および７２はトラン
ジスタ１８が所望されるように遅れてオンになるように
ロー論理レベルを受け取らなくてはならない。
【００２１】第２のプルダウン遅延回路６４は回路６２
と類似の動作をする。第２の遅延回路６４は、示される
ように直列に接続される第４、第５および第６の積重ね
られたトランジスタ７４、７６および７８を用いる。第
１の電源とトランジスタ２２のゲート端子との間の導電
経路は、ローレベルの入力がトランジスタ７４、７６お
よび７８の各々で受け取られると形成される。しかし、
トランジスタ７４に対するローレベル入力は、第２のイ
ンバータ回路８０が論理ハイ入力を受け取った後まで起
こらない（すなわちインバータ８０はトランジスタ１８
が活性化されるまでローレベル出力を生成しない）。一
旦トランジスタ２２が活性化されると、この発明の多段
プルダウン動作は完了する。
【００２２】第１のプルアップ遅延回路８２が、第１の
プルアップトランジスタ１２のゲート端子と第２のプル
アップトランジスタ１６との間に置かれて図１で示され
る。第１のプルアップ遅延回路８２は第１および第２の
プルダウン遅延回路６２および６４と類似の素子を含
む。つまり、第１のプルアップ遅延回路８２は第１のイ
ンバータ回路８４ならびに第１、第２および第３の積重
ねられたトランジスタ８６、８８および９０を含む。遅
延されたローレベル信号は、３つのトランジスタ８６、
８８および９０のすべてが活性化されるとプルアップト
ランジスタ１６のゲート端子に対して出される。トラン
ジスタ１６のゲート端子に対してのローレベル入力はト
ランジスタ１６をオンにし、出力端子２４をプルアップ
する。第２のプルアップ遅延回路９２は、第２のプルア
ップトランジスタ１６および第３のプルアップトランジ
スタ２０の間に置かれて示される。第２のプルアップ遅
延回路は第２のインバータ回路９４ならびに第４、第５
および第６の積重ねられたトランジスタ９６、９８およ
び１００を含む。回路９２からの遅延されたローレベル
信号出力はプルアップトランジスタ２０をオンにし、そ
れによりこの発明の多段プルアップ動作を完了させる。
【００２３】必要とされるノイズ減少の量に従って、３
段よりも多くの段を用いても、またはそれより少ない段
を用いてもよいことに注目することが重要である。たと
えばディジタル出力信号が大きなファンアウト負荷を駆
動しなければならない場合、比較的大きいドライバトラ
ンジスタが必要であろう。大きいドライバに伴う大きい
過渡を減じようとしてプルアップまたはプルダウン動作
の持続時間を広げるには、３つよりも多くの段が必要で
あろう。増大した持続時間はｄｉ／ｄｔを減少させ、そ
れにより電源のノイズ、オーバシュートおよびアンダシ
ュートを減少させる。
【００２４】回路１０が動作するには、トライステート
回路が適切な論理信号を受け取って、選択された第３の
積重ねられたトランジスタと不能化トランジスタとを不
能化しなければならないということに注意することも重
要である。たとえばローレベル出力が所望される場合、
積重ねられたトランジスタ７２および７８は活性化さ
れ、積重ねられたトランジスタ９０および１００は非活
性化される。同様に、ローレベル出力は第４、第５およ
び第６の不能化トランジスタ５６、５８および６０の活
性化ならびに第１、第２および第３の不能化トランジス
タ５０、５２および５４の非活性化を必要とする。ハイ
レベル出力が所望される場合、反対の活性化と非活性化
とが起こる。
【００２５】回路１０が立下がり縁入力信号１０２を受
け取る遷移時間の間の、回路１０の例示的シミュレーシ
ョンの動作が図２で表わされる。低いレベルへの入力遷
移のすぐ後に、トランジスタ１４のゲート端子と同様に
第１、第２および第３のプルアップトランジスタ１２、
１６および２０のそれぞれのゲート端子における電圧が
曲線１０４で示されるように高いレベルへ遷移する。プ
ルアップｐ−チャネルトランジスタのゲートにおける高
レベル遷移により、プルアップトランジスタの３つの段
の各々は確実に非活性化される。第１のプルダウントラ
ンジスタ１４のゲート端子における電圧は、プルアップ
トランジスタがオフにされるのと実質的に同時に高い状
態へ遷移する。トランジスタ１２、１４、１６および２
０のゲート端子が比較的高いレベルの電圧値を受け取っ
た後の短い遅延期間に、第２のプルダウントランジスタ
１８のゲート端子は曲線１０６で示されるように高いレ
ベルを受け取る。さらに、もう１つの遅延期間の後で、
曲線１０８で表示されるようにプルダウントランジスタ
２２のゲート端子に対して高レベルが現われる。負荷装
置から第２の電源またはＶＳＳへの吸い込み電流の加速
により、第２の電源曲線１１０に僅かなノイズオーバシ
ュート１０９が生じる。続いて、アンダシュート１１２
の減速が数ナノ秒後に起こる。図２で表わされる例示的
なシミュレーション結果から考えると、ピークのオーバ
シュートは理想的な電源レベル（すなわち０．０ボル
ト）からほぼ０．８ボルトのずれで第２の電源に現われ
る。ピークのアンダシュートはほぼ−０．３ボルトにな
って現われる。ｎ−チャネルプルダウントランジスタ
の、対向するｐ−チャネルのターンオフに続く多段ター
ンオンは、第２の電源に対してのオーバシュートおよび
アンダシュートのノイズレベルを確実に比較的小さくす
る。
【００２６】図３は、第１、第２および第３のプルダウ
ントランジスタを介して現われる吸込電流の相対的変化
を表わす。第１のプルダウントランジスタ１４を介して
現われる吸い込み電流は曲線１２０により示される。続
いての、第２および第３のプルダウントランジスタ１８
および２２を介して現われる吸い込み電流は、それぞれ
曲線１２２および１２４で表示される。吸い込み電流の
累積量は曲線１２６で示される。第２の電源に対し現わ
れる吸い込み電流はおよそ０．０５９アンペア（Ａ）で
ある。時間（またはｄｉ／ｄｔ）の関数としての吸い込
み電流における相対的変化は、図３で示される例示的シ
ミュレーション結果についてはおよそ５９ｍＡ／２．５
ｎｓとなって現われる。
【００２７】ここで図４と図５とを参照すると、立上が
り縁入力と結果として生じるプルアップトランジスタに
おける遅延されたターンオンとが示される。立上がり縁
入力信号１２８はプルダウントランジスタ１４、１８お
よび２２ならびに第１のプルアップトランジスタ１２の
ゲート端子で論理ロー遷移１３０をもたらすものとして
示される。遅延時間期間の後、第２のプルアップトラン
ジスタ１６はそのゲート端子に現われる論理ロー遷移１
３２により活性化される。続いて、もう１つの論理ロー
遷移１３２が第３のプルアップトランジスタ２０のゲー
ト端子に現われる。第１の電源曲線１３６に対してのア
ンダシュート１３５は理想的な電源レベル（たとえば
４．５ボルト）よりおよそ０．８ボルト低いものとして
現われる。その後まもなく、第１の電源曲線１３６をほ
ぼ０．３ボルト上まわる曲線１３８に対し吐き出し電流
の減速がオーバシュートとして現われる。
【００２８】図５は、曲線１４０、１４２および１４４
でそれぞれ示されるように第１、第２および第３のプル
アップトランジスタを介しての吐き出し電流の変化を時
間の関数として示す。第１の電源から負荷への累積した
吐き出し電流は曲線１４６でおよそ０．０５９ｍＡの最
大電流値を有するものとして示される。したがって図３
と図５とを比較することで、かなりよく均衡のとれたプ
ルアップ吐き出し動作およびプルダウン吸い込み動作が
示される。加えて、時間（またはｄｉ／ｄｔ）の関数と
しての吐き出し電流の変化は、図３で示されたｄｉ／ｄ
ｔと類似のほぼ５９ｍＡ／２．５ｎｓである。
【００２９】図２から５のグラフで表わされたシミュレ
ーション結果は、図１で示された装置のための特定のゲ
ートジオメトリまたは回路相互接続レイアウトを用いて
得られたものであることに注意することが重要である。
図解されたシミュレーションを生じるために、この例示
的実施例ではＣＭＯＳ技術が選択されている。しかしな
がら、トランジスタのサイズおよび相互接続レイアウト
はユーザが要求するものに応じての目的とする結果を達
成するために変化させてもよい。さらに、変化する結果
を達成するためにバイポーラのような他の技術が図１で
示される１または２以上のＣＭＯＳＦＥＴの代用とされ
てもよい。
【００３０】この発明はバイポーラまたはＭＯＳ、エン
ハンスメントＭＯＳトランジスタまたはディプリーショ
ンＭＯＳトランジスタのいずれであってもよく、動作の
段が３つより少なくても多くてもよい、数々のタイプの
トランジスタでの応用が可能であると信じられていると
いうことは、この開示の利益を受ける当業者には認識さ
れるであろう。さらに、図示かつ説明されたこの発明の
形式は例示的な好ましい実施例として受け取られるべき
であるということも理解されたい。様々な変形と変更と
が特許請求の範囲で述べられたこの発明の精神および範
囲から逸脱することなくなされ得る。例示的な変形は、
回路２８および３６の代わりにバッファ入力回路または
トライステート回路の別の形式を用いるものであるかも
しれない。バッファ入力回路またはトライステート回路
は同じモノリシック回路上に置かれてもよいし、外部の
モノリシック回路上に置かれてもよい。さらに、図示さ
れた積重ねられたトランジスタの配列の代わりに積重ね
論理の他の形式が用いられてもよい。前掲の特許請求の
範囲は、ここで説明されるのと同じ機能を実質的に提供
するそのような変形および変更のすべてを包含すると解
釈されることが意図されている。
【図面の簡単な説明】
【図１】この発明による出力バッファ回路の回路図であ
る。
【図２】この発明による、立下がり縁出力の間のプルア
ップおよびプルダウントランジスタのスイッチング波形
ならびにそれに関連の第２の電源のノイズを示す図であ
る。
【図３】この発明による、時間の関数としての各プルダ
ウントランジスタ段を介しての吸い込み電流波形の変化
を示す図である。
【図４】この発明による、立上がり縁出力の間のプルア
ップおよびプルダウントランジスタのスイッチング波形
ならびにそれに関連の第１の電源のノイズを示す図であ
る。
【図５】この発明による、時間の関数としての各プルア
ップトランジスタ段を介しての吐き出し電流波形の変化
を示す図である。
【符号の説明】
１０ 出力バッファ回路 １２ 第１のプルアップトランジスタ １４ 第１のプルダウントランジスタ １６ 第２のプルアップトランジスタ １８ 第２のプルダウントランジスタ ２０ 第３のプルアップトランジスタ ２２ 第３のプルダウントランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 19/003 Ｚ 8941−5Ｊ 7436−5Ｊ Ｈ０３Ｋ 17/687 Ｆ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 第１の電源と出力端子との間で並列に接
    続される、第１、第２および第３のプルアップトランジ
    スタと、 第２の電源と前記出力端子との間で並列に接続される、
    第１、第２および第３のプルダウントランジスタと、 前記第１のプルダウントランジスタがオンにされるのと
    実質的に同時に、前記第１、第２および第３のプルアッ
    プトランジスタをオフにするためのフィードフォワード
    回路手段と、 前記第１のプルダウントランジスタがオンになるのに対
    して前記第２のプルダウントランジスタがオンになるの
    を遅延させるための第１のプルダウン遅延手段と、 前記第２のプルダウントランジスタがオンになるのに対
    して前記第３のプルダウントランジスタがオンになるの
    を遅延させるための第２のプルダウン遅延手段とを含
    む、出力バッファ回路。
  2. 【請求項２】 前記第１のプルアップトランジスタのゲ
    ート端子および前記第１のプルダウントランジスタのゲ
    ート端子に接続されるパスゲート回路と、 出力が前記パスゲート回路に結合されて、前記パスゲー
    ト回路がディジタル入力信号を受け取ることができるよ
    うにし、かつ前記入力信号を前記第１のプルアップトラ
    ンジスタのゲート端子と前記第１のプルダウントランジ
    スタのゲート端子とへ送るためのトライステート手段と
    をさらに含む、請求項１に記載の出力バッファ回路。
  3. 【請求項３】 前記トライステート回路は１対の直列に
    接続されるインバータを含み、前記１対のインバータの
    一方は前記１対のインバータの他方により生成される論
    理レベルと反対の論理レベルの不能化出力ディジタル信
    号を生成することができる、請求項２に記載の出力バッ
    ファ回路。
  4. 【請求項４】 前記第１のプルダウン遅延手段は、 前記第１のプルダウントランジスタのゲート端子と第１
    の積重ねられたトランジスタのゲート端子との間で結合
    される、第１のインバータ回路を含み、 前記第１の積重ねられたトランジスタは、第２および第
    ３の積重ねられたトランジスタと直列に置かれ、前記第
    １、第２および第３の積重ねられたトランジスタは前記
    第２のプルダウントランジスタのゲート端子と前記第１
    の電源との間で結合され、 前記第２の積重ねられたトランジスタはディジタル入力
    信号を受け取るよう適合され、 前記第３の積重ねられたトランジスタはトライステート
    手段から出力を受け取るよう適合される、請求項１に記
    載の出力バッファ回路。
  5. 【請求項５】 前記第２のプルダウン遅延手段は、 前記第２のプルダウントランジスタのゲート端子と第４
    の積重ねられたトランジスタのゲート端子との間で結合
    される第２のインバータ回路を含み、 前記第４の積重ねられたトランジスタは第５および第６
    の積重ねられたトランジスタと直列に置かれ、前記第
    ４、第５および第６の積重ねられたトランジスタは前記
    第３のプルダウントランジスタのゲート端子と前記第１
    の電源との間で結合され、 前記第５の積重ねられたトランジスタはディジタル入力
    信号を受け取るよう適合され、 前記第６の積重ねられたトランジスタはトライステート
    手段から出力を受け取るよう適合される、請求項１に記
    載の出力バッファ回路。
  6. 【請求項６】 前記第１、第２および第３のプルダウン
    トランジスタはゲート幅の異なるＦＥＴｎ−チャネルト
    ランジスタであり、前記第１のプルダウントランジスタ
    のゲート幅は前記第２のプルダウントランジスタのゲー
    ト幅より狭く、前記第２のプルダウントランジスタのゲ
    ート幅は前記第３のプルダウントランジスタのゲート幅
    より狭い、請求項１に記載の出力バッファ回路。
  7. 【請求項７】 前記フィードフォワード回路手段は、 第１、第２および第３のフィードフォワードトランジス
    タを含み、前記第１、第２および第３のフィードフォワ
    ードトランジスタの各々は、 ディジタル入力信号を受け取るよう適合されるゲート端
    子と、 前記入力信号により変えられる導電経路とを含み、さら
    に第１、第２および第３のフィードフォワードトランジ
    スタの前記導電経路は前記第２の電源と前記第１、第２
    および第３のプルダウントランジスタのゲート端子との
    間でそれぞれ結合され、前記フィードフォワード回路手
    段はさらに第１、第２および第３の不能化トランジスタ
    を含み、第１、第２および第３の不能化トランジスタの
    各々は、 トライステート手段から生成される不能化ディジタル信
    号を受け取るよう適合されるゲート端子と、 前記不能化信号により変えられる導電経路とを含み、さ
    らに第１、第２および第３の不能化トランジスタの前記
    導電経路は、それぞれ前記第１、第２および第３のフィ
    ードフォワードトランジスタと並列に結合される、請求
    項１に記載の出力バッファ回路。
  8. 【請求項８】 第１の電源と出力端子との間で並列に接
    続される、第１、第２および第３のプルアップトランジ
    スタと、 第２の電源と前記出力端子との間で並列に接続される、
    第１、第２および第３のプルダウントランジスタと、 前記第１のプルアップトランジスタがオンにされるのと
    実質的に同時に、前記第１、第２および第３のプルダウ
    ントランジスタをオフにするためのフィードフォワード
    回路手段と、 前記第１のプルアップトランジスタがオンになるのに対
    して前記第２のプルアップトランジスタがオンになるの
    を遅延させるための第１のプルアップ遅延手段と、 前記第２のプルアップトランジスタがオンになるのに対
    して前記第３のプルアップトランジスタがオンになるの
    を遅延させるための第２のプルアップ遅延手段とを含
    む、出力バッファ回路。
  9. 【請求項９】 前記第１のプルアップトランジスタのゲ
    ート端子と前記第１のプルダウントランジスタのゲート
    端子とに接続されるパスゲート回路と、 出力が前記パスゲート回路に結合されて、前記パスゲー
    ト回路がディジタル入力信号を受け取ることができるよ
    うにし、かつ前記入力信号を前記第１のプルアップトラ
    ンジスタのゲート端子と前記第１のプルダウントランジ
    スタのゲート端子とへ送るためのトライステート手段と
    をさらに含む、請求項８に記載の出力バッファ回路。
  10. 【請求項１０】 前記トライステート手段は１対の直列
    に接続されるインバータを含み、前記１対のインバータ
    のうち一方は前記１対のインバータの他方により生成さ
    れる論理レベルと反対の論理レベルの不能化出力ディジ
    タル信号を生成することができる、請求項９に記載の出
    力バッファ回路。
  11. 【請求項１１】 前記第１のプルアップ遅延手段は、 前記第１のプルアップトランジスタのゲート端子と第１
    の積重ねられたトランジスタのゲート端子との間で結合
    される第１のインバータ回路を含み、 前記第１の積重ねられたトランジスタは、第２および第
    ３の積重ねられたトランジスタと直列に置かれ、前記第
    １、第２および第３の積重ねられたトランジスタは前記
    第２のプルアップトランジスタのゲート端子と前記第２
    の電源との間で結合され、 前記第２の積重ねられたトランジスタはディジタル入力
    信号を受け取るよう適合され、 前記第３の積重ねられたトランジスタはトライステート
    手段から出力を受け取るよう適合される、請求項８に記
    載の出力バッファ回路。
  12. 【請求項１２】 前記第２のプルアップ遅延手段は、 前記第２のプルアップトランジスタのゲート端子と第４
    の積重ねられたトランジスタのゲート端子との間で結合
    される第２のインバータ回路を含み、 前記第４の積重ねられたトランジスタは第５および第６
    の積重ねられたトランジスタと直列に置かれ、前記第
    ４、第５および第６の積重ねられたトランジスタは前記
    第３のプルアップトランジスタのゲート端子と前記第２
    の電源との間で結合され、 前記第５の積重ねられたトランジスタはディジタル入力
    信号を受け取るよう適合され、 前記第６の積重ねられたトランジスタはトライステート
    手段から出力を受け取るよう適合される、請求項８に記
    載の出力バッファ回路。
  13. 【請求項１３】 前記第１、第２および第３のプルダウ
    ントランジスタはゲート幅の異なるＦＥＴｐ−チャネル
    トランジスタであり、前記第１のプルダウントランジス
    タのゲート幅は前記第２のプルダウントランジスタのゲ
    ート幅より狭く、前記第２のプルダウントランジスタの
    ゲート幅は前記第３のプルダウントランジスタのゲート
    幅より狭い、請求項８に記載の出力バッファ回路。
  14. 【請求項１４】 前記フィードフォワード回路手段は、 第４、第５および第６のフィードフォワードトランジス
    タを含み、第４、第５および第６のフィードフォワード
    トランジスタの各々は、 ディジタル入力信号を受け取るよう適合されるゲート端
    子と、 前記入力信号により変えられる導電経路とを含み、さら
    に第４、第５および第６のフィードフォワードトランジ
    スタの前記導電経路は前記第１の電源と前記第１、第２
    および第３のプルアップトランジスタのゲート端子との
    間でそれぞれ結合され、前記フィードフォワード回路は
    さらに、 第４、第５および第６の不能化トランジスタを含み、第
    ４、第５および第６の不能化トランジスタの各々は、 トライステート手段から生成される不能化ディジタル信
    号を受け取るよう適合されるゲート端子と、 前記不能化信号により変えられる導電経路とを含み、さ
    らに第４、第５および第６の不能化トランジスタの前記
    導電経路はそれぞれ前記第４、第５および第６のフィー
    ドフォワードトランジスタと並列に結合される、請求項
    ８に記載の出力バッファ回路。
  15. 【請求項１５】 相対的に高いディジタル入力信号に応
    答して、バッファされた、相対的に高いディジタル出力
    信号を発生させるための出力バッファ回路であって、 第１の電源と出力端子との間で並列に接続されて前記高
    いディジタル出力信号を受け取ることができる第１、第
    ２および第３のプルアップトランジスタを含み、前記プ
    ルアップトランジスタの各々はゲート端子を有し、さら
    に第２の電源と前記出力端子との間で並列に接続されて
    前記高いディジタル出力信号を受け取ることができる、
    第１、第２および第３のプルダウントランジスタを含
    み、前記プルダウントランジスタの各々はゲート端子を
    有し、さらに前記第１のプルアップトランジスタのゲー
    ト端子と前記第１のプルダウントランジスタのゲート端
    子とに接続されるパスゲート回路と、 出力を前記パスゲート回路に結合されて前記パスゲート
    回路が前記高いディジタル入力信号を受け取り、前記入
    力信号を前記第１のプルアップトランジスタのゲート端
    子と前記第１のプルダウントランジスタのゲート端子と
    へ送ることができるようにするためのトライステート手
    段と、 前記高いディジタル入力信号を受け取り、かつ前記第
    １、第２および第３のプルダウントランジスタをオフに
    することと前記第１のプルアップトランジスタをオンに
    することとを実質的に同時に行なうためのフィードフォ
    ワード回路手段とを含み、前記フィードフォワード回路
    手段は、 第１、第２および第３のフィードフォワードトランジス
    タを含み、第１、第２および第３のフィードフォワード
    トランジスタの各々は、 前記高いディジタル入力信号を実質的に同時に受け取る
    よう適合されるゲート端子と、 前記高いディジタル入力信号により変えられる導電経路
    とを含み、 第１、第２および第３のフィードフォワードトランジス
    タの前記導電経路は、前記第２の電源と前記第１、第２
    および第３のプルダウントランジスタのゲート端子との
    間でそれぞれ結合され、前記出力バッファ回路はさらに
    前記第１のプルダウントランジスタがオンになるのに対
    して前記第２のプルダウントランジスタがオンになるの
    を遅延させるための第１のプルダウン遅延手段と、 前記第２のプルダウントランジスタがオンになるのに対
    して前記第３のプルダウントランジスタがオンになるの
    を遅延させるための第２のプルダウン遅延手段とを含
    む、出力バッファ回路。
  16. 【請求項１６】 前記第１のプルダウン遅延手段は、 前記第１のプルダウントランジスタのゲート端子と第１
    の積重ねられたトランジスタのゲート端子との間で結合
    される第１のインバータ回路を含み、 前記第１の積重ねられたトランジスタは第２および第３
    の積重ねられたトランジスタと直列に置かれ、前記第
    １、第２および第３の積重ねられたトランジスタは前記
    第２のプルダウントランジスタのゲート端子と前記第１
    の電源との間で結合され、 前記第２の積重ねられたトランジスタはディジタル入力
    信号を受け取るよう適合され、 前記第３の積重ねられたトランジスタはトライステート
    手段から出力を受け取るよう適合される、請求項１５に
    記載の出力バッファ回路。
  17. 【請求項１７】 前記第２のプルダウン遅延手段は、 前記第２のプルダウントランジスタのゲート端子と第４
    の積重ねられたトランジスタのゲート端子との間で結合
    される第２のインバータ回路を含み、 前記第４の積重ねられたトランジスタは第５および第６
    の積重ねられたトランジスタと直列に置かれ、前記第
    ４、第５および第６の積重ねられたトランジスタは前記
    第３のプルダウントランジスタのゲート端子と前記第１
    の電源との間で結合され、 前記第５の積重ねられたトランジスタは前記高い入力信
    号を受け取るよう適合され、 前記第６の積重ねられたトランジスタはトライステート
    手段から出力を受け取るよう適合される、請求項１５に
    記載の出力バッファ回路。
  18. 【請求項１８】 相対的に低いディジタル入力信号に応
    答して、バッファされた、相対的に低いディジタル出力
    信号を発生させるための出力バッファ回路であって、 第１の電源と出力端子との間で並列に接続されて前記低
    いディジタル出力信号を受け取ることができる、第１、
    第２および第３のプルアップトランジスタを含み、前記
    プルアップトランジスタの各々はゲート端子を有し、さ
    らに第２の電源と前記出力端子との間で並列に接続され
    て前記低いディジタル出力信号を受け取ることができ
    る、第１、第２および第３のプルダウントランジスタを
    含み、前記プルダウントランジスタの各々はゲート端子
    を有し、さらに前記第１のプルアップトランジスタのゲ
    ート端子と前記第１のプルダウントランジスタのゲート
    端子とへ接続されるパスゲート回路と、 出力を前記パスゲート回路に結合されて前記パスゲート
    回路が前記低いディジタル入力信号を受け取り、前記入
    力信号を前記第１のプルアップトランジスタのゲート端
    子と前記第１のプルダウントランジスタのゲート端子と
    へ送ることができるようにするためのトライステート手
    段と、 前記低いディジタル入力信号を受け取り、前記第１、第
    ２および第３のプルアップトランジスタをオフにするこ
    とと前記第１のプルダウントランジスタをオンにするこ
    ととを実質的に同時に行なうためのフィードフォワード
    回路手段とを含み、前記フィードフォワード回路手段
    は、 第４、第５および第６のフィードフォワードトランジス
    タを含み、第４、第５および第６のフィードフォワード
    トランジスタの各々は、 前記低いディジタル入力信号を実質的に同時に受け取る
    よう適合されるゲート端子と、 前記低いディジタル入力信号により変えられる導電経路
    とを含み、さらに第４、第５および第６のフィードフォ
    ワードトランジスタの前記導電経路は前記第１の電源と
    前記第１、第２および第３のプルアップトランジスタの
    ゲート端子との間でそれぞれ結合され、前記出力バッフ
    ァ回路はさらに前記第１のプルアップトランジスタがオ
    ンになるのに対して前記第２のプルアップトランジスタ
    がオンになるのを遅延させるための第１のプルアップ遅
    延手段と、 前記第２のプルアップトランジスタがオンになるのに対
    して前記第３のプルアップトランジスタがオンになるの
    を遅延させるための第２のプルアップ遅延手段とを含
    む、出力バッファ回路。
  19. 【請求項１９】 前記第１のプルアップ遅延手段は、 前記第１のプルダウントランジスタのゲート端子と第１
    の積重ねられたトランジスタのゲート端子との間で結合
    される第１のインバータ回路を含み、 前記第１の積重ねられたトランジスタは第２および第３
    の積重ねられたトランジスタと直列に置かれ、前記第
    １、第２および第３の積重ねられたトランジスタは前記
    第２のプルアップトランジスタのゲート端子と前記第２
    の電源との間で結合され、 前記第２の積重ねられたトランジスタはディジタル入力
    信号を受け取るよう適合され、 前記第３の積重ねられたトランジスタはトライステート
    手段から出力を受け取るよう適合される、請求項１８に
    記載の出力バッファ回路。
  20. 【請求項２０】 前記第２のプルアップ遅延手段は、 前記第２のプルダウントランジスタのゲート端子と第４
    の積重ねられたトランジスタのゲート端子との間で結合
    される第２のインバータ回路を含み、 前記第４の積重ねられたトランジスタは第５および第６
    の積重ねられたトランジスタと直列に置かれ、前記第
    ４、第５および第６の積重ねられたトランジスタは前記
    第３のプルダウントランジスタのゲート端子と前記第１
    の電源との間で結合され、 前記第５の積重ねられたトランジスタは前記高い入力信
    号を受け取るよう適合され、 前記第６の積重ねられたトランジスタはトライステート
    手段から出力を受け取るよう適合される、請求項１８に
    記載の出力バッファ回路。
JP5279731A 1992-11-13 1993-11-09 出力バッファ回路 Withdrawn JPH06216749A (ja)

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