JPH05327470A - Ｂｉｃｍｏｓ出力バッファノイズ低減回路 - Google Patents
Ｂｉｃｍｏｓ出力バッファノイズ低減回路Info
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- JPH05327470A JPH05327470A JP4350169A JP35016992A JPH05327470A JP H05327470 A JPH05327470 A JP H05327470A JP 4350169 A JP4350169 A JP 4350169A JP 35016992 A JP35016992 A JP 35016992A JP H05327470 A JPH05327470 A JP H05327470A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】 （修正有）
【目的】 比較的低い切替えキャパシタンスによってデ
ータ信号経路の限定と出力におけるデータ信号の電流増
幅のための高電流増幅利点のために、高速利点と低出力
要求を兼ね備え、出力ノイズを減少する。 【構成】 最大ピーク出力ノイズＶを減じるために、Ｃ
ＭＯＳ二次出力プルダウントランジスタＱ６０Ａの制御
ゲートノードがＣＭＯＳ出力プルダウン駆動器トランジ
スタＱ６０の制御ゲートノードに接続され、バイポーラ
一次出力プルダウントランジスタＱ４４がオン状態にな
る前に小さい供給電流のプルダウンを開始する。フィー
ドフォーワード回路キャパシタンスがＣＭＯＳ出力プル
ダウン駆動器トランジスタＱ６０とバイポーラ出力プル
ダウントランジスタＱ４４のベースノードとの間に接続
されている。キャパシタンス値は、最大“谷底”出力ノ
イズを減じるように選択される。
ータ信号経路の限定と出力におけるデータ信号の電流増
幅のための高電流増幅利点のために、高速利点と低出力
要求を兼ね備え、出力ノイズを減少する。 【構成】 最大ピーク出力ノイズＶを減じるために、Ｃ
ＭＯＳ二次出力プルダウントランジスタＱ６０Ａの制御
ゲートノードがＣＭＯＳ出力プルダウン駆動器トランジ
スタＱ６０の制御ゲートノードに接続され、バイポーラ
一次出力プルダウントランジスタＱ４４がオン状態にな
る前に小さい供給電流のプルダウンを開始する。フィー
ドフォーワード回路キャパシタンスがＣＭＯＳ出力プル
ダウン駆動器トランジスタＱ６０とバイポーラ出力プル
ダウントランジスタＱ４４のベースノードとの間に接続
されている。キャパシタンス値は、最大“谷底”出力ノ
イズを減じるように選択される。
Description
【０００１】
【産業上の利用分野】本発明は、ＢＩＣＭＯＳ出力バッ
ファ回路であって、入力におけるデータ信号に応答して
出力における高及び低ポテンシャルレベルの出力信号を
だすためのものに関する。出力バッファ回路はＮＭＯＳ
及びＰＭＯＳのようなＣＭＯＳトランジスタの低出力要
件および高速利点を含み、また、ＮＰＮトランジスタの
ようなバイポーラトランジスタの低キャパシタンス及び
高電流増幅の利点を含む。とりわけ本発明はＣＭＯＳ前
置駆動ステージにより高電流駆動バイポーラ出力ステー
ジでのピーク出力ノイズＶOLP、ＶOLVを低減させるため
のＢＩＣＭＯＳ出力バッファノイズ低減回路に関するも
のである。
ファ回路であって、入力におけるデータ信号に応答して
出力における高及び低ポテンシャルレベルの出力信号を
だすためのものに関する。出力バッファ回路はＮＭＯＳ
及びＰＭＯＳのようなＣＭＯＳトランジスタの低出力要
件および高速利点を含み、また、ＮＰＮトランジスタの
ようなバイポーラトランジスタの低キャパシタンス及び
高電流増幅の利点を含む。とりわけ本発明はＣＭＯＳ前
置駆動ステージにより高電流駆動バイポーラ出力ステー
ジでのピーク出力ノイズＶOLP、ＶOLVを低減させるため
のＢＩＣＭＯＳ出力バッファノイズ低減回路に関するも
のである。
【０００２】
【従来の技術】関連する特許に従った非反転ＢＩＣＭＯ
Ｓトリステート出力バッファ回路が図１に示されてい
る。そのＢＩＣＭＯＳ出力バッファ回路は入力ＶINにお
けるデータ信号に応答して出力ＶOUTで高及び低ポテン
シャルレベルＨ、Ｌの出力信号を出す。ダーリントンバ
イポーラ出力プルアップトランジスタＱ２４、Ｑ２２が
電流を、コレクタノードに接続された抵抗Ｒ６とダイオ
ードＳＤ１を通じて、高ポテンシャル出力供給レールＶ
CCから出力ＶOUTへ供給する。パラレルトランジスタ要
素Ｑ４４Ａ及びＱ４４Ｂから成る高電流駆動バイポーラ
出力プルダウントランジスタＱ４４が出力ＶOUTから低
ポテンシャル出力接地レール(rail)ＧＮＤＮへ電流を流
す。
Ｓトリステート出力バッファ回路が図１に示されてい
る。そのＢＩＣＭＯＳ出力バッファ回路は入力ＶINにお
けるデータ信号に応答して出力ＶOUTで高及び低ポテン
シャルレベルＨ、Ｌの出力信号を出す。ダーリントンバ
イポーラ出力プルアップトランジスタＱ２４、Ｑ２２が
電流を、コレクタノードに接続された抵抗Ｒ６とダイオ
ードＳＤ１を通じて、高ポテンシャル出力供給レールＶ
CCから出力ＶOUTへ供給する。パラレルトランジスタ要
素Ｑ４４Ａ及びＱ４４Ｂから成る高電流駆動バイポーラ
出力プルダウントランジスタＱ４４が出力ＶOUTから低
ポテンシャル出力接地レール(rail)ＧＮＤＮへ電流を流
す。
【０００３】出力バッファ回路のプルアップ側では、Ｃ
ＭＯＳプルアップ駆動回路が出力プルアップトランジス
タに接続されている。ＣＭＯＳプルアップ駆動回路は入
力ＶINに接続された第一プルアップ先行入力反転ステー
ジＱ１５、Ｑ１４及び中間ノードｎ１で第一反転ステー
ジＱ１５、Ｑ１４に接続された第二プルアップ駆動反転
ステージＱ２１Ａ、Ｑ２０とから成る。第二反転ステー
ジＱ２１Ａ、Ｑ２０はバイポーラ出力プルアップトラン
ジスタＱ２４、Ｑ２２のベースノードに接続されてい
る。入力ＶINでの高ポテンシャルレベルデータ信号Ｈ
で、第二プルアップ駆動反転ステージＰＭＯＳトランジ
スタＱ２１Ａがベース駆動電流をバイポーラトランジス
タＱ２４にもたらす。バイポーラトランジスタＱ２４は
順番に増幅されたベース駆動電流をショットキーダイオ
ードＳＤ１と抵抗Ｒ５を介して出力供給レールＶCCNか
らバイポーラ出力プルアップトランジスタＱ２２へ供給
する。入力ＶINでの低ポテンシャルレベルデータ信号Ｌ
に対して、第二プルアップ駆動反転ステージＮＭＯＳト
ランジスタＱ２０がバイポーラ出力プルアップトランジ
スタＱ２４、Ｑ２２のベースを放電する。出力プルアッ
プトランジスタＱ２２のベースノードからの放電経路
は、ショットキーダイオードＳＤ１２及びＳＤ１１の形
でブレイクダウン保護電圧降下要素を含む。ダイオード
ＳＤ１１及びＳＤ１２は、出力プルアップトランジスタ
のベース／エミッタ連結を介して出力ＶOUTから戻るブ
レイクダウン電流を防ぐために十分な電圧差が与えられ
ている。このブレイクダウン保護は、出力での高インピ
ーダンス第三ステートの間ＮＭＯＳトランジスタＱ２０
に電流が通ることを防ぐ。以下に記載するＢＩＣＭＯＳ
出力バッファ回路の操作のトリステートモードにおい
て、コモンバス(common bus)上の別の出力バッファ回路
からの出力ＶOUTでの高ポテンシャルレベル信号レベル
は別にＱ２２及びＱ２０を介してブレイクダウン電流を
放電経路に流す。
ＭＯＳプルアップ駆動回路が出力プルアップトランジス
タに接続されている。ＣＭＯＳプルアップ駆動回路は入
力ＶINに接続された第一プルアップ先行入力反転ステー
ジＱ１５、Ｑ１４及び中間ノードｎ１で第一反転ステー
ジＱ１５、Ｑ１４に接続された第二プルアップ駆動反転
ステージＱ２１Ａ、Ｑ２０とから成る。第二反転ステー
ジＱ２１Ａ、Ｑ２０はバイポーラ出力プルアップトラン
ジスタＱ２４、Ｑ２２のベースノードに接続されてい
る。入力ＶINでの高ポテンシャルレベルデータ信号Ｈ
で、第二プルアップ駆動反転ステージＰＭＯＳトランジ
スタＱ２１Ａがベース駆動電流をバイポーラトランジス
タＱ２４にもたらす。バイポーラトランジスタＱ２４は
順番に増幅されたベース駆動電流をショットキーダイオ
ードＳＤ１と抵抗Ｒ５を介して出力供給レールＶCCNか
らバイポーラ出力プルアップトランジスタＱ２２へ供給
する。入力ＶINでの低ポテンシャルレベルデータ信号Ｌ
に対して、第二プルアップ駆動反転ステージＮＭＯＳト
ランジスタＱ２０がバイポーラ出力プルアップトランジ
スタＱ２４、Ｑ２２のベースを放電する。出力プルアッ
プトランジスタＱ２２のベースノードからの放電経路
は、ショットキーダイオードＳＤ１２及びＳＤ１１の形
でブレイクダウン保護電圧降下要素を含む。ダイオード
ＳＤ１１及びＳＤ１２は、出力プルアップトランジスタ
のベース／エミッタ連結を介して出力ＶOUTから戻るブ
レイクダウン電流を防ぐために十分な電圧差が与えられ
ている。このブレイクダウン保護は、出力での高インピ
ーダンス第三ステートの間ＮＭＯＳトランジスタＱ２０
に電流が通ることを防ぐ。以下に記載するＢＩＣＭＯＳ
出力バッファ回路の操作のトリステートモードにおい
て、コモンバス(common bus)上の別の出力バッファ回路
からの出力ＶOUTでの高ポテンシャルレベル信号レベル
は別にＱ２２及びＱ２０を介してブレイクダウン電流を
放電経路に流す。
【０００４】ＢＩＣＭＯＳ出力バッファ回路のプルダウ
ン側では、第一プルダウン前置駆動入力反転ステージＱ
１１、Ｑ１０が入力ＶINに接続されている。第二プルダ
ウン駆動ステージＱ６０、Ｑ９Ａがバイポーラ出力プル
ダウントランジスタＱ４４のベースノードに接続されて
いる。プルダウン駆動ステージには制御ゲートノードを
有するＮＭＯＳプルダウン駆動トランジスタＱ６０を含
み、前記ゲートノードはプルダウン前置駆動入力ステー
ジＱ１１、Ｑ１０のコモンノードｎ２に接続されてい
る。プルダウン駆動トランジスタＱ６０がダイオードＳ
Ｄ３を介して高ポテンシャルレベル出力レールＶCCQか
ら電流を供給し、抵抗Ｒ４をバイポーラ出力プルダウン
トランジスタＱ４４に限定するために接続されている。
トランジスタＱ６０はバイポーラ出力プルアップトラン
ジスタＱ２２と位相がずれているバイポーラ出力プルダ
ウントランジスタを操作する効果的な「分相装置」であ
る。プルダウン駆動器ステージはまたバイポーラプルダ
ウントランジスタＱ４４のベースノードから出力接地Ｇ
ＮＤＮへ寄生ミラー(Miller)キャパシタンス電流を流す
ために、ミラーキラー(Miller Killer)トランジスタＱ
９Ａを含んでいる。ミラーキラー前置駆動器ステージＱ
４０、Ｑ４１はプルダウン前置駆動器入力ステージＱ１
１、Ｑ１０のコモンノードｎ２とＭＫトランジスタＱ９
Ａの制御ゲートノードとの間に接続されている。小電流
導通ＭＫトランジスタＱ９Ａ及びＭＫ前置駆動器ステー
ジトランジスタＱ４０、Ｑ４１は高速スイッチング操作
のための小チャネル幅ディメンションによって構成され
ている。ＭＫトランジスタＱ９Ａの操作は十分に速く、
出力ＶOUTにおける切替え後の定常高Ｈの間のＤＣＭＫ
トランジスタと同様に、出力ＶOUTにおけるＨＬ転換の
間のＡＣＭＫのように作動する。
ン側では、第一プルダウン前置駆動入力反転ステージＱ
１１、Ｑ１０が入力ＶINに接続されている。第二プルダ
ウン駆動ステージＱ６０、Ｑ９Ａがバイポーラ出力プル
ダウントランジスタＱ４４のベースノードに接続されて
いる。プルダウン駆動ステージには制御ゲートノードを
有するＮＭＯＳプルダウン駆動トランジスタＱ６０を含
み、前記ゲートノードはプルダウン前置駆動入力ステー
ジＱ１１、Ｑ１０のコモンノードｎ２に接続されてい
る。プルダウン駆動トランジスタＱ６０がダイオードＳ
Ｄ３を介して高ポテンシャルレベル出力レールＶCCQか
ら電流を供給し、抵抗Ｒ４をバイポーラ出力プルダウン
トランジスタＱ４４に限定するために接続されている。
トランジスタＱ６０はバイポーラ出力プルアップトラン
ジスタＱ２２と位相がずれているバイポーラ出力プルダ
ウントランジスタを操作する効果的な「分相装置」であ
る。プルダウン駆動器ステージはまたバイポーラプルダ
ウントランジスタＱ４４のベースノードから出力接地Ｇ
ＮＤＮへ寄生ミラー(Miller)キャパシタンス電流を流す
ために、ミラーキラー(Miller Killer)トランジスタＱ
９Ａを含んでいる。ミラーキラー前置駆動器ステージＱ
４０、Ｑ４１はプルダウン前置駆動器入力ステージＱ１
１、Ｑ１０のコモンノードｎ２とＭＫトランジスタＱ９
Ａの制御ゲートノードとの間に接続されている。小電流
導通ＭＫトランジスタＱ９Ａ及びＭＫ前置駆動器ステー
ジトランジスタＱ４０、Ｑ４１は高速スイッチング操作
のための小チャネル幅ディメンションによって構成され
ている。ＭＫトランジスタＱ９Ａの操作は十分に速く、
出力ＶOUTにおける切替え後の定常高Ｈの間のＤＣＭＫ
トランジスタと同様に、出力ＶOUTにおけるＨＬ転換の
間のＡＣＭＫのように作動する。
【０００５】加速フィードバックダイオードＳＤ４が出
力ＶOUTとプルダウン駆動器トランジスタＱ６０のドレ
インノードとの間に接続されている。その結果、出力に
おける高から低へのポテンシャルレベルＨＬの転換の
間、バイポーラ出力プルダウントランジスタＱ４４をオ
ン状態へ加速するために出力ＶOUTからの放電電流がＮ
ＭＯＳプルダウン駆動器トランジスタＱ６０の一次電流
経路を通じてフィードバックされる。
力ＶOUTとプルダウン駆動器トランジスタＱ６０のドレ
インノードとの間に接続されている。その結果、出力に
おける高から低へのポテンシャルレベルＨＬの転換の
間、バイポーラ出力プルダウントランジスタＱ４４をオ
ン状態へ加速するために出力ＶOUTからの放電電流がＮ
ＭＯＳプルダウン駆動器トランジスタＱ６０の一次電流
経路を通じてフィードバックされる。
【０００６】図１及び図４のＢＩＣＭＯＳ出力バッファ
回路はまた、補足的なトリステートイネーブル信号入力
Ｅ及びＥＢを有するトリステートイネーブル回路を組み
込んでいる。ＣＭＯＳプルアップ・トリステート・イネ
ーブルステージＱ１６、Ｑ１３が第一データ信号経路で
プルアップ前置駆動器入力ステージＱ１５、Ｑ１４と接
続しているＮＡＮＤゲートに接続されている。従って、
ＰＭＯＳトランジスタＱ１６、Ｑ１５は並列に接続さ
れ、ＮＭＯＳトランジスタＱ１４、Ｑ１３は直列に接続
されている。ＮＡＮＤゲート入力はデータ入力ＶINとイ
ネーブル信号入力Ｅである。
回路はまた、補足的なトリステートイネーブル信号入力
Ｅ及びＥＢを有するトリステートイネーブル回路を組み
込んでいる。ＣＭＯＳプルアップ・トリステート・イネ
ーブルステージＱ１６、Ｑ１３が第一データ信号経路で
プルアップ前置駆動器入力ステージＱ１５、Ｑ１４と接
続しているＮＡＮＤゲートに接続されている。従って、
ＰＭＯＳトランジスタＱ１６、Ｑ１５は並列に接続さ
れ、ＮＭＯＳトランジスタＱ１４、Ｑ１３は直列に接続
されている。ＮＡＮＤゲート入力はデータ入力ＶINとイ
ネーブル信号入力Ｅである。
【０００７】プルダウン・トリステート・イネーブルス
テージＱ１２、Ｑ９が第二データ信号経路の入力プルダ
ウン前置駆動器ステージＱ１１、Ｑ１０と接続している
ＮＯＲゲートに接続している。従って、ＰＭＯＳトラン
ジスタＱ１２、Ｑ１１は直列に接続され、ＮＭＯＳトラ
ンジスタＱ１０、Ｑ９は並列に接続されている。ＮＯＲ
ゲート入力はデータ入力ＶINと補足的なイネーブル信号
入力ＥＢである。
テージＱ１２、Ｑ９が第二データ信号経路の入力プルダ
ウン前置駆動器ステージＱ１１、Ｑ１０と接続している
ＮＯＲゲートに接続している。従って、ＰＭＯＳトラン
ジスタＱ１２、Ｑ１１は直列に接続され、ＮＭＯＳトラ
ンジスタＱ１０、Ｑ９は並列に接続されている。ＮＯＲ
ゲート入力はデータ入力ＶINと補足的なイネーブル信号
入力ＥＢである。
【０００８】ＭＯＳ、バイポーラ及びＢＩＣＭＯＳ集積
回路出力バッファ及びデバイスは、出力ロードキャパシ
タンスを放電し、出力における高から低ポテンシャルへ
の転換の間、出力からの電流を外部接地へ流すためにプ
ルダウントランジスタ要素をオン状態にする。放電の加
速或はサージは出力接地リードインダクタンスにわたる
電圧を発生させる。該インダクタンスはいかに定常的低
出力であってもポテンシャルの上がった正接地又は接地
バウンスに発生するＬｄi／ｄtに比例する。この出力接
地バウンスは典型的には５ボルトで作動する電源ＶCCを
有する回路に対して外部接地０ボルトよりも０.５乃至
２.５ボルトのオーダーで高くてもよい。出力ＶOUTで発
生する最大あるいは「ピーク」接地バウンス出力ノイズ
がＶOLPとして引用されている。
回路出力バッファ及びデバイスは、出力ロードキャパシ
タンスを放電し、出力における高から低ポテンシャルへ
の転換の間、出力からの電流を外部接地へ流すためにプ
ルダウントランジスタ要素をオン状態にする。放電の加
速或はサージは出力接地リードインダクタンスにわたる
電圧を発生させる。該インダクタンスはいかに定常的低
出力であってもポテンシャルの上がった正接地又は接地
バウンスに発生するＬｄi／ｄtに比例する。この出力接
地バウンスは典型的には５ボルトで作動する電源ＶCCを
有する回路に対して外部接地０ボルトよりも０.５乃至
２.５ボルトのオーダーで高くてもよい。出力ＶOUTで発
生する最大あるいは「ピーク」接地バウンス出力ノイズ
がＶOLPとして引用されている。
【０００９】プルダウントランジスタ要素を介した電流
放電の初期サージの減速が出力接地リードインダクタン
スにわたる別の電圧を発生させる。それは接地バウンス
から反する極性を有する出力接地リードにポテンシャル
の負の接地電圧のアンダーシュート(undershoot)を発生
させる。出力アンダーシュート負スパイクの絶対値は正
の接地バウンススパイクよりも大きいかもしれない。出
力ＶOUTで発生する最大「谷底」或は最小ピークの接地
アンダーシュート出力ノイズがＶOLVとして引用されて
いる。
放電の初期サージの減速が出力接地リードインダクタン
スにわたる別の電圧を発生させる。それは接地バウンス
から反する極性を有する出力接地リードにポテンシャル
の負の接地電圧のアンダーシュート(undershoot)を発生
させる。出力アンダーシュート負スパイクの絶対値は正
の接地バウンススパイクよりも大きいかもしれない。出
力ＶOUTで発生する最大「谷底」或は最小ピークの接地
アンダーシュート出力ノイズがＶOLVとして引用されて
いる。
【００１０】出力ＶOUTにおける供給リード及び出力接
地からのこのノイズの破壊的効果は、コモンバスでの他
の低又は静出力の干渉を含む。本発明は特にコモンバス
での静出力の破壊の問題を減じることに向けられてい
る。例えば、コモンバスでの８進緩衝ライン駆動器の活
動低出力ＶOUTは疑似高信号を生じるピーク出力ノイズ
電圧上昇ＶOLPを受けてもよい。出力接地及び供給ノイ
ズに関連するこれらの問題はより高速の集積回路切替え
高電流になるほど大きくなる。
地からのこのノイズの破壊的効果は、コモンバスでの他
の低又は静出力の干渉を含む。本発明は特にコモンバス
での静出力の破壊の問題を減じることに向けられてい
る。例えば、コモンバスでの８進緩衝ライン駆動器の活
動低出力ＶOUTは疑似高信号を生じるピーク出力ノイズ
電圧上昇ＶOLPを受けてもよい。出力接地及び供給ノイ
ズに関連するこれらの問題はより高速の集積回路切替え
高電流になるほど大きくなる。
【００１１】全ＣＭＯＳトランジスタ出力バッファ回路
における切替え誘導ノイズの低減がJeffrey B.Davis の
米国特許第4,961,010 号に記載されている。Davis ＣＭ
ＯＳトランジスタ出力バッファ回路４０が図２に示され
ている。このタイプのマルチ出力バッファが例えば、８
進バッファライン駆動器における出力バッファとして組
み込まれてもよい。プルダウントランジスタ要素が比較
的大きな電流導通ＮＭＯＳトランジスタＮ３によっても
たらされている。プルアップトランジスタ要素が比較的
大きな電流ＰＭＯＳトランジスタ要素Ｐ３にもたらされ
ている。出力バッファ４０は非反転トリステート出力デ
バイスであり、データ信号は入力ＶINから出力ＶOUTに
伝達する。トリステート出力イネーブル及びディスイネ
ーブル信号がＯＥ端子入力に供給される。
における切替え誘導ノイズの低減がJeffrey B.Davis の
米国特許第4,961,010 号に記載されている。Davis ＣＭ
ＯＳトランジスタ出力バッファ回路４０が図２に示され
ている。このタイプのマルチ出力バッファが例えば、８
進バッファライン駆動器における出力バッファとして組
み込まれてもよい。プルダウントランジスタ要素が比較
的大きな電流導通ＮＭＯＳトランジスタＮ３によっても
たらされている。プルアップトランジスタ要素が比較的
大きな電流ＰＭＯＳトランジスタ要素Ｐ３にもたらされ
ている。出力バッファ４０は非反転トリステート出力デ
バイスであり、データ信号は入力ＶINから出力ＶOUTに
伝達する。トリステート出力イネーブル及びディスイネ
ーブル信号がＯＥ端子入力に供給される。
【００１２】入力ＶINでのデータ信号は二つの反転電流
増幅ステージ１２、１４を通り、次にＮＡＮＤゲート１
５及びＮＯＲゲート１６へのどう極性の入力として供給
される。ＮＯＲゲート１６はプルダウントランジスタ要
素Ｎ３を駆動する。ゲート１５、１６の各々への第二入
力はＯＥＢ端子入力から導かれる。
増幅ステージ１２、１４を通り、次にＮＡＮＤゲート１
５及びＮＯＲゲート１６へのどう極性の入力として供給
される。ＮＯＲゲート１６はプルダウントランジスタ要
素Ｎ３を駆動する。ゲート１５、１６の各々への第二入
力はＯＥＢ端子入力から導かれる。
【００１３】トリステートイネーブル信号ＯＥＢは出力
イネーブル信号ＯＥから反転した極性でトリステートＯ
ＥＢ端子に供給される。このトリステート信号は第一及
び第二反転電流増幅ステージ１８，２０を通り、同極性
のＯＥＢ信号としてＮＯＲゲート１６の入力に供給され
る。トリステート信号はまた電流増幅の第一及び第二反
転ステージ１８，２０を通り、ＮＡＮＤゲート１５の入
力に供給される前に第三反転ステージ２２を通る。ＮＡ
ＮＤゲート１５の入力に供給されたトリステート信号は
従ってＯＥＢ信号と反対の極性であり、出力イネーブル
信号ＯＥと同位相である。
イネーブル信号ＯＥから反転した極性でトリステートＯ
ＥＢ端子に供給される。このトリステート信号は第一及
び第二反転電流増幅ステージ１８，２０を通り、同極性
のＯＥＢ信号としてＮＯＲゲート１６の入力に供給され
る。トリステート信号はまた電流増幅の第一及び第二反
転ステージ１８，２０を通り、ＮＡＮＤゲート１５の入
力に供給される前に第三反転ステージ２２を通る。ＮＡ
ＮＤゲート１５の入力に供給されたトリステート信号は
従ってＯＥＢ信号と反対の極性であり、出力イネーブル
信号ＯＥと同位相である。
【００１４】米国特許第4,961,010 号に従った出力バッ
ファ回路４０は、比較的小さい電流導通二次プルアップ
トランジスタ要素であるＰＭＯＳトランジスタＰ１を含
んでいる。比較的小さい電流二次プルダウントランジス
タ要素がＮＭＯＳトランジスタＮ１によってもたらされ
ている。一次プルダウントランジスタ要素Ｎ３の二次プ
ルダウントランジスタ要素Ｎ１に対する電流容量の比は
好適には少なくとも４対１又は典型的には４／１乃至７
／１の範囲である。同じ電流容量の比が一次対二次プル
アップトランジスタ要素に使用される。図２を参照する
と、二次プルダウントランジスタ要素Ｎ１と一次プルダ
ウントランジスタ要素Ｎ３の初期スイッチオン間の時定
数遅延は、二次及び一次プルダウントランジスタ要素Ｎ
１とＮ３の制御ターミナルリード間に接続された分離抵
抗器又は抵抗要素Ｒ１によってもたらされる。抵抗器Ｒ
１はプルダウントランジスタＮ３の固有入力ゲート・オ
キサイドキャパシタンスと共働して、例えば１乃至５ns
の時定数遅延をもつＲＣ回路網を形成する。
ファ回路４０は、比較的小さい電流導通二次プルアップ
トランジスタ要素であるＰＭＯＳトランジスタＰ１を含
んでいる。比較的小さい電流二次プルダウントランジス
タ要素がＮＭＯＳトランジスタＮ１によってもたらされ
ている。一次プルダウントランジスタ要素Ｎ３の二次プ
ルダウントランジスタ要素Ｎ１に対する電流容量の比は
好適には少なくとも４対１又は典型的には４／１乃至７
／１の範囲である。同じ電流容量の比が一次対二次プル
アップトランジスタ要素に使用される。図２を参照する
と、二次プルダウントランジスタ要素Ｎ１と一次プルダ
ウントランジスタ要素Ｎ３の初期スイッチオン間の時定
数遅延は、二次及び一次プルダウントランジスタ要素Ｎ
１とＮ３の制御ターミナルリード間に接続された分離抵
抗器又は抵抗要素Ｒ１によってもたらされる。抵抗器Ｒ
１はプルダウントランジスタＮ３の固有入力ゲート・オ
キサイドキャパシタンスと共働して、例えば１乃至５ns
の時定数遅延をもつＲＣ回路網を形成する。
【００１５】同様に供給側では、分離抵抗要素Ｒ２が二
次及び一次プルアップトランジスタ要素Ｐ１及びＰ３の
ゲート又は制御ターミナルリードの間に接続されてい
る。抵抗器Ｒ２は、二次プルアップトランジスタＰ１の
早いオン状態と一次プルアップトランジスタ要素Ｐ３の
遅いオン状態との間に所望のＲＣ時定数遅延を提供する
ために、一次プルアップ要素Ｐ３のより大きい出力キャ
パシタンスと共働する値をもつように選択される。
次及び一次プルアップトランジスタ要素Ｐ１及びＰ３の
ゲート又は制御ターミナルリードの間に接続されてい
る。抵抗器Ｒ２は、二次プルアップトランジスタＰ１の
早いオン状態と一次プルアップトランジスタ要素Ｐ３の
遅いオン状態との間に所望のＲＣ時定数遅延を提供する
ために、一次プルアップ要素Ｐ３のより大きい出力キャ
パシタンスと共働する値をもつように選択される。
【００１６】米国特許第4,961,010 号に記載されたこの
回路の特徴は、小電流容量二次プルダウントランジスタ
要素の早いオン状態が出力でのプルダウンを開始し、出
力からの電流の供給を小電流供給レベルのみで開始す
る。初期供給電流レベル及び充電加速は、小電流容量ト
ランジスタ要素の大きさと初期抵抗によって抑制され
る。その結果、Ｌｄi／ｄtに比例するポテンシャルの正
接地上昇もまた低レベルに抑制される。典型的には在来
の出力バッファのものの半分である。
回路の特徴は、小電流容量二次プルダウントランジスタ
要素の早いオン状態が出力でのプルダウンを開始し、出
力からの電流の供給を小電流供給レベルのみで開始す
る。初期供給電流レベル及び充電加速は、小電流容量ト
ランジスタ要素の大きさと初期抵抗によって抑制され
る。その結果、Ｌｄi／ｄtに比例するポテンシャルの正
接地上昇もまた低レベルに抑制される。典型的には在来
の出力バッファのものの半分である。
【００１７】一次プルダウントランジスタ要素の寄生キ
ャパシタンスと分離プルダウン遅延抵抗要素は一次の即
ち大電流容量プルダウントランジスタ要素のオン状態切
替えを遅延させるＲＣ遅延回路網を形成する。この遅延
はプルダウン遅延抵抗要素の選択された抵抗値とＲＣ遅
延回路網の必然時定数によって決定される。米国特許第
4,961,010 号に従ったこの配列の利点は、小二次供給電
流が時定数遅延の間に出力ロードキャパシタンスに蓄え
られた電荷を放電し続けることである。第一大電流容量
プルダウントランジスタ要素のオン状態で、ポテンシャ
ルの第二正接地上昇が現れる。しかし、第二接地バウン
スもまた早い小二次供給電流によって既に影響された出
力ロードキャパシタンスにおける電荷の減少によって制
限される。減少した供給電流レベル及び電荷レベルもま
た続いて起こる接地アンダーシュートを制限し、限定す
る。
ャパシタンスと分離プルダウン遅延抵抗要素は一次の即
ち大電流容量プルダウントランジスタ要素のオン状態切
替えを遅延させるＲＣ遅延回路網を形成する。この遅延
はプルダウン遅延抵抗要素の選択された抵抗値とＲＣ遅
延回路網の必然時定数によって決定される。米国特許第
4,961,010 号に従ったこの配列の利点は、小二次供給電
流が時定数遅延の間に出力ロードキャパシタンスに蓄え
られた電荷を放電し続けることである。第一大電流容量
プルダウントランジスタ要素のオン状態で、ポテンシャ
ルの第二正接地上昇が現れる。しかし、第二接地バウン
スもまた早い小二次供給電流によって既に影響された出
力ロードキャパシタンスにおける電荷の減少によって制
限される。減少した供給電流レベル及び電荷レベルもま
た続いて起こる接地アンダーシュートを制限し、限定す
る。
【００１８】Jeffrey B.Davis の米国特許第4,961,010
号は全ＣＭＯＳトランジスタＩＣ出力バッファ回路又は
全バイポーラトランジスタＩＣ出力バッファ回路のいず
れかについてのノイズ減少回路を記載している。同様
に、Jeffrey B.Davis の米国特許第5,036,222 号（1991
年7月30日発行“OUTPUT BUFFER CIRCUIT WITH OUTPUT V
OLTAGE SENSING FOR REDUCING SWITCHING IMDUCED NOIS
E”）及び米国特許出願第483,927 号（1990年2月22日出
願“OUTPUT BUFFER CIRCUIT WITH SIGNAL FEEDFORWARD
FOR REDUCING SWITCHING IMDUCED NOISE"）は、全ＣＭ
ＯＳトランジスタ出力バッファ回路についての別のノイ
ズ減少回路を記載している。これらのものからは、ＣＭ
ＯＳトランジスタとバイポーラトランジスタが混在する
集積ＢＩＣＭＯＳ出力バッファ回路、例えば関連する特
許出願に記載されているようなものにおいて、いかにし
てノイズ減少が達成されるのか明らかではない。
号は全ＣＭＯＳトランジスタＩＣ出力バッファ回路又は
全バイポーラトランジスタＩＣ出力バッファ回路のいず
れかについてのノイズ減少回路を記載している。同様
に、Jeffrey B.Davis の米国特許第5,036,222 号（1991
年7月30日発行“OUTPUT BUFFER CIRCUIT WITH OUTPUT V
OLTAGE SENSING FOR REDUCING SWITCHING IMDUCED NOIS
E”）及び米国特許出願第483,927 号（1990年2月22日出
願“OUTPUT BUFFER CIRCUIT WITH SIGNAL FEEDFORWARD
FOR REDUCING SWITCHING IMDUCED NOISE"）は、全ＣＭ
ＯＳトランジスタ出力バッファ回路についての別のノイ
ズ減少回路を記載している。これらのものからは、ＣＭ
ＯＳトランジスタとバイポーラトランジスタが混在する
集積ＢＩＣＭＯＳ出力バッファ回路、例えば関連する特
許出願に記載されているようなものにおいて、いかにし
てノイズ減少が達成されるのか明らかではない。
【００１９】
【発明が解決しようとする課題】比較的低い切替えキャ
パシタンスによってデータ信号経路の限定と出力におけ
るデータ信号の電流増幅のための高電流増幅利点のため
に、ＣＭＯＳトランジスタの高速利点と低出力要求を兼
ね備えたＢＩＣＭＯＳ出力バッファ回路における出力ノ
イズを減少することが本発明の課題である。
パシタンスによってデータ信号経路の限定と出力におけ
るデータ信号の電流増幅のための高電流増幅利点のため
に、ＣＭＯＳトランジスタの高速利点と低出力要求を兼
ね備えたＢＩＣＭＯＳ出力バッファ回路における出力ノ
イズを減少することが本発明の課題である。
【００２０】本発明の別の課題は、ＢＩＣＭＯＳ出力バ
ッファ回路の切替えの間、ＢＩＣＭＯＳ出力バッファ回
路を備えるコモンバスに接続された静出力を保護するた
めに最大及び最小出力ノイズピークＶOLP、ＶOLVを減じ
ることである。
ッファ回路の切替えの間、ＢＩＣＭＯＳ出力バッファ回
路を備えるコモンバスに接続された静出力を保護するた
めに最大及び最小出力ノイズピークＶOLP、ＶOLVを減じ
ることである。
【００２１】更に、本発明の課題は出力ノイズピークを
減じるために出力での出力信号転換のエッジ比を制御
し、シェイピングするための数個の集積回路要素を組み
合わせることである。
減じるために出力での出力信号転換のエッジ比を制御
し、シェイピングするための数個の集積回路要素を組み
合わせることである。
【００２２】
【課題を解決するための手段】これらの課題を達成する
ために本発明は、ドレインを通る一次電流経路及び出力
とＢＩＣＭＯＳ出力バッファ回路の低ポテンシャルパワ
ーレールとの間に接続されたソースノードとを有する、
比較的小さい電流容量ＣＭＯＳ二次出力プルダウントラ
ンジスタを提供する。ＣＭＯＳ二次出力プルダウントラ
ンジスタの一次電流経路がバイポーラ一次出力プルダウ
ントランジスタのエミッタノードとコレクタを介して一
次電流経路と並列に接続されている。ＣＭＯＳ二次出力
プルダウントランジスタの制御ゲートノードがＣＭＯＳ
出力プルダウン駆動器トランジスタの制御ゲートノード
に接続され、出力から直接接地への小さな供給電流のプ
ルダウンを始める。静出力で感知された出力ノイズの最
大ピークＶOLPを減じるために、早い小供給電流がＣＭ
ＯＳ出力プルダウン駆動器トランジスタによるバイポー
ラ一次出力プルダウントランジスタのオン状態への転換
の前に開始される。ＣＭＯＳ二次出力プルダウントラン
ジスタの一次電流経路が二次出力プルダウンダイオード
を介して出力に接続されている。好適な例ではＣＭＯＳ
二次出力プルダウントランジスタは、ショットキーダイ
オードを通じて出力に接続されているドレインノードを
有するＮＭＯＳトランジスタである。
ために本発明は、ドレインを通る一次電流経路及び出力
とＢＩＣＭＯＳ出力バッファ回路の低ポテンシャルパワ
ーレールとの間に接続されたソースノードとを有する、
比較的小さい電流容量ＣＭＯＳ二次出力プルダウントラ
ンジスタを提供する。ＣＭＯＳ二次出力プルダウントラ
ンジスタの一次電流経路がバイポーラ一次出力プルダウ
ントランジスタのエミッタノードとコレクタを介して一
次電流経路と並列に接続されている。ＣＭＯＳ二次出力
プルダウントランジスタの制御ゲートノードがＣＭＯＳ
出力プルダウン駆動器トランジスタの制御ゲートノード
に接続され、出力から直接接地への小さな供給電流のプ
ルダウンを始める。静出力で感知された出力ノイズの最
大ピークＶOLPを減じるために、早い小供給電流がＣＭ
ＯＳ出力プルダウン駆動器トランジスタによるバイポー
ラ一次出力プルダウントランジスタのオン状態への転換
の前に開始される。ＣＭＯＳ二次出力プルダウントラン
ジスタの一次電流経路が二次出力プルダウンダイオード
を介して出力に接続されている。好適な例ではＣＭＯＳ
二次出力プルダウントランジスタは、ショットキーダイ
オードを通じて出力に接続されているドレインノードを
有するＮＭＯＳトランジスタである。
【００２３】バイポーラ出力プルダウントランジスタへ
のベース駆動電流を増加させるために、エッジ比制御に
おいて更に付加する回路要素としてＣＭＯＳ出力プルダ
ウン駆動器トランジスタの一次電流経路と出力との間に
加速フィードバックダイオードが接続されている。この
発明の特徴は、ＣＭＯＳ二次出力プルダウントランジス
タが高速切替えにおける加速フィードバックダイオード
によって生じるエッジ比の鋭さを緩和し、一方、同時に
バイポーラ一次出力プルダウントランジスタのオン状態
への切替えの前にいくらかの出力ロードキャパシタンス
を放電する。その結果、出力ロードキャパシタンスの放
電は高速切替えに有効な時間にわたって、より良く分配
され、伝搬遅延の犠牲なく出力ノイズの最大ピークＶ
OLPを減じる。 本発明の別の実施例に従うと、フィー
ドフォーワード回路キャパシタンスがＣＭＯＳ出力プル
ダウン駆動器トランジスタの制御ゲートノードとバイポ
ーラ出力プルダウントランジスタベースノードとの間に
接続されている。フィードフォーワード回路キャパシタ
ンスは、ＣＭＯＳ出力プルダウン駆動器トランジスタの
制御ゲートノードに入力信号転換が存在する状況下で過
度容量性電流にバイポーラ出力プルダウントランジスタ
のベースノードを通させるのに十分大きなキャパシタン
ス値を選択される。容量値はＣＭＯＳ出力プルダウン駆
動器トランジスタが持続伝導電流をバイポーラ出力プル
ダウントランジスタのベースノードに流す前に、過度容
量性電流をバイポーラ出力プルダウントランジスタの早
いオン状態に対して十分であるようにする。この過度容
量性電流及び早いオン状態はピーク出力ノイズ及び、特
に最小ピーク即ちコモンバスの他の入力の保護のための
「谷底」ＶOLVを減じる。
のベース駆動電流を増加させるために、エッジ比制御に
おいて更に付加する回路要素としてＣＭＯＳ出力プルダ
ウン駆動器トランジスタの一次電流経路と出力との間に
加速フィードバックダイオードが接続されている。この
発明の特徴は、ＣＭＯＳ二次出力プルダウントランジス
タが高速切替えにおける加速フィードバックダイオード
によって生じるエッジ比の鋭さを緩和し、一方、同時に
バイポーラ一次出力プルダウントランジスタのオン状態
への切替えの前にいくらかの出力ロードキャパシタンス
を放電する。その結果、出力ロードキャパシタンスの放
電は高速切替えに有効な時間にわたって、より良く分配
され、伝搬遅延の犠牲なく出力ノイズの最大ピークＶ
OLPを減じる。 本発明の別の実施例に従うと、フィー
ドフォーワード回路キャパシタンスがＣＭＯＳ出力プル
ダウン駆動器トランジスタの制御ゲートノードとバイポ
ーラ出力プルダウントランジスタベースノードとの間に
接続されている。フィードフォーワード回路キャパシタ
ンスは、ＣＭＯＳ出力プルダウン駆動器トランジスタの
制御ゲートノードに入力信号転換が存在する状況下で過
度容量性電流にバイポーラ出力プルダウントランジスタ
のベースノードを通させるのに十分大きなキャパシタン
ス値を選択される。容量値はＣＭＯＳ出力プルダウン駆
動器トランジスタが持続伝導電流をバイポーラ出力プル
ダウントランジスタのベースノードに流す前に、過度容
量性電流をバイポーラ出力プルダウントランジスタの早
いオン状態に対して十分であるようにする。この過度容
量性電流及び早いオン状態はピーク出力ノイズ及び、特
に最小ピーク即ちコモンバスの他の入力の保護のための
「谷底」ＶOLVを減じる。
【００２４】好適な例においては、フィードフォーワー
ド回路キャパシタンスはＣＭＯＳ出力プルダウン駆動器
トランジスタの比較的大きな制御ゲートチャネルキャパ
シタンスによってもたらされる。比較的大きなチャネル
キャパシタンスは、減少したレベルでのバイポーラ出力
プルダウントランジスタの早いオン状態に対して十分な
過度容量性電流を発生する。出力プルダウン駆動器トラ
ンジスタは、続いてバイポーラ出力プルダウントランジ
スタに持続伝導電流を流すが、ノイズピークは減少して
いる。
ド回路キャパシタンスはＣＭＯＳ出力プルダウン駆動器
トランジスタの比較的大きな制御ゲートチャネルキャパ
シタンスによってもたらされる。比較的大きなチャネル
キャパシタンスは、減少したレベルでのバイポーラ出力
プルダウントランジスタの早いオン状態に対して十分な
過度容量性電流を発生する。出力プルダウン駆動器トラ
ンジスタは、続いてバイポーラ出力プルダウントランジ
スタに持続伝導電流を流すが、ノイズピークは減少して
いる。
【００２５】別の実施例に従うと、回路キャパシタンス
はＣＭＯＳプルダウン駆動器トランジスタのゲートノー
ドとバイポーラ出力プルダウントランジスタのベースノ
ードとの間に接続された分離回路要素コンデンサによっ
てもたらされる。バイポーラ出力プルダウントランジス
タへのベース駆動電流を制限するために、比較的高抵抗
のドレイン抵抗器がＣＭＯＳプルダウン駆動器トランジ
スタのドレインノードと高ポテンシャル出力レールとの
間に接続されている。
はＣＭＯＳプルダウン駆動器トランジスタのゲートノー
ドとバイポーラ出力プルダウントランジスタのベースノ
ードとの間に接続された分離回路要素コンデンサによっ
てもたらされる。バイポーラ出力プルダウントランジス
タへのベース駆動電流を制限するために、比較的高抵抗
のドレイン抵抗器がＣＭＯＳプルダウン駆動器トランジ
スタのドレインノードと高ポテンシャル出力レールとの
間に接続されている。
【００２６】本発明のもう一つの実施例に従うと、出力
ノイズの谷底と最大及び最小ピークの減少のために、比
較的小さい電流導通ＣＭＯＳ二次出力プルダウントラン
ジスタとフィードフォーワード回路キャパシタンスがＢ
ＩＣＭＯＳ出力バッファに組込まれている。
ノイズの谷底と最大及び最小ピークの減少のために、比
較的小さい電流導通ＣＭＯＳ二次出力プルダウントラン
ジスタとフィードフォーワード回路キャパシタンスがＢ
ＩＣＭＯＳ出力バッファに組込まれている。
【００２７】本発明の目的、特徴及び利点が以下の記載
と添付図面によって開示される。
と添付図面によって開示される。
【００２８】
【実施例】関連技術の回路の一部分が図１に示されてお
り、特に、本発明に関連するＢＩＣＭＯＳ出力バッファ
回路のプルダウン回路部分が図３に示されている。回路
要素は図１と同一の参照名で示されている。回路のこの
部分における改善を示す本発明の第１実施例が図４に示
されている。図４を参照すると、ドレイン及びソースノ
ードを通る一次電流経路を備える比較的小さな電流導通
ＣＭＯＳ二次出力プルダウントランジスタＱ６０Ａが、
出力ＶOUTと低ポテンシャル即ち出力接地レールＧＮＤ
Ｎとの間に連結されている。二次出力プルダウントラン
ジスタＱ６０Ａは、ショットキーダイオードＳＤ４Ａを
介して出力ＶOUTに接続されたドレインノードを有する
ＮＭＯＳトランジスタである。ＮＭＯＳ二次出力プルダ
ウントランジスタＱ６０Ａの制御ゲートノードがＣＭＯ
Ｓ出力プルダウン駆動器トランジスタＱ６０の制御ゲー
トノードに接続されている。
り、特に、本発明に関連するＢＩＣＭＯＳ出力バッファ
回路のプルダウン回路部分が図３に示されている。回路
要素は図１と同一の参照名で示されている。回路のこの
部分における改善を示す本発明の第１実施例が図４に示
されている。図４を参照すると、ドレイン及びソースノ
ードを通る一次電流経路を備える比較的小さな電流導通
ＣＭＯＳ二次出力プルダウントランジスタＱ６０Ａが、
出力ＶOUTと低ポテンシャル即ち出力接地レールＧＮＤ
Ｎとの間に連結されている。二次出力プルダウントラン
ジスタＱ６０Ａは、ショットキーダイオードＳＤ４Ａを
介して出力ＶOUTに接続されたドレインノードを有する
ＮＭＯＳトランジスタである。ＮＭＯＳ二次出力プルダ
ウントランジスタＱ６０Ａの制御ゲートノードがＣＭＯ
Ｓ出力プルダウン駆動器トランジスタＱ６０の制御ゲー
トノードに接続されている。
【００２９】ＮＭＯＳ二次出力プルダウントランジスタ
Ｑ６０Ａのドレイン及びソースノードを通る一次電流経
路が、バイポーラ出力プルダウントランジスタＱ４４の
コレクタ及びエミッタを通る一次電流経路と並列に接続
されている。しかし、制御ゲートノードは、バイポーラ
出力プルダウントランジスタＱ４４がオン状態になる前
に、出力ＶOUTから直接に接地ＧＮＤＮへ供給される小
電流の早いプルダウンを起こすためにＮＭＯＳプルダウ
ン駆動器トランジスタＱ６０の制御ゲートノードと並列
に接続されている。
Ｑ６０Ａのドレイン及びソースノードを通る一次電流経
路が、バイポーラ出力プルダウントランジスタＱ４４の
コレクタ及びエミッタを通る一次電流経路と並列に接続
されている。しかし、制御ゲートノードは、バイポーラ
出力プルダウントランジスタＱ４４がオン状態になる前
に、出力ＶOUTから直接に接地ＧＮＤＮへ供給される小
電流の早いプルダウンを起こすためにＮＭＯＳプルダウ
ン駆動器トランジスタＱ６０の制御ゲートノードと並列
に接続されている。
【００３０】ＣＭＯＳ二次出力プルダウントランジスタ
Ｑ６０Ａは“シェイピング(shaping)”即ち接地電流及
び出力ノイズの制御において、少なくとも二つの重要な
機能を果す。第一に出力ロードキャパシタンス放電電流
のいくらかの接地に直接、早いダイバージョン(diversi
on)を提供する。これは加速フィードバックダイオード
ＳＤ４を通ってバイポーラ出力プルダウントランジスタ
Ｑ４４のベースノードへ流れる加速フィードバック電流
を減じ、Ｑ４４のオン状態へのエッジ比を和らげる。こ
れは図６のグラフに示されているように図１及び図３の
回路と比較して最大ピークＶOLP出力ノイズを減じる。
第二に、小さな放電電流の早いダイバージョンが、一次
バイポーラ出力プルダウントランジスタＱ４４を通る放
電電流を減じる。エッジ比のソフト化及びピーク出力ノ
イズの減少が、伝達時間を犠牲にすることなく達成され
ることは確かである。出力ロードキャパシタンスの放電
は同じ時間内に達成されるが、ノイズ低減により好まし
い電流の分散と電流放電比となる。接地電流と出力ノイ
ズをシェイピングする本発明の別の相互回路特性も図４
に示されている。高速ＤＣＭＫミラーキラー・トランジ
スタＱ９Ａが出力ＶOUTにおける高低ＨＬ転換の始めに
おいても導通している。バイポーラプルダウントランジ
スタＱ４４がオン状態になると、小さいＭＫトランジス
タＱ９Ａもいくらかの初期加速フィードバックベース駆
動電流をＱ４４へ向け、小さいＭＫトランジスタＱ９Ａ
がオフ状態になる前に、Ｑ４４のオン状態のエッジ比を
ソフト化する。
Ｑ６０Ａは“シェイピング(shaping)”即ち接地電流及
び出力ノイズの制御において、少なくとも二つの重要な
機能を果す。第一に出力ロードキャパシタンス放電電流
のいくらかの接地に直接、早いダイバージョン(diversi
on)を提供する。これは加速フィードバックダイオード
ＳＤ４を通ってバイポーラ出力プルダウントランジスタ
Ｑ４４のベースノードへ流れる加速フィードバック電流
を減じ、Ｑ４４のオン状態へのエッジ比を和らげる。こ
れは図６のグラフに示されているように図１及び図３の
回路と比較して最大ピークＶOLP出力ノイズを減じる。
第二に、小さな放電電流の早いダイバージョンが、一次
バイポーラ出力プルダウントランジスタＱ４４を通る放
電電流を減じる。エッジ比のソフト化及びピーク出力ノ
イズの減少が、伝達時間を犠牲にすることなく達成され
ることは確かである。出力ロードキャパシタンスの放電
は同じ時間内に達成されるが、ノイズ低減により好まし
い電流の分散と電流放電比となる。接地電流と出力ノイ
ズをシェイピングする本発明の別の相互回路特性も図４
に示されている。高速ＤＣＭＫミラーキラー・トランジ
スタＱ９Ａが出力ＶOUTにおける高低ＨＬ転換の始めに
おいても導通している。バイポーラプルダウントランジ
スタＱ４４がオン状態になると、小さいＭＫトランジス
タＱ９Ａもいくらかの初期加速フィードバックベース駆
動電流をＱ４４へ向け、小さいＭＫトランジスタＱ９Ａ
がオフ状態になる前に、Ｑ４４のオン状態のエッジ比を
ソフト化する。
【００３１】さらに本発明のノイズ減少回路の実施例が
図１の回路の関連部分を参考に図５及び６の部分回路図
に示されている。図５の回路と図３の回路との違いは、
大きいフィードフォーワード回路キャパシタンスがプル
ダウン駆動器トランジスタＱ６０における実質的により
大きいゲートチャネル幅及びチャネルキャパシタンスの
形で回路に付加されている。図５の回路において、ゲー
ト領域及びチャネルキャパシタンスは、図３及び４の回
路におけるプルダウン前置駆動器トランジスタＱ６０の
４０ミクロンチャネル幅と比較して実質的にチャネル幅
が１７５ミクロン増加する。
図１の回路の関連部分を参考に図５及び６の部分回路図
に示されている。図５の回路と図３の回路との違いは、
大きいフィードフォーワード回路キャパシタンスがプル
ダウン駆動器トランジスタＱ６０における実質的により
大きいゲートチャネル幅及びチャネルキャパシタンスの
形で回路に付加されている。図５の回路において、ゲー
ト領域及びチャネルキャパシタンスは、図３及び４の回
路におけるプルダウン前置駆動器トランジスタＱ６０の
４０ミクロンチャネル幅と比較して実質的にチャネル幅
が１７５ミクロン増加する。
【００３２】この構造の違いによる重大な効果が、出力
ＶOUTにおける高低ＨＬ転換を導くプルダウン前置駆動
器Ｑ６０の制御ゲートノードにおける低高ＬＨデータ信
号転換に現れる。プルダウン前置駆動器トランジスタＱ
６０の大きいゲートキャパシタンスがこのトランジスタ
のオン状態を遅延させる。しかし、Ｃｄv／ｄtに比例す
る実質的な転換容量性電流は低レベルの導通でバイポー
ラ出力プルダウントランジスタＱ４４を十分にオン状態
にする。バイポーラ出力プルダウントランジスタＱ４４
の早いオン状態は、プルダウン駆動器トランジスタＱ６
０がオン状態になる前に出力ＶOUTから小放電電流を供
給し、Ｑ４４へ持続したベース駆動電流を流す。低レベ
ルの導通でのＱ４４の早いオン状態は、電流の連続す減
速及び接地アンダーシュート即ち接地レールと出力Ｖ
OUTにおける最小ピークＶOLVをソフト化する。
ＶOUTにおける高低ＨＬ転換を導くプルダウン前置駆動
器Ｑ６０の制御ゲートノードにおける低高ＬＨデータ信
号転換に現れる。プルダウン前置駆動器トランジスタＱ
６０の大きいゲートキャパシタンスがこのトランジスタ
のオン状態を遅延させる。しかし、Ｃｄv／ｄtに比例す
る実質的な転換容量性電流は低レベルの導通でバイポー
ラ出力プルダウントランジスタＱ４４を十分にオン状態
にする。バイポーラ出力プルダウントランジスタＱ４４
の早いオン状態は、プルダウン駆動器トランジスタＱ６
０がオン状態になる前に出力ＶOUTから小放電電流を供
給し、Ｑ４４へ持続したベース駆動電流を流す。低レベ
ルの導通でのＱ４４の早いオン状態は、電流の連続す減
速及び接地アンダーシュート即ち接地レールと出力Ｖ
OUTにおける最小ピークＶOLVをソフト化する。
【００３３】フィードフォーワード回路キャパシタンス
のキャパシタンス値は、バイポーラ出力プルダウントラ
ンジスタＱ４４の早いオン状態のために十分な転換容量
性電流をもたらすように選ばれる。このフィードフォー
ワードキャパシタンスがＶOLVを改善するＱ４４を通る
放電電流の突然のサージの下降エッジ(falling edge)を
細らせる。同時に、プルダウン駆動器トランジスタＱ６
０の大きいゲートキャパシタンスが実際にＱ６０のオン
状態を遅らせ、上昇エッジ(rising edge) をソフト化さ
せる。エッジ比制御特性のこの組合わせによって、出力
ノイズの全体にわたるピークが改良される。
のキャパシタンス値は、バイポーラ出力プルダウントラ
ンジスタＱ４４の早いオン状態のために十分な転換容量
性電流をもたらすように選ばれる。このフィードフォー
ワードキャパシタンスがＶOLVを改善するＱ４４を通る
放電電流の突然のサージの下降エッジ(falling edge)を
細らせる。同時に、プルダウン駆動器トランジスタＱ６
０の大きいゲートキャパシタンスが実際にＱ６０のオン
状態を遅らせ、上昇エッジ(rising edge) をソフト化さ
せる。エッジ比制御特性のこの組合わせによって、出力
ノイズの全体にわたるピークが改良される。
【００３４】図７のグラフにおいて、プルダウン前置駆
動器ＣＭＯＳトランジスタＱ６０からバイポーラ出力プ
ルダウントランジスタＱ４４のベースへのベース駆動電
流が時間の関数として示されている。ベース駆動電流の
第一のピークは、ゲートノードＱ６０でのＬＨ転換の間
フィードフォーワード回路キャパシタンスによって流さ
れた転換容量性電流が寄与している。ベース駆動電流の
第二の大きなピークは、出力ＶOUTでのＨＬ転換の間に
加速フィードバック・ダイオードＳＤ４を通る加速フィ
ードバック電流のサージの結果である。第三及び消えた
ピークは、導通状態でＣＭＯＳプルダウン駆動器トラン
ジスタＱ６０によって流されたさステンドベース駆動電
流である。接地アンダーシュート及び最小ピーク出力電
圧ＶOLVにおける改善は、図９及び１０のグラフに示さ
れた図３及び５の回路の実施の比較によって示される。
図１０のグラフに示されるように最大“谷底”即ち最小
ピークがおよそ２５％細くされている。フィードフォー
ワード回路キャパシタンスが分離回路要素コンデンサＣ
２によってもたらされてもよいことが分かる。該コンデ
ンサは図６に示されるようにプルダウン駆動器トランジ
スタＱ６０の制御ゲートノードとバイポーラ出力プルダ
ウントランジスタ４４のベースノードとの間に接続され
ているものである。
動器ＣＭＯＳトランジスタＱ６０からバイポーラ出力プ
ルダウントランジスタＱ４４のベースへのベース駆動電
流が時間の関数として示されている。ベース駆動電流の
第一のピークは、ゲートノードＱ６０でのＬＨ転換の間
フィードフォーワード回路キャパシタンスによって流さ
れた転換容量性電流が寄与している。ベース駆動電流の
第二の大きなピークは、出力ＶOUTでのＨＬ転換の間に
加速フィードバック・ダイオードＳＤ４を通る加速フィ
ードバック電流のサージの結果である。第三及び消えた
ピークは、導通状態でＣＭＯＳプルダウン駆動器トラン
ジスタＱ６０によって流されたさステンドベース駆動電
流である。接地アンダーシュート及び最小ピーク出力電
圧ＶOLVにおける改善は、図９及び１０のグラフに示さ
れた図３及び５の回路の実施の比較によって示される。
図１０のグラフに示されるように最大“谷底”即ち最小
ピークがおよそ２５％細くされている。フィードフォー
ワード回路キャパシタンスが分離回路要素コンデンサＣ
２によってもたらされてもよいことが分かる。該コンデ
ンサは図６に示されるようにプルダウン駆動器トランジ
スタＱ６０の制御ゲートノードとバイポーラ出力プルダ
ウントランジスタ４４のベースノードとの間に接続され
ているものである。
【００３５】図４、５及び６の回路における回路要素の
変数及び値は、回路アプリケーション切替え速度とエッ
ジ比とノイズ特性に従って選択される。更に、図４及び
５の回路は接地電流の上昇エッジと下降エッジ並びに出
力ノイズＶOLPとＶOLVの双方のシェイピング及びより大
きい制御のために組み合わされてもよい。特定の実施例
についての本発明の記載をしてきたが、本発明は特許請
求の範囲によって定められるものである。
変数及び値は、回路アプリケーション切替え速度とエッ
ジ比とノイズ特性に従って選択される。更に、図４及び
５の回路は接地電流の上昇エッジと下降エッジ並びに出
力ノイズＶOLPとＶOLVの双方のシェイピング及びより大
きい制御のために組み合わされてもよい。特定の実施例
についての本発明の記載をしてきたが、本発明は特許請
求の範囲によって定められるものである。
【図１】James R.Ohannes その他による米国特許出願第
804,105 号（発明の名称「ＣＭＯＳデータ経路とバイポ
ーラ電流増幅を有するＢＩＣＭＯＳ出力バッファ回
路」）に関する略示回路図である。
804,105 号（発明の名称「ＣＭＯＳデータ経路とバイポ
ーラ電流増幅を有するＢＩＣＭＯＳ出力バッファ回
路」）に関する略示回路図である。
【図２】米国特許第4,961,010 号に記載されたスイッチ
ング誘導ノイズを減少させるための全ＣＭＯＳトランジ
スタ出力バッファ回路の略示回路図である。
ング誘導ノイズを減少させるための全ＣＭＯＳトランジ
スタ出力バッファ回路の略示回路図である。
【図３】図１に関係する回路に関連するＢＩＣＭＯＳプ
ルダウン回路の略示回路図である。
ルダウン回路の略示回路図である。
【図４】バイポーラ出力ステージでの最大ピーク出力ノ
イズＶOLPの減少のために、ＣＭＯＳ二次出力プルダウ
ントランジスタを用いる本発明に従ったノイズ低減回路
を備えるＢＩＣＭＯＳプルダウン回路の部分略示回路図
である。
イズＶOLPの減少のために、ＣＭＯＳ二次出力プルダウ
ントランジスタを用いる本発明に従ったノイズ低減回路
を備えるＢＩＣＭＯＳプルダウン回路の部分略示回路図
である。
【図５】バイポーラ出力ステージでの最小ピーク出力ノ
イズＶOLPを減じるためにＣＭＯＳフィードフォーワー
ド回路キャパシタンスを備えるノイズ低減回路を示す、
関連するプルダウン回路の部分略示回路図である。
イズＶOLPを減じるためにＣＭＯＳフィードフォーワー
ド回路キャパシタンスを備えるノイズ低減回路を示す、
関連するプルダウン回路の部分略示回路図である。
【図６】分離回路要素フィードフォーワード・コンデン
サを備える別の実施例を示す部分略示回路図である。
サを備える別の実施例を示す部分略示回路図である。
【図７】出力において高及び低ポテンシャルレベル間の
スイッチングの間に現れる図４の回路による最大ピーク
出力ノイズの減少を示す、出力電圧対時間のグラフであ
る。
スイッチングの間に現れる図４の回路による最大ピーク
出力ノイズの減少を示す、出力電圧対時間のグラフであ
る。
【図８】出力におけるスイッチングの間の、バイポーラ
出力プルダウントランジスタＱ４４のベースへのベース
駆動電流対時間のグラフである。
出力プルダウントランジスタＱ４４のベースへのベース
駆動電流対時間のグラフである。
【図９】最小ピーク即ち出力ノイズの最大谷底ＶOLVを
示す、図３及び図１の回路に関連する出力電圧対時間の
グラフである。
示す、図３及び図１の回路に関連する出力電圧対時間の
グラフである。
【図１０】図５の回路のついての出力におけるスイッチ
ングの間の出力電圧対時間のグラフであり、出力ノイズ
の最大低谷底ＶOLVの改善を示すものである。
ングの間の出力電圧対時間のグラフであり、出力ノイズ
の最大低谷底ＶOLVの改善を示すものである。
ＶIN 入力 ＶOUT 出力 Ｑ４４ バイポーラ一次出力プルダウントランジスタ Ｑ６０ ＣＭＯＳ出力プルダウン駆動器トランジスタ Ｑ６６Ａ ＣＭＯＳ二次出力プルダウントランジスタ ＧＮＤＮ 低ポテンシャルレール ＶOLP 最大ピーク出力ノイズ ＶOLV 最大“谷底”出力ノイズ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ・アール・オーアンネス アメリカ合衆国メーン州ポートランド、ア パートメント７、フォール・ストリート 341 (72)発明者 スティーバン・ダブリュ・クラキー アメリカ合衆国メーン州サウス・ポートラ ンド、バーン・ステーブル・ロード105 (72)発明者 アーネスト・デビッド・ハッケ アメリカ合衆国メーン州ウエストブルッ ク、セントラル・ストリート97 (72)発明者 ロイ・エル・ヤーボーグ アメリカ合衆国メーン州ハイラム、ボック ス204エー（番地なし)
Claims (19)
- 【請求項１】 入力におけるデータ信号に応答して出力
における高及び低ポテンシャルレベルの出力信号を出す
ためのＢＩＣＭＯＳ出力バッファ回路であり、比較的大
きい電流導通バイポーラ一次出力プルダウントランジス
タが出力から低ポテンシャルパワーレールへ電流を流す
ために接続されたコレクタ及びエミッタノードを通る一
次電流経路を有し、ＣＭＯＳ出力プルダウン駆動器がバ
イポーラ一次出力ダウントランジスタのベースノードに
連結されたドレイン及びソースノードと入力回路を介し
て入力に接続された制御ゲートノードを通る一次電流経
路を有し、ＢＩＣＭＯＳ出力バッファ回路の切替えの
間、コモンバスに接続された静出力での出力ノイズを減
少させるための改良が、 出力と低ポテンシャルパワーレールの間でバイポーラ一
次出力プルダウントランジスタの一次電流経路と並列に
連結されたドレイン及びソースノードを通る一次電流経
路を有する比較的小さい電流導通ＣＭＯＳ二次出力プル
ダウントランジスタから成り、ピーク出力ノイズを減じ
るために前記ＣＭＯＳ二次出力プルダウントランジスタ
がＣＭＯＳ出力プルダウン駆動器トランジスタの制御ゲ
ートノードに接続された制御ゲートノードを有し、バイ
ポーラ一次出力プルダウントランジスタがオン状態にな
る前に出力から直接接地への小さい供給電流のプルダウ
ンを起こさせることを特徴とする回路。 - 【請求項２】 請求項１記載のＢＩＣＭＯＳ出力バッフ
ァ回路であって、 ＣＭＯＳ二次出力プルダウントランジスタの一次電流経
路が二次出力プルダウンダイオードを介して出力に接続
されているところの回路。 - 【請求項３】 請求項２記載のＢＩＣＭＯＳ出力バッフ
ァ回路であって、 ＣＭＯＳ二次出力プルダウントランジスタが前記二次出
力プルダウンダイオードに接続されたドレインノードを
有するＮＭＯＳトランジスタから成るところの回路。 - 【請求項４】 請求項２記載のＢＩＣＭＯＳ出力バッフ
ァ回路であって、 バイポーラ出力プルダウントランジスタへのベース駆動
電流を増加させるためにＣＭＯＳ出力プルダウン駆動器
トランジスタの一次電流経路と出力との間に接続された
加速フィードバックダイオードから成る回路。 - 【請求項５】 請求項４記載のＢＩＣＭＯＳ出力バッフ
ァ回路であって、 バイポーラ出力プルダウントランジスタのベースノード
と低ポテンシャル出力レールとの間に接続された比較的
速い切替えと小電流導通のＣＭＯＳミラー・キラー(Ｍ
Ｋ)トランジスタから成り、該ＭＫトランジスタが更に
ピーク出力ノイズの制御を提供するために、他の回路構
成要素と相互作用するところの回路。 - 【請求項６】 入力におけるデータ信号に応答して出力
における高及び低ポテンシャルレベルの出力信号を出す
ためのＢＩＣＭＯＳ出力バッファ回路であり、比較的大
きい電流導通バイポーラ出力プルダウントランジスタが
出力から低ポテンシャルパワーレールへ電流を流すため
に接続されたコレクタ及びエミッタノードを通る一次電
流経路を有し、ＣＭＯＳ出力プルダウン駆動器がバイポ
ーラ一次出力ダウントランジスタのベースノードに連結
されたドレイン及びソースノードと入力回路を介して入
力に接続された制御ゲートノードを通る一次電流経路を
有し、ＢＩＣＭＯＳ出力バッファ回路の切替えの間、コ
モンバスに接続された静出力での出力ノイズを減少させ
るための改良が、 ＣＭＯＳ出力プルダウン駆動器トランジスタの制御ゲー
トノードとバイポーラ出力プルダウントランジスタのベ
ースノードとの間に接続されたフィードフォーワード回
路キャパシタンスから成り、ピーク出力ノイズを減じる
ために前記フィードフォーワード回路キャパシタンスが
ＣＭＯＳ出力プルダウン駆動器トランジスタがバイポー
ラ出力プルダウントランジスタのベースノードへ持続し
た伝導電流を流す前に、バイポーラ出力プルダウントラ
ンジスタの早いオン状態のために十分なＣＭＯＳ出力プ
ルダウン駆動器トランジスタの制御ゲートノードでの入
力信号転換の存在の下で転換容量性電流をバイポーラ出
力プルダウントランジスタのベースノードへ流すのに十
分な大きさのキャパシタンス値をゆうすることを特徴と
する回路。 - 【請求項７】 請求項６記載のＢＩＣＭＯＳ出力バッフ
ァ回路であって、 フィードフォーワード回路キャパシタンスが出力プルダ
ウン駆動器トランジスタがバイポーラ出力プルダウント
ランジスタのベースノードへ持続した伝導電流を流す前
に、バイポーラ出力プルダウントランジスタの早いオン
状態のために十分な転換容量性電流を発生させるために
ＣＭＯＳ出力プルダウン駆動器トランジスタの比較的大
きい制御ゲートチャネルキャパシタンスから成るところ
の回路。 - 【請求項８】 請求項７記載のＢＩＣＭＯＳ出力バッフ
ァ回路であって、 ＣＭＯＳ出力プルダウン駆動器トランジスタがＮＭＯＳ
トランジスタから成り、更に、バイポーラ出力プルダウ
ントランジスタへのベース駆動電流を制限するために、
ＮＭＯＳトランジスタのドレインノードを高ポテンシャ
ルパワーレールに接続する比較的高抵抗の抵抗器から成
るところの回路。 - 【請求項９】 請求項６記載のＢＩＣＭＯＳ出力バッフ
ァ回路であって、 フィードフォーワード回路キャパシタンスがＣＭＯＳ出
力プルダウン駆動器トランジスタから分離した回路要素
から成るところの回路。 - 【請求項１０】 請求項７記載のＢＩＣＭＯＳ出力バッ
ファ回路であって、 バイポーラ出力プルダウントランジスタへのベース駆動
電流を限定するために、ＣＭＯＳ出力プルダウン駆動器
トランジスタの一次電流経路が比較的高抵抗の抵抗器を
介して高ポテンシャルパワーレールに接続されていると
ころの回路。 - 【請求項１１】 入力におけるデータ信号に応答して出
力における高及び低ポテンシャルレベルの出力信号を出
すためのＢＩＣＭＯＳ出力バッファ回路であり、比較的
大きい電流導通バイポーラ一次出力プルダウントランジ
スタが出力から低ポテンシャルパワーレールへ電流を流
すために接続されたコレクタ及びエミッタノードを通る
一次電流経路を有し、ＣＭＯＳ出力プルダウン駆動器が
バイポーラ一次出力ダウントランジスタのベースノード
に連結されたドレイン及びソースノードと入力回路を介
して入力に接続された制御ゲートノードを通る一次電流
経路を有し、ＢＩＣＭＯＳ出力バッファ回路の切替えの
間、コモンバスに接続された静出力での出力ノイズを減
少させるための改良が、 出力と低ポテンシャルパワーレールの間でバイポーラ一
次出力プルダウントランジスタの一次電流経路と並列に
連結されたドレイン及びソースノードを通る一次電流経
路を有する比較的小さい電流導通ＣＭＯＳ二次出力プル
ダウントランジスタであって、ＢＩＣＭＯＳ出力バッフ
ァ回路の出力とともにコモンバスに接続された静出力に
おいてのピーク出力ノイズを減じるために前記ＣＭＯＳ
二次出力プルダウントランジスタがＣＭＯＳ出力プルダ
ウン駆動器トランジスタの制御ゲートノードに接続され
た制御ゲートノードを有し、バイポーラ一次出力プルダ
ウントランジスタがオン状態になる前に出力から直接接
地への小さい供給電流のプルダウンを起こさせる比較的
小さい電流導通ＣＭＯＳ二次出力プルダウントランジス
タ、並びにＣＭＯＳ出力プルダウン駆動器トランジスタ
の制御ゲートノードとバイポーラ出力プルダウントラン
ジスタのベースノードとの間に接続されたフィードフォ
ーワード回路キャパシタンスであって、前記静出力での
ピーク出力ノイズを減じるために前記フィードフォーワ
ード回路キャパシタンスがＣＭＯＳ出力プルダウン前置
駆動器トランジスタがバイポーラ出力プルダウントラン
ジスタのベースノードへ持続した伝導電流を流す前に、
バイポーラ出力プルダウントランジスタのオン状態のた
めに十分なＣＭＯＳ出力プルダウン駆動器トランジスタ
の制御ゲートノードでの入力信号転換の存在の下で転換
容量性電流をバイポーラ出力プルダウントランジスタの
ベースノードへ流すのに十分な大きさのキャパシタンス
値を有するフィードフォーワード回路キャパシタンス、
とから成る回路。 - 【請求項１２】 請求項１１記載のＢＩＣＭＯＳ出力バ
ッファ回路であって、 ＣＭＯＳ二次出力プルダウント
ランジスタの一次電流経路が二次出力プルダウンダイオ
ードを介して出力に接続されているところの回路。 - 【請求項１３】 請求項１２記載のＢＩＣＭＯＳ出力バ
ッファ回路であって、 ＣＭＯＳ二次出力プルダウント
ランジスタが前記二次出力プルダウンダイオードに接続
されたドレインノードを有するＮＭＯＳトランジスタか
ら成るところの回路。 - 【請求項１４】 請求項１２記載のＢＩＣＭＯＳ出力バ
ッファ回路であって、 バイポーラ出力プルダウントラ
ンジスタへのベース駆動電流を増加させるために、出力
とＣＭＯＳ出力プルダウン駆動器トランジスタの一次電
流経路との間に接続された加速フィードバックダイオー
ドから成るところの回路。 - 【請求項１５】 請求項１２記載のＢＩＣＭＯＳ出力バ
ッファ回路であって、 バイポーラ出力プルダウントラ
ンジスタのベースノードと低ポテンシャル出力レールと
の間に接続された比較的速い切替えと小電流導通のＣＭ
ＯＳミラー・キラー(ＭＫ)トランジスタから成り、該Ｍ
Ｋトランジスタが更にピーク出力ノイズの制御を提供す
るために、他の回路構成要素と相互作用するところの回
路。 - 【請求項１６】 請求項１２記載のＢＩＣＭＯＳ出力バ
ッファ回路であって、 フィードフォーワード回路キャ
パシタンスが出力プルダウン駆動器トランジスタがバイ
ポーラ出力プルダウントランジスタのベースノードへ持
続した伝導電流を流す前に、バイポーラ出力プルダウン
トランジスタの早いオン状態のために十分な転換容量性
電流を発生させるためにＣＭＯＳ出力プルダウン前置駆
動器トランジスタの比較的大きい制御ゲートチャネルキ
ャパシタンスから成るところの回路。 - 【請求項１７】 請求項１６記載のＢＩＣＭＯＳ出力バ
ッファ回路であって、 ＣＭＯＳ出力プルダウン駆動器
トランジスタがＮＭＯＳトランジスタから成り、更に、
バイポーラ出力プルダウントランジスタへのベース駆動
電流を制限するために、ＮＭＯＳトランジスタのドレイ
ンノードを高ポテンシャルパワーレールに接続する比較
的高抵抗の抵抗器から成るところの回路。 - 【請求項１８】 請求項１１記載のＢＩＣＭＯＳ出力バ
ッファ回路であって、フィードフォーワード回路キャパ
シタンスがＣＭＯＳ出力プルダウン駆動器トランジスタ
から分離した回路要素から成るところの回路。 - 【請求項１９】 請求項１８記載のＢＩＣＭＯＳ出力バ
ッファ回路であって、 バイポーラ出力プルダウントラ
ンジスタへのベース駆動電流を限定するために、ＣＭＯ
Ｓ出力プルダウン駆動器トランジスタの一次電流経路が
比較的高抵抗の抵抗器を介して高ポテンシャルパワーレ
ールに接続されているところの回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US803466 | 1985-12-02 | ||
| US07/803,466 US5233237A (en) | 1991-12-06 | 1991-12-06 | Bicmos output buffer noise reduction circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327470A true JPH05327470A (ja) | 1993-12-10 |
Family
ID=25186577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4350169A Pending JPH05327470A (ja) | 1991-12-06 | 1992-12-04 | Ｂｉｃｍｏｓ出力バッファノイズ低減回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5233237A (ja) |
| EP (1) | EP0545362A1 (ja) |
| JP (1) | JPH05327470A (ja) |
| KR (1) | KR930015346A (ja) |
| CA (1) | CA2084602A1 (ja) |
| TW (1) | TW240352B (ja) |
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|---|---|---|---|---|
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1991
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1992
- 1992-10-15 TW TW081108184A patent/TW240352B/zh active
- 1992-12-01 EP EP92120492A patent/EP0545362A1/en not_active Withdrawn
- 1992-12-03 KR KR1019920023176A patent/KR930015346A/ko not_active Application Discontinuation
- 1992-12-04 CA CA002084602A patent/CA2084602A1/en not_active Abandoned
- 1992-12-04 JP JP4350169A patent/JPH05327470A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4823021A (en) * | 1987-04-06 | 1989-04-18 | Kabushiki Kaisha Toshiba | Circuit for detecting on/off states of switches |
Also Published As
| Publication number | Publication date |
|---|---|
| TW240352B (ja) | 1995-02-11 |
| EP0545362A1 (en) | 1993-06-09 |
| US5233237A (en) | 1993-08-03 |
| KR930015346A (ko) | 1993-07-24 |
| CA2084602A1 (en) | 1993-06-07 |
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