JP2724331B2 - Ｔｔｌ出力ドライバゲート構成 - Google Patents

Ｔｔｌ出力ドライバゲート構成

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JP2724331B2
JP2724331B2 JP1152030A JP15203089A JP2724331B2 JP 2724331 B2 JP2724331 B2 JP 2724331B2 JP 1152030 A JP1152030 A JP 1152030A JP 15203089 A JP15203089 A JP 15203089A JP 2724331 B2 JP2724331 B2 JP 2724331B2
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Description

【発明の詳細な説明】 発明の背景 この発明は一般的にはCMOS集積回路に関し、かつより
特定的には、それは内部の電源電位および接地電位ノー
ド上の減じられた電圧スパイクを有するTTL出力ドライ
バゲート構成に関する。
一般的な実務において、電気システム内で１つより多
い回路の型または論理の型を用いることがしばしば必要
とされる。たとえば、相補形金属酸化膜半導体（CMOS）
中央処理装置は、トランジスタトランジスタ論理（TT
L）レベルを受取るように適応された周辺装置とバスを
介してインターフェイスするかもしれない。こうして、
集積回路をCMOS入力論理レベルを受取るようにかつTTL
コンパチブルである出力信号を供給するように能動化す
る出力バッファ回路がこれまで提供されてきた。出力バ
ッファ回路は、能動化されると、集積回路の他の論理回
路から受取られたデータ信号の関数である出力信号を発
生する。
出力バッファ回路は典型的には、第１および第２の電
源端子の間に直列に接続されたプルアップトランジスタ
装置およびプルダウントランジスタ装置を用いる。第１
の電源端子は正電位＋Ｖを供給されるかもしれず、それ
は内部の電源電位ノードに接続される。第２の電源端子
は負電位−Ｖまたは接地電位を供給されるかもしれず、
それは内部の接地電位ノードに接続される。プルアップ
およびプルダウントランジスタ装置の接続点はさらに出
力端子またはパッドに結合される。
データ入力信号および能動化信号の論理状態に依存し
て、プルアップまたはプルダウントランジスタ装置のい
ずれかが迅速にONにされかつそれらの他方がOFFにされ
る。プルアップおよびプルダウントランジスタ装置のそ
のような迅速なONとOFFのスイッチングは、寄生パッケ
ージングに起因して電源および接地線において電流の急
なサージ（di/dtまたは電流スパイク）を引き起こし、
かつインダクタンスと抵抗とを相互接続する。また、出
力のスイッチングの間に、大きな容量性負荷を駆動する
プルアップおよびプルダウントランジスタからの充電お
よび放電電流が存在する。これらの過渡的電流（電流サ
ージおよび充電／放電電流）は電源の誘導性のおよび抵
抗性の構成部分および接地線を介して流れ、それゆえ出
力バッファの内部の電源電位および内部の接地電位ノー
ドにおいて電圧スパイクを引き起こすであろう。
これらの電圧スパイクは不所望である、なぜならばそ
れらは出力論理「１」および論理「０」電圧レベルを劣
化し出力バッファ回路および他の集積回路の間にインタ
ーフェイス問題を引き起こすからである。内部電源電位
および接地電位ノードにおけるこれらの不所望の電圧ス
パイクは時に「接地バウンス」と呼ばれる。多くの出力
バッファが同一の論理状態に同時に切換えられる、高速
で動作される、またはより大きな外部の容量負荷を駆動
するのに用いられるとき、「接地バウンス」はより厳し
いであろう。そのような状況において、電圧スパイクは
入力バッファが論理状態を変えかつ出力バッファが論理
の「０」をより高い電圧レベルになるように駆動するよ
うに試みるのを引き起こすのに十分大きいかもしれず、
それによって間違った動作をもたらす。
出力バッファの設計において、高速／高駆動動作を達
成することと過渡的電流を最少限にすることとの間に兼
合いが存在することが知られている。出力バッファ設計
の先行技術において出力プルアップおよびプルダウント
ランジスタ装置のサイズを増加することによってより速
い速度およびより高い出力駆動電流を達成するための方
策がなされてきたけれども、これは電圧スパイクを増加
させることの不利をもたらした。換言すれば、先行技術
の出力バッファ設計に対する電圧スパイクを最少限にす
るために、高速および／または高駆動の特性が犠牲にさ
れる必要があった。
それゆえ、小さな速度ペナルティだけを伴なって内部
の電源電位および接地電位ノード上に減じられた電圧ス
パイクを有するTTL出力ドライバゲート構成を提供する
ことが望ましいであろう。この発明の出力ドライバゲー
ト構成は、そのゲートが蛇行しておりかつその１つの端
部のみにおいて駆動されるプルアップトランジスタおよ
びプルダウントランジスタを含む。電圧スパイクの減少
は、それのゲートを形成するために用いられるポリシリ
コン材料の分布抵抗およびキャパシタンスによって遷移
の間のプルアップおよびプルダウントランジスタのター
ンオン時間を減速することによって達成される。
発明の要約 したがって、この発明の一般的な目的は、製造および
組立のために比較的簡単かつ経済的であるが、しかしそ
れでも先行技術の不利を克服するTTL出力ドライバゲー
ト構成を提供することである。
この発明の目的は、小さな速度ペナルティだけを伴な
って内部電源電位および接地電位ノード上に減じられた
電圧スパイクを有するTTL出力ドライバゲート構成を提
供することである。
この発明の別の目的は、そのゲートが蛇行しておりか
つその一方の端部のみにおいて駆動されるプルアップト
ランジスタおよびプルダウントランジスタで形成される
TTL出力ドライバゲート構成を提供することである。
この発明のさらに別の目的は、プルアップトランジス
タ、プルダウントランジスタ、第１の正帰還増幅器回
路、および第２の正帰還増幅器回路を含むTTL出力ドラ
イバゲート構成を提供することである。
これらの意図および目的に従えば、内部電源電位およ
び接地電位ノード上に減じられた電圧スパイクを有し、
ＰチャネルプルアップトランジスタおよびＮチャネルプ
ルダウントランジスタ、第１の論理ゲート、第２の論理
ゲート、第１の帰還増幅器回路、および第２の帰還増幅
器回路を含むTTL出力ドライバゲート構成を提供するこ
とに、この発明は関する。Ｐチャネルトランジスタは、
第１の端部および第２の端部を有する蛇行するゲート、
内部電源電位ノードを介して正電位に結合されたソー
ス、および出力ノードに結合されたそのドレインを有す
る。Ｎチャネルトランジスタは第１の端部および第２の
端部を有する蛇行するゲート、内部接地電位ノードを介
して負電位に結合されたソース、および出力ノードに結
合されたそのドレインを有する。第１の論理ゲートは、
ローからハイへの遷移をするデータ入力信号に応答し
て、プルアップトランジスタの第１のゲートの端部に接
続される第１の制御信号を発生する。第２の論理ゲート
は、ハイからローへの遷移をするデータ入力信号に応答
して、プルダウントランジスタの第１のゲートの端部に
接続される第２の制御信号を発生する。
第１の正帰還増幅器回路はプルアップトランジスタの
第１および第２のゲートの端部の間に接続され、かつ第
１の制御信号に応答してプルアップトランジスタの第２
のゲートの端部を負電位までずっとプルダウンしそのた
め出力ノードにおけるローからハイへの論理の遷移を容
易にする。第２の正帰還増幅器回路はプルダウントラン
ジスタの第１および第２のゲートの端部の間に接続さ
れ、かつ第２の制御信号に応答してプルダウントランジ
スタの第２のゲートの端部を正電位までずっとプルアッ
プしそのため出力ノードにおけるハイからローへの論理
の遷移を容易にする。蛇行するゲートの分布R-Cはプル
アップおよびプルダウントランジスタのターンオン時間
を減速し、そのため出力ノードにおける遷移の間の内部
電源電位および接地電位における電圧スパイクを減じ
る。
この発明のこれらのおよび他の目的および利点は、全
体を通して同じ参照番号が対応する部分を示す添付の図
面と関連して読まれると、次の詳細な説明からより十分
に明らかになるであろう。
好ましい実施例の説明 さて図面を詳細に参照すると、第１図にはこの発明の
TTL出力ドライバゲート構成10の略回路図が示される。
ゲート構成10はＰチャネルプルアップ電界効果トランジ
スタ（FET）P1とＮチャネルプルダウンFET N1とで形成
される。トランジスタP1およびN1の各々はポリシリコン
材料で作られた蛇行するゲートで形成される。ポリシリ
コンのゲートはトランジスタのターンオン時間の減速を
容易にする抵抗およびキャパシタンスの分布の組合わせ
を提供し、それは以下により十分に説明されるであろ
う。ゲート構成10は、データ入力ノードＢにおいて受取
られたデータ入力信号DATAおよび能動化入力ノードＣに
おいて受取られた能動化信号ENに応答して出力ノードＡ
において出力信号を供給する。
ゲート構成10は、インバータ12、NAND論理ゲート14、
NOR論理ゲート16、第１の正帰還増幅器回路18、および
第２の正帰還増幅器回路20をさらに含む。ゲート構成10
のすべての構成要素のための電力が第１の外部電源端子
21および第２の外部電源端子23によって供給される。正
の供給電圧または電位＋Ｖが第１の電源端子21に与えら
れ、かつ負の電源電圧または電位−Ｖまたは接地電位が
第２の電源端子23に与えられる。典型的には、正の供給
電圧＋Ｖは約＋5.0ボルトにされる。負の電源電圧−Ｖ
は０ボルトにされる。
ゲート構成10は、寄生インダクタンスＬを有するライ
ン22を介して、そこへ接続された容量性負荷CAPを有す
る出力ノードＡを駆動するために用いられる。NAND論理
ゲート14はその一方の入力上でライン24上のデータ入力
信号DATAを受取り、かつその他方の入力上でインバータ
12を介してライン26上の能動化信号ENを受取る。ライン
28上のNAND論理ゲート14の出力はトランジスタP1の蛇行
するゲートの駆動される端部を規定するノードＤに与え
られる。トランジスタP1の蛇行したゲートの反対側のま
たは駆動されない端部はノードＥによって規定される。
トランジスタP1はそのソースが内部電源電位ノードＦに
接続されかつそのドレインが共通ノードＧに接続され
る。内部電源電位ノードＦは直列に接続された抵抗器R1
およびインダクタL1を介して第１の外部電源端子21に接
続され、それは電源線における抵抗性および誘導性の構
成要素を表わす。
NOR論理ゲート16はその一方の入力上でライン24上の
同一のデータ入力信号DATAを受取り、かつその他方の入
力上でライン26上の同一の能動化信号ENを受取る。ライ
ン30上のNOR論理ゲート16の出力はトランジスタN1の蛇
行するゲートの駆動される端部を規定するノードＨに与
えられる。トランジスタN1の蛇行するゲートの反対側の
または駆動されない端部はノードＩによって規定され
る。トランジスタN1のソースは内部接地電位ノードＪに
接続されかつそのドレインは共通ノードＧに接続され
る。内部接地電位ノードＪは直列に接続された抵抗器R2
およびインダクタL2を介して第２の外部電源端子に接続
され、それは接地線内の抵抗性および誘導性の構成要素
を表わす。
第１の帰還増幅器回路18はNOR論理ゲート32およびＮ
チャネルトランジスタN2で形成される。NOR論理ゲート3
2の一方の入力はライン28上（ノードＤ）でNAND論理ゲ
ート14の出力に接続され、かつその他方の入力はノード
ＥまたはＰチャネルの蛇行するゲートの駆動されない端
部に接続される。NOR論理ゲート32のライン34の出力は
ＮチャネルトランジスタN2のゲートに接続される。トラ
ンジスタN2のソースは内部接地電位ノードＪに接続され
かつそのドレインはノードＥに接続される。
同じように、第２の帰還増幅器回路20はNAND論理ゲー
ト36およびＰチャネルトランジスタP2で形成される。NA
ND論理ゲート36の一方の入力はライン30上（ノードＨ）
でNOR論理ゲート16の出力に接続され、かつその他方の
入力はノードＩまたはＮチャネルの蛇行するゲートの駆
動されない端部に接続される。NAND論理ゲート36のライ
ン38上の出力はＰチャネルトランジスタP2のゲートに接
続される。トランジスタP2のソースは内部電源電位ノー
ドＦに接続され、かつそのドレインはノードＩに接続さ
れる。
能動化信号ENがハイまたは論理の「１」レベルにある
とき、インバータ12の出力はローまたは論理の「０」レ
ベルにあり、NAND論理ゲート14の出力がハイの論理レベ
ルにあることを引き起こすであろう。結果として、プル
アップトランジスタP1はオフにされるであろう。さら
に、NOR論理ゲート16の出力はローの論理レベルであ
り、プルダウントランジスタN1をもオフにするであろ
う。これは共通ノードＧにおいてハイインピーダンスト
ライステートモードを発生し、そこにおいてゲート構成
10は能動化されない。こうして、通常の動作に対して能
動化信号ENはローまたは論理の「０」レベルでなくては
ならない。
この発明の出力ドライバゲート構成10の通常の動作を
理解するために、第１図のゲート構成内の様々な点にお
いて現われる波形を示す図面の第２図の（ａ）ないし
（ｆ）が今参照される。初めに、能動化信号ENがローの
論理レベルにありかつデータ入力信号DATAもまたローの
論理レベルにあると仮定する。さらに、トランジスタN1
およびP2の双方がオンにされかつトランジスタP1および
N2の両方がオフにされると仮定する。結果として、出力
ノードＡはローの論理レベルにあるであろう。
データ入力信号DATAが第２図の（ａ）に示されるよう
に時間t1においてローからハイへの遷移をするとき、ラ
イン30上のNOR論理ゲート16の出力は迅速にハイからロ
ーへの遷移をしそのためトランジスタN1の駆動されるゲ
ートの端部をオフにする。さらに、ライン38上のNAND論
理ゲート36の出力がローからハイへの遷移を迅速にして
そのためNORゲート16の出力における変化に応答してト
ランジスタP2をオフにするであろう。順にこれはプルダ
ウントランジスタN1の駆動されない端部（ノードＩ）が
オフになることを引き起こす。同時に、制御信号を規定
するライン28上のNAND論理ゲート14の出力が迅速にハイ
からローへの遷移をし、そのためプルダウントランジス
タP1の駆動されるゲートの端部（ノードＤ）をオンにす
る。
しかしながら、トランジスタP1のポリシリコンのゲー
トの分布抵抗およびキャパシタンスのために、プルアッ
プレジスタP1はそのターンオン時間を減速されそれは内
部電源電位ノードＦにおいて現われる電流スパイク（di
/dt）を減ずる。ノードＦにおける波形は第２図の
（ｅ）において示される。時間t2において、ノードＥは
まだハイの論理レベルであり、こうして、NOR論理ゲー
ト32の出力はローの論理レベルに維持されるであろう。
ノードＥにおける波形が第２図の（ｂ）に示される。時
間t3において、ノードＤにおけるローレベルは蛇行する
ゲートのR-Cの遅延を介して伝播しかつノードＥにおけ
る駆動されないゲートの端部に達するであろう、そして
それはノードＥを負の供給電位−Ｖへ約２分の１プルダ
ウンする効果を持つ。結果として、NOR論理ゲート32の
出力はローからハイへの遷移をし、それゆえトランジス
タN2がオンになることを引き起こす。
順に、これは時間t4においてノードＥが負の供給電位
−Ｖまでずっとプルダウンされることを引き起こし、そ
れはノードＪに結合される。それゆえ、プルアップトラ
ンジスタP1はよりハードにオンにされそれゆえ出力ノー
ドＡが完全な正の供給電位＋Ｖまたはハイの論理レベル
に迅速に達することを可能とする、出力ノードＡにおけ
る波形が第２図の（ｄ）において示される。
データ入力信号DATAが時間t5においてハイからローへ
の遷移をするとき、ライン28上のNAND論理ゲート14の出
力がローからハイへの遷移を迅速にし、それゆえトラン
ジスタP1の駆動されないゲートの端部をオフにする。さ
らに、NANDゲート14の出力における変化に応答して、ラ
イン34上のNOR論理ゲート32の出力がハイからローへの
遷移を迅速にしそのためトランジスタN2をオフにする。
順にこれはトランジスタP1の駆動されないゲートの端部
（ノードＥ）がオフとなることを引き起こす。同時に、
NOR論理ゲート16の出力がローからハイへの遷移を急速
にしそれゆえプルダウントランジスタN1の駆動されるゲ
ートの端部（ノードＨ）をオンにする。
しかしながら、トランジスタN1のポリシリコンのゲー
トの分布抵抗およびキャパシタンスのために、プルダウ
ントランジスタN1がそのターンオン時間を減速され、そ
れは第２図の（ｆ）において示されるように内部接地ノ
ードＪにおいて現われる電流スパイク（di/dt）を減じ
る。時間t6において、ノードＩはまだローの論理レベル
にあり、かつこうしてNAND論理ゲート36の出力はハイの
論理レベルに維持されるであろう。時間t7において、ノ
ードＨにおけるハイのレベルは蛇行するゲートのR-Cの
遅延を介して伝播しかつノードＩにおける駆動されない
ゲートの端部に達し、そしてそれはノードＩを正の供給
電位＋Ｖの約２分の１にプルアップする効果を持つ。結
果として、NAND論理ゲート36の出力はハイからローへの
遷移をしそのためトランジスタP2がオンになることを引
き起こす。
順にこれは時間t7においてノードＩが正の供給＋Ｖま
でずっと引かれることを引き起こし、それはノードＦに
結合される。ノードＩにおける波形が第２図の（ｃ）に
示される。それゆえ、第２図の（ｄ）に示されるように
出力ノードＡが完全な負の供給電位−Ｖまたはローの論
理レベルに急速に達することを可能とするようにプルダ
ウントランジスタN1がよりハードにオンにされるであろ
う。
前述の詳細な説明から、この発明が内部電源電位およ
び接地電位ノード上に減じられた電圧スパイクを有する
TTL出力ドライバゲート構成を提供することがこうして
理解されることができる。そのドライバゲート構成はそ
のゲートがそれのターンオン時間を減速するように蛇行
しているプルアップトランジスタおよびプルダウントラ
ンジスタを含む。さらに、第１および第２の正の帰還増
幅器がトランジスタの駆動されないゲートの端部をそれ
ぞれの負および正の電源電位までずっと引くことを容易
にするために設けられる。
この発明の好ましい実施例であると現在考えられるも
のが説明されかつ示されたけれども、この発明の真の範
囲から逸脱することなしに様々な変更および修正がなさ
れるかもしれずかつ均等物がそのエレメントと代用され
るかもしれないことが当業者に理解されるであろう。加
えて、それの中心的な範囲から逸脱することなしにこの
発明の教示に特定の状況または材料を適合させるように
多くの修正がなされるかもしれない。それゆえ、この発
明を実施するために意図された最良のモードとして開示
された特定の実施例にこの発明が制限されないこと、し
かしこの発明は前掲の特許請求の範囲に入るすべての実
施例を含むであろうことが意図される。
【図面の簡単な説明】 第１図はこの発明の原理に従って構成されたTTL出力ド
ライバゲート構成の略回路図であり、さらに 第２図の（ａ）ないし（ｆ）は第１図の回路内の様々な
点における波形であり、それはそれの動作を理解する上
で役立つ。 図において、10はTTL出力ドライバゲート構成であり、1
2はインバータであり、14はNAND論理ゲートであり、16
はNOR論理ゲートであり、18および20は正帰還増幅器回
路であり、21および23は外部電源端子であり、32はNOR
論理ゲートであり、36はNAND論理ゲートであり、ENは能
動化信号であり、DATAはデータ入力信号であり、P1はＰ
チャネルプルアップ電界効果トランジスタであり、P2は
Ｐチャネルトランジスタであり、N1はＮチャネルプルダ
ウン電界効果トランジスタであり、N2はＮチャネルトラ
ンジスタであり、L1およびL2はインダクタであり、R1お
よびR2は抵抗器であり、CAPは容量性負荷である。
フロントページの続き (56)参考文献 特開 昭61−108223（ＪＰ，Ａ) 特開 昭62−38617（ＪＰ，Ａ) 特開 昭56−29370（ＪＰ，Ａ) 特開 昭54−157481（ＪＰ，Ａ) 特公 昭61−14676（ＪＰ，Ｂ１)

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】内部電源電位および接地電位ノード上の減
    じられた電圧スパイクを有するTTL出力ドライバゲート
    構成であって、 蛇行するゲート、ソースおよびドレインを有するＰチャ
    ネルプルアップトランジスタ（P1）を含み、前記プルア
    ップトランジスタ（P1）のソースが内部電源電位ノード
    を介して正の電位に結合されかつそのドレインが出力ノ
    ードに結合され、前記プルアップトランジスタ（P1）の
    前記蛇行するゲートは第１の端部および第２の端部で形
    成され、さらに、 蛇行するゲート、ソースおよびドレインを有するＮチャ
    ネルプルダウントランジスタ（N1）を含み、前記プルダ
    ウントランジスタ（N1）のソースは内部接地電位ノード
    を介して負の電位に結合されかつそのドレインは出力ノ
    ードに結合され、前記プルダウントランジスタ（N1）の
    前記蛇行するゲートは第１の端部および第２の端部で形
    成され、さらに、 ローからハイへの遷移をするデータ入力信号に応答し
    て、前記プルアップトランジスタの第１のゲートの端部
    に接続される第１の制御信号を発生するための第１の論
    理手段（14）と、 ハイからローへの遷移をするデータ入力信号に応答し
    て、前記プルダウントランジスタ（N1）の第１のゲート
    の端部に接続される第２の制御信号を発生するための第
    ２の論理手段（16）と、 前記プルアップトランジスタ（N1）の第１および第２の
    ゲートの端部の間に接続され、かつ第１の制御信号に応
    答して、出力ノードにおけるローからハイへの論理の遷
    移を容易にするように前記プルアップトランジスタ（P
    1）の第２のゲートの端部を負の電位までずっとプルダ
    ウンするための第１の正の帰還増幅器手段（18）と、 前記プルダウントランジスタ（N1）の第１および第２の
    ゲートの端部の間に接続され、かつ第２の制御信号に応
    答して、出力ノードにおけるハイからローへの論理の遷
    移を容易にするように前記プルダウントランジスタの第
    ２のゲートの端部を正の電位までずっとプルアップする
    ための第２の正の帰還増幅器手段（20）とを含み、 それによって蛇行したゲートの分布R-Cが前記プルアッ
    プトランジスタ（P1）およびプルダウントランジスタ
    （N1）のターンオン時間を減速し、そのため出力ノード
    における遷移の間の内部電源電位および接地電位ノード
    における電圧スパイクを減じる、TTL出力ドライバゲー
    ト構成。
  2. 【請求項２】前記第１の論理手段が第１のNAND論理ゲー
    ト（14）を含む、請求項１に記載のドライバゲート構
    成。
  3. 【請求項３】前記第２の論理手段が第１のNOR論理ゲー
    ト（16）を含む、請求項１に記載のドライバゲート構
    成。
  4. 【請求項４】出力ノードにおいてローからハイへの遷移
    を発生するために前記プルダウントランジスタ（N1）が
    迅速にオフにされる、かつ内部電源ノードにおける電圧
    スパイクを減じるように前記プルアップトランジスタ
    （P1）が最初にゆっくりオンにされる、請求項１に記載
    のドライバゲート構成。
  5. 【請求項５】出力ノードにおいてハイからローへの遷移
    を発生するために前記プルアップトランジスタ（P1）が
    迅速にオフにされ、かつ内部接地ノードにおける電圧ス
    パイクを減じるように前記プルダウントランジスタ（N
    1）が最初にゆっくりとオンにされる、請求項１に記載
    のドライバゲート構成。
  6. 【請求項６】前記第１の正帰還増幅器手段が第２のNOR
    論理ゲート（32）および第２のＮチャネルトランジスタ
    （N2）を含む、請求項１に記載のドライバゲート構成。
  7. 【請求項７】前記第２のNOR論理ゲート（32）の一方の
    入力が前記プルアップトランジスタ（P1）の第１のゲー
    トの端部に接続され、かつその他方の入力が前記プルア
    ップトランジスタ（P1）の第２のゲートの端部に接続さ
    れ、前記第２のＮチャネルトランジスタ（N2）のゲート
    が前記第２のNORゲート（32）の出力に接続され、その
    ドレインが前記プルアップトランジスタ（P1）の第２の
    ゲートの端部に接続され、かつそのソースが接地電位ノ
    ードに接続される、請求項６に記載のドライバゲート構
    成。
  8. 【請求項８】前記第２の正帰還増幅器手段が第２のNAND
    論理ゲート（36）および第２のＰチャネルトランジスタ
    （P2）を含む、請求項１に記載のドライバゲート構成。
  9. 【請求項９】前記第２のNANDゲート（36）の一方の入力
    が前記プルダウントランジスタ（N1）の第１のゲートの
    端部に接続され、かつその他方の入力が前記プルダウン
    トランジスタ（N1）の第２のゲートの端部に接続され、
    前記第２のＰチャネルトランジスタ（P2）のゲートが前
    記第２のNANDゲート（36）の出力に接続され、そのドレ
    インが前記プルダウントランジスタ（N1）の第２のゲー
    トの端部に接続され、かつそのソースが内部電源電位ノ
    ードに接続される、請求項８に記載のドライバゲート構
    成。
  10. 【請求項１０】内部電源電位および接地電位ノード上の
    減じられた電圧スパイクを有するTTL出力ドライバゲー
    ト構成であって、 蛇行するゲート、ソースおよびドレインを有するＰチャ
    ネルプルアップトランジスタ（P1）を含み、前記プルア
    ップトランジスタ（P1）のソースが内部電源電位ノード
    を介して正の電位に結合されかつそのドレインが出力ノ
    ードに結合され、前記プルアップトランジスタ（P1）の
    前記蛇行するゲートが第１の端部および第２の端部で形
    成され、さらに、 蛇行するゲート、ソースおよびドレインを有するＮチャ
    ネルプルダウントランジスタ（N1）を含み、前記プルダ
    ウントランジスタ（N1）のソースが内部接地電位ノード
    を介して負の電位に結合されかつそのドレインが出力ノ
    ードに結合され、前記プルダウントランジスタ（N1）の
    前記蛇行するゲートが第１の端部および第２の端部で形
    成され、さらに、 ローからハイへの遷移をするデータ入力信号に応答して
    前記プルアップトランジスタの第１のゲートの端部に接
    続される第１の制御信号を発生するための第１のNAND論
    理ゲート（14）と、 ハイからローへの遷移をするデータ入力信号に応答して
    前記プルダウントランジスタ（N1）の第１のゲートの端
    部に接続される第２の制御信号を発生するための第１の
    NOR論理ゲート（16）と、 前記プルアップトランジスタ（P1）の第１および第２の
    ゲートの端部の間に接続され、出力ノードにおけるロー
    からハイへの論理の遷移を容易にするように第１の制御
    信号に応答して前記プルアップトランジスタ（P1）の第
    ２のゲートの端部を負の電位までずっとプルダウンする
    ための第１の正帰還増幅器手段（18）と、 前記プルダウントランジスタ（N1）の第１および第２の
    ゲートの端部の間に接続され、かつ出力ノードにおける
    ハイからローへの論理の遷移を容易にするように第２の
    制御信号に応答して前記プルダウントランジスタの第２
    のゲートの端部を正の電位までずっとプルアップするた
    めの第２の正帰還増幅器手段（20）とを含み、 それによって蛇行するゲートの分布R-Cが前記プルアッ
    プトランジスタ（P1）およびプルダウントランジスタ
    （N1）のターンオン時間を減速しそのため出力ノードに
    おける遷移の間の内部電源電位および接地電位ノードに
    おける電圧スパイクを減じる、TTL出力ドライバゲート
    構成。
  11. 【請求項１１】前記プルダウントランジスタ（N1）が出
    力ノードにおいてローからハイへの遷移を発生するため
    に迅速にオフとなり、かつ前記プルアップトランジスタ
    （P1）が内部電源ノードにおける電圧スパイクを減じる
    ように初めにゆっくりオンとなる、請求項10に記載のド
    ライバゲート構成。
  12. 【請求項１２】前記プルアップトランジスタ（P1）が出
    力ノードにおいてハイからローへの遷移を発生するため
    に迅速にオフとなり、かつ前記プルダウントランジスタ
    （N1）が内部接地ノードにおける電圧スパイクを減じる
    ように初めにゆっくりとオンになる、請求項11に記載の
    ドライバゲート構成。
  13. 【請求項１３】前記第１の正帰還増幅器手段が第２のNO
    R論理ゲート（32）と第２のＮチャネルトランジスタ（N
    2）とを含む、請求項12に記載のドライバゲート構成。
  14. 【請求項１４】前記第２のNOR論理ゲート（32）の一方
    の入力が前記プルアップトランジスタ（P1）の第１のゲ
    ートの端部に接続されかつその他方の入力が前記プルア
    ップトランジスタ（P1）の第２のゲートの端部に接続さ
    れ、前記第２のＮチャネルトランジスタ（N2）のゲート
    が前記第２のNORゲート（32）の出力に接続され、その
    ドレインが前記プルアップトランジスタ（P1）の第２の
    ゲートの端部に接続され、かつそのソースが接地電位ノ
    ードに接続される、請求項13に記載のドライバゲート構
    成。
  15. 【請求項１５】前記第２の正帰還増幅器手段が第２のNA
    ND論理ゲート（36）と第２のＰチャネルトランジスタ
    （P2）とを含む、請求項14に記載のドライバゲート構
    成。
  16. 【請求項１６】前記第２のNANDゲート（38）の一方の入
    力が前記プルダウントランジスタ（N1）の第１のゲート
    の端部に接続されかつその他方の入力が前記プルダウン
    トランジスタ（N1）の第２のゲートの端部に接続され、
    前記第２のＰチャネルトランジスタ（P2）のゲートが前
    記第２のNANDゲート（36）の出力に接続され、そのドレ
    インが前記プルダウントランジスタ（N1）の第２のゲー
    トの端部に接続され、かつそのソースが内部電源電位ノ
    ードに接続される、請求項15に記載のドライバゲート構
    成。
  17. 【請求項１７】内部電源電位ノードにおける減じられた
    電圧スパイクを有するTTL出力ドライバゲート構成であ
    って、 蛇行するゲート、ソースおよびドレインを有するＰチャ
    ネルプルアップトランジスタ（P1）を含み、前記プルア
    ップトランジスタ（P1）のソースは内部電源電位ノード
    を介して正の電位に結合されかつそのドレインは出力ノ
    ードに結合され、前記プルアップトランジスタ（P1）の
    前記蛇行するゲートは第１の端部および第２の端部で形
    成され、さらに、 ローからハイへの遷移をするデータ入力信号に応答し
    て、前記プルアップトランジスタ（P1）の第１のゲート
    の端部に接続される、制御信号を発生するための論理手
    段と、 前記プルアップトランジスタ（P1）の第１および第２の
    ゲートの端部の間に接続されかつ出力ノードにおけるロ
    ーからハイへの論理の遷移を容易にするように制御信号
    に応答して前記プルアップトランジスタの第２のゲート
    の端部を負の供給電位までずっとプルダウンするための
    正帰還増幅器手段（18）とを含み、 それによって蛇行するゲートの分布R-Cが前記プルアッ
    プトランジスタのターンオン時間を減速しそのため出力
    ノードにおける遷移の間の内部電源電位ノードにおける
    電圧スパイクを減じる、TTL出力ドライバゲート構成。
  18. 【請求項１８】前記論理手段が第１のNAND論理ゲート
    （14）を含む、請求項17に記載のドライバゲート構成。
  19. 【請求項１９】前記正帰還増幅器手段がNOR論理ゲート
    （32）およびＮチャネルトランジスタ（N2）を含む、請
    求項18に記載のドライバゲート構成。
  20. 【請求項２０】前記NOR論理ゲート（32）の一方の入力
    が前記プルアップトランジスタ（P1）の第１のゲートの
    端部に接続されかつその他方の入力が前記プルアップト
    ランジスタ（P1）の第２のゲートの端部に接続され、前
    記Ｎチャネルトランジスタ（N2）のゲートが前記NORゲ
    ート（32）の出力に接続され、そのドレインが前記プル
    アップトランジスタ（P1）の第２のゲートの端部に接続
    され、かつそのソースが接地電位ノードに接続される、
    請求項19に記載のドライバゲート構成。
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