JP2535081B2 - 出力駆動回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、全体的に、集積回路装置、特に過渡現象抑
制を向上した出力駆動回路に関する。

〔従来の技術〕

過渡現象（スパイク又ははね返り）問題は、ある種の
高速、高駆動、相補形金属酸化物半導体（以下CMOS）集
積回路型出力駆動回路（緩衝回路）に関連してきた。特
に、出力駆動回路の状態がスイツチされるとき、過渡現
象が駆動回路の接地（電圧Vss）線路及び電源（電圧Vc
c）線路内の漂遊インダクタンスを通じて発生される。
これらの過渡現象は、同じ接地線路及び電源線路を分割
する他の駆動回路の出力と結合する。

例えば、第１図の記号10（図の左側）及び10′（図の
右側）に示された先行技術の１対の出力駆動回路を考察
してみよう。駆動回路（緩衝回路）10は、ｐチヤネル電
界効果トランジスタ（FET）12（図の中央）及びＮチヤ
ネル電界効果トランジスタ14を採用して示されている。
これらのトランジスタ12及び14は、（ｐチヤネル−オー
バー−Ｎチヤネル）プツシユプル接続とここでは称され
るCMOSインバータとして接続される。特に、トランジス
タ12は、CMOS引上げ回路を構成するように接続されこの
構成においてトランジスタ12は線路20及び１対のインバ
ータ22,24によつて２入力NANDゲート回路26に結合され
ている。ゲート回路26はその入力のうち１つを駆動回路
10の使用可能信号を受信するために線路28に接続され、
他の１つをデータ入力信号を受信する線路30に接続され
る。トランジスタ12のソース（とここでは称されるチヤ
ネルの一端）は線路40に接続され、及びトランジスタ12
のドレーン（とここでは称されるチヤネル他端）は線路
50に接続され、この線路50に駆動回路10がデータ出力信
号を発生する。

トランジスタ14は、CMOS引下げ回路を構成しこの構成
においてトランジスタ14のゲートは線路60及び他のイン
バータ62によつて他の２入力NANDゲート回路64の出力に
結合される。

ゲート回路64の入力の１つは、さらに他のインバータ
66によつて線路30に接続され、同ゲート回路の他の入力
は線路28に接続される。トランジスタ14のドレーンは線
路50に接続され、及びこのトランジスタのソースは線路
70に接続される。

出力駆動回路10′は、出力駆動回路10に類似してい
る。（明確のために、この図において出力駆動回路10′
の部品記号は、上記と同じ記号にダツシユを付されてい
る。） トランジスタ12及び12′のソースは電源電圧（Vcc）
を受けるように直線的に接続され、またトランジスタ14
及び14′のソースは回路接地電圧（Vss）を直接的に受
けるように接続される。しかしながら、これらの接続に
関連する漂遊インダクタンスが存在しこの原因は部分的
にはチツプ金属被覆、ワイアボンデイング、リードフレ
ームに帰せられる。（この漂遊インダクタンスは、7400
で共通に指定される系列のものであつてかつジユアルイ
ンライン実装（DIP）に実装され接地ピンと電源ピンが
実装の両端に配置されているような装置に関し特に問題
を生じる。

図示の目的上、これらの漂遊インダクタンスは、離散
インダクタによつて代表させられている。したがつて、
この図においては、線路40は、（電源回路内の漂遊イン
ダクタンスを代表する）インダクタンス80によつて電源
電圧を受ける線路82に結合されるように示され、及び線
路70は（接地回路内の漂遊インダクタンスを表示する）
インダクタンス84によつて接地回路電圧を受ける線路86
に結合されるように示されている。

出力駆動回路10の負荷の容量リアクタンスは、線路50
と86との間に接続された離散キヤパシタ90によつてこの
図中に表示されている。

過渡現象問題を理解するに当たつて、まず、トランジ
スタ12が「オン」かつトランジスタ14が「オフ」にある
状態に出力駆動回路10があると仮定する。この状態にお
いて、「高」論理レベル電圧が線路50上及びキヤパシタ
90の両端間に発生される。また、トランジスタ12′が
「オフ」かつトランジスタ14′が「オン」されて「低」
論理レベル電圧を線路50′上に発生する状態に駆動回路
10′あると仮定する。

次いで、出力駆動回路10の状態はトランジスタ12を
「オフ」かつトランジスタ14を「オン」するようにスイ
ツチされると仮定する。トランジスタ14がターン「オ
ン」されるとき、キヤパシタ90の両端間の電圧はトラン
ジスタ14によつてインダクタ84の両端間に結合される。
この結果、過渡現象（接地はね返り）がインダクタ84の
両端間に発生される。（出力駆動回路10′の）トランジ
スタ14′は「オン」であるから、この過渡現象は、トラ
ンジスタ14′によつて線路50′に結合される。（出力駆
動回路10′の状態はトランジスタ12′が「オン」かつト
ランジスタ14′が「オフ」の状態に保持され、一方、出
力駆動回路10の状態はトランジスタ14が「オフ」かつト
ランジスタ12が「オン」にターンするようにスイツチさ
れているときにも、上記と類似の過渡現象が線路50上に
発生される。） 過渡現象の問題は、主として、高速、高駆動、CMOS集
積回路型出力駆動回路に関連する。74XXX、74HXXX、74S
XXX、74LSXXXで指定される7400系列の装置の場合は、過
渡現象は、（FET）トランジスタ14′に等価な双極性ト
ランジスタをこの（双極性）トランジスタがある程度の
量の過渡現象を出力駆動回路の出力に結合する以前にタ
ーン「オフ」する。また74HCXXX及び74HCTXXXで指定さ
れる7400系列の装置の場合は、トランジスタ12及び14に
等価なトランジスタ及びこれらの出力駆動回路は、イン
ダクタ80及び84に等価な要素の両端にある程度のレベル
の過渡現象を発生するには充分に強くはない。しかしな
がら、トランジスタのチヤネル長が（２μｍ（100万分
の1mm）より短くなるまで）減少されかつこのトランジ
スタのチヤネル幅が増大されると、ある程度のレベルの
過渡現象がインダクタ84の等価要素の両端に発生しかつ
線路50′の等価線路に結合される。（８進駆動回路の）
８つの出力駆動回路のうちの７つの駆動回路が同時にス
イツチされるとき、1nsより短い立上がり時間及び3Vを
超える電圧レベルを有する過渡現象がインダクタンス84
の等価要素の両端間に発生することが観察されている。

過渡現象に関するさらにその他の情報については、マ
ルセロ・Ａ・マルチネ（Marcelo A.Martinez）の米国特
許第4,785,201号及び同特許に挙げられている雑誌エレ
クトロニツクス（Erectronics）の1986年８月７日発行
の頁29から30に及び同雑誌の1986年９月18日発行の頁81
及び82に掲載の論文、米国電気電子学会固体状態回路誌
（IEEE Journal of Solid-State Circuits−）,vol.sc-
22、no5、1987年10月号の頁709、729-730及び744-745、
及び米国電気電子学会国際固体状態回路会議テクニカル
ペーパの要約（the-Digest of Technical Papers-IEEE
International-Solid State Cireuits Conference）198
8年２月17-18日、0193-6530/88/0000-0XXX＄01.00の頁8
8-89及び120-123頁、を参照されたい。

〔問題を解決するための手段〕 本発明の主目的は、過渡現象抑制を向上した高速、高
駆動、CMOS集積回路型出力駆動回路を提供することにあ
る。

本発明の他の目的は、（接地ピンと電源ピンが実装の
両端に配置されるジュアルインライン実装に実装され
る）7400系列装置に適合性の過渡現象抑制、高速、高駆
動、CMOS集積回路型出力駆動回路を提供することにあ
る。

本発明のさらに他の目的は、簡単なかつ過渡現象抑
制、高速、高駆動、CMOS集積回路型出力駆動回路を提供
することにある。

要約すると、本発明による出力駆動回路の好適実施例
は、接地はね返り（過渡現象）を制限するために引下げ
回路のトランジスタ196のターンオン中にこのトランジ
スタを通して流れる電流の変化の速度（di/dt）を制限
するようにこのトランジスタのゲートとドレーン間に接
続されたキヤパシタとして構成されるトランジスタ192
を含む。この引下げ回路のトランジスタに対する駆動回
路が、一部、NORゲート回路によつて構成され、このNOR
ゲート回路を構成するトランジスタ170及び172は、引下
げ回路のトランジスタ196に対し限定抵抗を示すように
寸法決定される。引下げ回路のトランジスタ196に対し
追加の駆動回路が、この引下げ回路のトランジスタのゲ
ートとドレーンとの間において抵抗性引上げ回路のトラ
ンジスタとして機能するように接続されたトランジスタ
190によつて構成される。

本発明のこれら及び他の目的は、付図に示されている
本発明の好適実施例に関する詳細な説明を読了の後は、
当業者にとつて、もとより、明らかになるであろう。

〔実施例〕

第２図を参照すると、本発明によるCMOS出力駆動回路
の実行好適実施例が、全体的に記号100で指示されてい
る。出力使用可能線路114上に外部から高論理レベル電
圧信号が発生されたとき、データ入力線路110上に外部
から発生される信号の論理レベル電圧に応答して、駆動
回路100は反転論理レベル電圧信号をデータ出力線路112
上に発生する。駆動回路100は、３つの類似のインバー
タ130,132及び134を含むように示されている。これらの
インバータ130,132及び134の各々は、Ｐチヤネル電界効
果トランジスタ（FET）（明確のために図には示されて
いない）及びＮチヤネル電界効果トランジスタ（同じく
示されていない）を採用し、これらのトランジスタはそ
の各々のゲートを接続し合うことで以てCMOSインバータ
内で（Ｐチヤネル−オーバーＮチヤネル）プツシユプル
回路を構成するように接続されている。入力線路110上
に外部から発生された信号の論理レベル電圧を反転する
ために、インバータ130は、同インバータのデータ入力
（トランジスタのゲート）をデータ入力線路110に接続
されかつ同インバータのデータ出力（トランジスタのド
レーン）を線路140に接続されるように構成される。出
力使用可能線路114上に外部から発生された信号の論理
レベル電圧を反転するために、インバータ132は、同イ
ンバータのデータ入力を出力使用可能線路114に接続さ
れかつ同インバータのデータ出力を線路142に接続され
るように構成される。最後に、インバータ132によつて
線路142上に発生された信号の論理レベル電圧を反転す
るために、インバータ134は、同インバータのデータ入
力を線路142に接続されかつ同インバータのデータ出力
を線路144に接続されるように構成される。さらに、出
力駆動回路100は、２入力NORゲート回路150及び３入力N
ANDゲート回路152を含む。ゲート回路150は、インバー
タ130によつて線路140上に発生された反転データ入力信
号をインバータ132によつて線路142上に発生された反転
出力使用可能信号に応答してゲート動作し線路154上に
信号を発生する。この目的のために、ゲート回路150
は、２つのＰチヤネル電界効果トランジスタ（図には示
されていない）及び２つのＮチヤネル電界効果トランジ
スタ（同じく示されていない）を採用し、これらのトラ
ンジスタはCMOS-NORゲート回路（これについては、後に
論じる）を構成するように接続される。ゲート回路152
は、線路112上に発生された信号と、インバータ130によ
つて線路140上に発生された反転データ入力信号と、イ
ンバータ134によつて線路140上に発生された二反転定出
力使用可能信号とに応答してゲート動作し線路158上に
信号を発生する。この目的のために、ゲート回路152
は、Ｐチヤネル電界効果トランジスタ（図に示されてい
ない）及びＮチヤネル電界効果トランジスタ（同じく示
されていない）を採用している。これらのトランジスタ
はCMOS（Ｐチヤネル−オーバーＮチヤネル）プツシユプ
ル回路を構成するように接続される。ゲート回路152
は、また、２つの追加のＮチヤネル電界効果トランジス
タ（図に示されていない）を含む。Ｐチヤネル電界効果
トランジスタのゲートは、電源電圧（Vcc）を受けるよ
うに接続される。Ｎチヤネル電界効果トランジスタのゲ
ートは、１つは線路112に、他の１つは線路140に、残り
の１つは線路144に接続される。Ｐチヤネル電界効果ト
ランジスタのソースは、電源電圧（Vcc）を受けるよう
に接続され、３つのＮチヤネル電界効果トランジスタの
各々のソースは回路接地電圧（Vss）を受けるように接
続され、かつこれら３つのＮチヤネル電界効果トランジ
スタの各々のドレーンはＰチヤネル電界効果トランジス
タのドレーンと線路158とに接続される。

さらに、出力駆動回路100は、２つのＰチヤネル電界
効果トランジスタ170,172、及び２つのＮチヤネル電界
効果トランジスタ174,176を含む。トランジスタ170,172
及び176は、CMOS-NORゲート回路を構成するように接続
される。さらに、特に、トランジスタ170は、同トラン
ジスタのゲートを線路110に接続され、同トランジスタ
のソースを電源電圧（Vcc）を受けるように接続され、
かつ同トランジスタのドレーンを線路180に接続される
ように構成される。トランジスタ172は、同トランジス
タのゲートを線路142にされ、同トランジスタのソース
を線路180に接続されかつ同トランジスタのドレーンを
線路182に接続されるように構成される。トランジスタ1
76のゲートは、トランジスタ172のゲートに接続され、
トランジスタ176のソースは回路接地電圧（Vss）を受け
るように接続され、トランジスタ176のドレーンはトラ
ンジスタ172のドレーンに接続される。トランジスタ174
は、同トランジスタのゲートを線路110に接続され、同
トランジスタのソースを回路接地電圧（Vss）を受ける
ように接続され、同トランジスタのドレーンを線路182
に接続されるように構成される。

最後に、出力駆動回路100は、２つのＰチヤネル電界
効果トランジスタ190,192及び２つのＮチヤネル電界効
果トランジスタ194,196を含む。トランジスタ190は、同
トランジスタのゲートを線路158に接続され、同トラン
ジスタのソースを線路182に接続され、かつ同トランジ
スタのドレンーを線路112に接続されるように構成され
る。トランジスタ192は、Ｎウエル型に製造され、キヤ
パシタとして構成され、同トランジスタのゲートを線路
182に接続されかつ同トランジスタのソースとドレーン
を共に線路112に接続されるように構成される。トラン
ジスタ194は、同トランジスタのゲートを線路154に接続
され、同トランジスタのドレーンを電源電圧（Vcc）を
受けるように接続され、かつ同トランジスタのソースを
線路112に接続されるように構成される。トランジスタ1
96は、同トランジスタのゲートを線路182に接続され、
同トランジスタのソースを回路接地電圧（Vss）を受け
るように接続され、かつ同トランジスタのドレーンを線
路112に接続されるように構成される。

ここに参照している好適実施例においては、これらの
電界効果トランジスタは、次に掲げるパラメータを有す
る。

トランジスタ（キヤパシタ）192を適正に動作させる
ためには、トランジスタ170,172のいずれか、又はこれ
らの両方が、これらの組合わせでトランジスタ196に対
して限定抵抗を示すような適当な寸法のものであること
が重要である。トランジスタ190は、トランジスタ196に
追加の駆動を行う。トランジスタ196がターンオンする
と、トランジスタ190は、ターンオンしてトランジスタ1
96に対し抵抗性引上げ駆動を行う。

本発明による出力駆動装置は、８つの類似のCMOS出力
駆動回路を採用し、これらの全てが単一の装置を構成す
るように集積されている。これらのうち他の駆動回路
は、図中で駆動回路100′で代表される。

運転中、低論理レベル電圧信号が外部から出力使用可
能線路114上に発生されているとき、トランジスタ194及
び196の両方がオフされている（遮断状態にある）。高
論理レベル電圧信号が外部からデータ出力線路110上に
及び出力使用可能線路114上に共に発生されるとき、ト
ランジスタ194は、ターンオンされる。ターンオンされ
るとき、トランジスタ194のソース電流がデータ出力線
路112に流入して、その結果、この線路上に発生されて
いる電圧レベルを高論理レベル電圧に引き上げる。低論
理レベル電圧信号が外部からデータ入力線路110上に発
生されかつ高論理レベル電圧信号が外部から出力使用可
能線路114上に発生されるとき、トランジスタ196がター
ンオンされる。ターンオンされるとき、トランジスタ19
6は、データ出力線路112からの電流を吸い込み、その結
果、この線路上に発生されている電圧レベルを低論理レ
ベル電圧に引き下げる。

トランジスタ196がターンオンされるときに起こる接
地はね返り（過渡現象）を許容レベルに制限するため
に、考えられることは、トランジスタ196を最適速度で
ターンオンするということである。一時、第１図に戻る
と、注意するべきことは、インダクタ84の両端間に発生
される電圧の瞬時レベル（接地はね返り（過渡現象））
は、定義によれば、インダクタ84のインダクタンス
（Ｌ）とこのインダクタ（によつて導通される）電流の
変化の速度（di/dt）との積に等しい。もとより、これ
に関連するトランジスタ（第１図のトランジスタ14又は
14′，又は第２図のトランジスタ196）のターンオン速
度を低下させるいかなる手段もこのインダクタの両端に
発生される接地はね返り（過渡現象）のレベルを低下さ
せる。しかしながら、目的は、インダクタの電流の変化
の速度（di/dt）が定数になるように関連トランジスタ
のターンオン速度を制御することである。

（第２図に示された）トランジスタ（キヤパシタ）19
2は、トランジスタ196のターンオン速度をこのように制
御すると考えられている。特に、上述の関係から、次の
ことが解る、すなわち、ターンオン中にトランジスタ19
6は、接地はね返りの最大許容レベル（Vb）をインダク
タのインダクタンス（Ｌ）で除した量にｔ（時間）を乗
じたものに等しいレベルの電流を吸収するように制御さ
れなければならない。しかしながら、トランジスタ196
は、このトランジスタのゲート電圧（Vg）に比例するレ
ベルの電流を吸収する。したがつて、最適には、ターン
オン中、トランジスタ196のゲート電圧（Vg）（駆動電
圧）は、ｔ（時間）の平方根に比例しなければならない
ということが解る。

トランジスタ196がターンオンしている時限中、トラ
ンジスタ（キヤパシタ）192は帰還を行い、これがトラ
ンジスタ196のゲート電圧（Vg）を要求されるようにｔ
の平方根に比例するレベルで確立すると考えられる。ミ
ラー効果のゆえに、トランジスタ（キヤパシタ）192は
トランジスタ196のゲートにおいてミラー効果キヤパシ
タとして現れ、このキヤパシタのキヤパシタンス（Cm）
は、トランジスタ（キヤパシタ）192のキヤパシタンス
に、次の量、すなわち、１にトランジスタ196の相互コ
ンダクタンス（Gm）と出力駆動回路の出力抵抗（Ro）と
の積を加えた量を乗じたのに等しい。トランジスタ196
の相互コンダクタンス（Gm）はトランジスタ196のゲー
ト電圧（Vg）に比例するから、ミラー効果キヤパシタン
ス（Cm）もまた、トランジスタ196のゲート電圧（Vg）
に比例する。しかしながら、トランジスタ196のゲート
電圧（Vg）は、（トランジスタ170、トランジスタ172の
いずれか、又はこれらの両方が、これらの組合わせで抵
抗性引上げ回路として機能するような適当な寸法のもの
であるとき）、トランジスタ196のゲート電圧（Vg）を
ミラー効果キヤパシタンス（Cm）で除した量にｔを乗じ
たものに等しい。先に述べたように、ミラー効果キヤパ
シタンス（Cm）はトランジスタ196のゲート電圧（Vg）
に比例するから、トランジスタ196のゲート電圧（Vg）
の平方はトランジスタ196のゲート電流（Ig）にｔを乗
じたものに比例することが解る。しかしながら、トラン
ジスタ196のゲート電圧（Vg）の大きさがトランジスタ1
72のしきい電圧の大きさより小さいとき、トランジスタ
196のゲート電流は、ほぼ、一定である。この結果、ト
ランジスタ（キヤパシタ）192（のミラー効果キヤパシ
タンス（Cm））は、トランジスタ196のゲート電圧（V
g）のレベルを、要求されるようにトランジスタ196のゲ
ート電圧（Vg）が（時間）ｔの平方根の関数であるよう
に、整形する。

トランジスタ190との関連で、更に説明すると、第２
図でトランジスタ190は、トランジスタ170,172を助け
て、更に効果的にトランジスタ196のゲートの駆動を行
う。線路158がHIGHの時、トランジスタ190はオンとな
り、182の点をHIGHにし、それによってトランジスタ196
をオンとし、したがって出力ライン112はLOWとなる。

一方、トランジスタ190のゲートは、NAND−ゲート152
への入力のいずれかがLOWの時には、HIGHとなる。

入力線路110に現れるデータが、最初にLOWになり、か
つ出力可能線路114がHIGHになると、トランジスタ170が
オンとなる。出力使用可能線路114がHIGHであると、イ
ンバータ132は線路142をLOWに保持し、トランジスタ172
をターンオンし、トランジスタ176をターンオフする。
かくして、トランジスタ170がターンオンすると、トラ
ンジスタ170は引上げ電流をトランジスタ172に流し、ト
ランジスタ196のゲートを引上げてターンオンさせ、出
力ライン112をLOWとする。

トランジスタ190は、トランジスタ196が一旦出力線路
112をLOWにすると、トランジスタ196をオンにクランプ
する。この動作によって、もしトランジスタ196が急激
に早くターンオンした場合に生ずるアースはね返りリン
ギングを防止することができる。

データオン入力線路110がHIGHとなると、インバータ1
30は線路140をLOWとし、NAND−ゲート152の出力をHIGH
とする。しかし線路110上のHIGHはトランジスタ170のゲ
ートをHIGHとしそれをオフとする。同じく線路110上のH
IGHは、トランジスタ190によってもたらされたゲート引
上げを短絡し、トランジスタ196をVssとし、かくてトラ
ンジスタ196をオフとする。

線路110上のHIGHは、インバータ130によってLOWに変
換されて線路140に出力され、NORゲート150が線路154を
HIGHとしてトランジスタ194をオンにし、かくて出力線
路112をHIGHとする。

再述すると、トランジスタ（キヤパシタ）192を適正
に動作させるためには、トランジスタ170、トランジス
タ172、又はこれらの両方が、これらの組合せで抵抗性
引上げ回路として機能するような適当な寸法のものであ
ることが重要である。トランジスタ196に対する適当な
駆動を行うために、トランジスタ190が含まれる。トラ
ンジスタ196がターンオンされつつあるとき、トランジ
スタ190はターンオンされてトランジスタ196を駆動する
抵抗性引上げを行う。トランジスタ（キヤパシタ）192
によつて行われる帰還は、トランジスタ196の相互コン
ダクタンス（Gm）の（装置から装置に掛けての）変動を
補償する。

以上の説明が読了された後は、本発明のいくつかの代
替又は変更が、もとより、当業者にとつて明白であると
考えられる。したがつて、前掲の特許請求の範囲は、本
発明の精神と範囲に適合するかかる代替及び変更の全て
を包含するものと主張する。

【図面の簡単な説明】

第１図は、１対の先行技術型出力駆動回路の概略回路
図、 第２図は、本発明の現行好適実施例によるCMOS出力駆動
回路に概略回路図、である。 〔記号の説明〕 100,100′：出力駆動回路 110:データ出力線路 112:データ出力線路 114:出力使用可能線路 130,132,134:インバータ 150:NORゲート回路 152:NANDゲート回路 170,172:PチヤネルFET（NORゲートを構成） 174,176:NチヤネルFET 190:PチヤネルFET（引上げ回路を構成） 192:PチヤネルFET（キヤパシタ） 194:NチヤネルFET（引上げ回路を構成） 196:NチヤネルFET（引下げ回路を構成） Vcc:電源電圧 Vss:回路接地電圧

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−245011（ＪＰ，Ａ)

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】出力駆動回路であって、 出力線路（112）を有し、 引き下げ装置（196）を有し、この装置はゲートと上記
   出力線路に接続されるドレーン装置と、第１電源電圧
   （Vss）を受けるよう接続されているソース装置を持っ
   たトランジスタを有しており、かつ 上記引き下げ装置のトランジスタのドレーン装置と上記
   引き下げ装置のトランジスタゲート装置間に接続されて
   いるキャパシタ装置（192）を有し、 上記引き下げ装置のトランジスタゲートに生ずる電圧の
   レベルを選択的に引き上げるための第１引き上げ装置
   （172）を有し、この引き上げ装置は上記引き下げ装置
   に対して限定抵抗を示し、かつ ゲートと第２電源電圧（Vcc）を受けるよう接続される
   ドレーン装置と上記出力線路（112）に接続されるソー
   ス装置を持つトランジスタを有する第２引き上げ装置
   （170）を有し、 入力線路（114）を有し、 ゲート装置（132、134、150、152、158、170、172、17
   4、176）を有し、このゲート装置は、上記入力線路と前
   記第２引き上げ装置のトランジスタゲートと上記引き下
   げ装置のトランジスタゲートに接続されており、かつ 上記ゲート装置に接続されるゲートと、上記引き下げ装
   置のトランジスタゲートに接続されるソース装置と、上
   記出力線路に接続されるドレイン装置を持ったトランジ
   スタを有する帰還装置（190）を有する、 ことを特徴とする上記出力駆動回路。
2. 【請求項２】出力駆動回路（100）であって、 出力線路（112）を有し、 引き下げ装置（196）を有し、この装置はゲートと上記
   出力線路に接続されるドレーン装置と、第１の電源電圧
   （Vss）を受けるよう接続されているソース装置を持つ
   トランジスタを有しており、かつ 上記引き下げ装置のトランジスタのドレーン装置と上記
   引き下げ装置のトランジスタゲート装置間に接続された
   ているキャパシタ装置（192）を有し、 上記引き下げ装置のトランジスタゲートに生ずる電圧の
   レベルを選択的に引き上げるための第１引き上げ装置
   （172）を有し、この第１引き上げ装置は上記引き下げ
   装置に対して限定抵抗を示し、かつ 入力線路（114）を有し、 ゲートと、上記引き下げ装置のトランジスタゲートに接
   続されるソース装置と、上記出力線路に接続されるドレ
   イン装置を持つトランジスタを含む帰還装置（190）を
   有し、かつ ゲート装置（132、134、150、152、170、172、174、17
   6）を有し、このゲート装置は、上記入力線路（114）と
   上記帰還装置のトランジスタ（190）ゲートと上記引き
   下げ装置のトランジスタ（196）ゲートに接続され、更
   にこのゲート装置は、少なくとも上記入力線路上に現れ
   る信号の状態に応答して、上記引き下げ装置のトランジ
   スタ及び上記帰還装置のトランジスタを選択的にターン
   オンさせる、 ことを特徴とする上記出力駆動回路。
3. 【請求項３】請求項（２）記載の出力駆動回路（100）
   において、上記ゲート装置（152）は、さらに上記出力
   線路（112）からの入力を受け取るように接続され、か
   つ高論理レベル電圧を有する信号が上記出力線路上に発
   生されたときには、上記ゲート装置は上記帰還装置（19
   0）の上記トランジスタゲートに低論理レベル電圧を有
   する信号を発生することを特徴とする上記出力駆動回
   路。
4. 【請求項４】請求項（３）記載の出力駆動回路（100）
   であって、上記ゲート装置（150）に接続されたゲート
   と第２電源電圧（Vcc）を受け取るように接続されたド
   レーン装置と上記出力線路に接続されたソース装置とを
   持つトランジスタを含む第２引き上げ装置（194）をさ
   らに有することを特徴とする上記出力駆動回路。
5. 【請求項５】出力駆動回路（100）であって、 第１入力線路（110）を有し、 第２入力線路（114）を有し、 出力線路（112）を有し、かつ 上記第２入力線路に接続された入力と出力を持つ第１イ
   ンバータ（132）を有し、 引き下げ装置（196）を有し、この装置はゲートと上記
   出力線路に接続されるドレーン装置と第１電源電圧（Vs
   s）を受け取るよう接続されているソースとを持ったト
   ランジスタを有しており、かつ 上記第１入力線路（110）に接続された第１入力と上記
   第１インバータ（132）の出力に接続（142）された第２
   入力と上記引き下げ装置（196）のトランジスタゲート
   に接続された出力（182）を有する第1NORゲート装置（1
   70、172、174、176）を有し、このNORゲート装置は、こ
   のNORゲート装置の出力に発生される電圧レベルを引き
   上げる第１引き上げ装置を含み、この第１の引き上げ装
   置は上記引き下げ装置に対して限定抵抗を示し、かつ 上記引き下げ装置の上記トランジスタのドレーン装置と
   上記引き下げ装置のトランジスタゲートとの間に接続さ
   れたキャパシタ装置（192）を有し、このキャパシタ装
   置と上記限定抵抗は、上記引き下げ装置のターンオンレ
   ートを制御して、上記引き下げ装置と標遊接地通路イン
   ダクタンスを流れる電流の時間に対する変化レートを制
   限することを特徴とする上記出力駆動回路。
6. 【請求項６】請求項（５）記載の出力駆動回路（100）
   であって、 上記第１入力線路に接続された入力と出力を持つ第２の
   インバータ（130）を有し、 上記第１インバータ（132）の出力に接続された入力と
   出力を持つ第３インバータ（134）を有し、 上記出力線路（112）に接続された第１入力と上記第２
   のインバータ（130）の出力に接続（140）された第２入
   力と上記第３インバータ（134）の出力に接続された第
   ３入力を持ちかつ出力を持つNANDゲート装置（152）を
   有し、 上記NANDゲート装置の出力に接続されたゲートと上記引
   き下げ装置（196）の上記トランジスタのゲートに接続
   されたソース装置と上記出力線路に接続されたドレーン
   装置を持つトランジスタを含む帰還装置（190）を更に
   有することを特徴とする上記出力駆動回路。
7. 【請求項７】請求項（６）記載の出力駆動回路（100）
   であって、 上記第２インバータ（130）の出力に接続された（140）
   第１入力と上記第１インバータ（132）の出力に接続さ
   れた第２入力と出力とを持つ第2NORゲート装置（150）
   を有し、 上記第2NORゲート装置（150）の出力に接続されたゲー
   トと第２電源電圧（Vcc）を受けるように接続されたド
   レーン装置と上記出力線路（112）に接続されたソース
   装置とを持つトランジスタを含む第２引き上げ装置（19
   4）をさらに有することを特徴とする上記出力駆動回
   路。
8. 【請求項８】単一集積回路における接地はね返りを制御
   するための相補メタル酸化物半導体（CMOS）バッファー
   であって、上記集積回路は複数の上記バッファを有し、
   かつ 第１の電界効果トランジスタ（FET）を有し、このトラ
   ンジスタは、出力駆動線路へ接続されたドレイン電極
   と、漂遊接地通路インダクタンスを介して接地参照（Vs
   s）端子へ接続されたソース電極と、ゲート電極を持
   ち、かつ 第２の電界効果トランジスタ（FET）を持つミラー効果
   キャパシタを有し、このトランジスタは、上記第１のFE
   Tの上記ドレイン電極と上記ゲート電極の間に接続され
   て上記第１のFETのトランスコンダクタンスのデバイス
   −デバイス間の変化を補償しており、かつ 上記第１のFETの上記ゲート電極とデータ入力線路に接
   続される抵抗性引上げ装置を有し、かつ 上記ミラー効果キャパシタと上記抵抗性引上げ装置は、
   上記第1FET（196）のターンオンレートを制限して、上
   記1FET（196）と上記漂遊接地通路インダクタンス
   （Ｌ）を介して、固定接地はね返り電圧（Vb）へ流れる
   電流の時間に対する変化のレートを制限している ことを特徴とする出力駆動回路。
9. 【請求項９】請求項（８）記載のCMOSバッファーであっ
   て、更に第３の電界効果トランジスタ（FET）を有し、
   このトランジスタは、 上記第１のFETの上記ドレーン電極に接続されるドレー
   ン電極と、 線路に接続され、上記出力駆動線路に生ずる信号から部
   分的に導かれる信号によって駆動されるゲート電極と、 上記抵抗性引上げ装置と上記ミラー効果容量と上記第1F
   ETの上記ゲート電極の結合点に接続されるソース電極を
   有し、更に 上記第１のFETには追加の入力駆動が与えられている ことを特徴とするCMOSバッファー。