JP3431151B2 - 集積回路出力バッファのグランド・バウンスを減らすためのシステム並びに方法 - Google Patents
集積回路出力バッファのグランド・バウンスを減らすためのシステム並びに方法Info
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- JP3431151B2 JP3431151B2 JP50150794A JP50150794A JP3431151B2 JP 3431151 B2 JP3431151 B2 JP 3431151B2 JP 50150794 A JP50150794 A JP 50150794A JP 50150794 A JP50150794 A JP 50150794A JP 3431151 B2 JP3431151 B2 JP 3431151B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
発明の背景
1.産業上の利用分野
本発明は一般的には高速集積回路の出力バッファ回路
に関し、より具体的には集積回路の出力バッファ回路動
作によって導入されるグラウンド・バウンス（接地のは
ね返り）の量を減らすためのシステム並びに方法に関す
る。
に関し、より具体的には集積回路の出力バッファ回路動
作によって導入されるグラウンド・バウンス（接地のは
ね返り）の量を減らすためのシステム並びに方法に関す
る。
2.関連技術
集積回路は現代の電子・コンピュータ関係機器では全
く普通のことである。そうした機器はデータ・バスか他
の信号経路（signal path）を介して相互にインタフェ
ースをとる多数の集積回路から成り立っていることが多
い。使用する様々なロジック・シリーズのインタフェー
ス仕様は、２個以上の集積回路間で転送されるデジタル
信号に必要な電圧・電流レベルを詳細に記述するもので
ある。
く普通のことである。そうした機器はデータ・バスか他
の信号経路（signal path）を介して相互にインタフェ
ースをとる多数の集積回路から成り立っていることが多
い。使用する様々なロジック・シリーズのインタフェー
ス仕様は、２個以上の集積回路間で転送されるデジタル
信号に必要な電圧・電流レベルを詳細に記述するもので
ある。
こうした仕様を満足させるべく、集積回路は信号経路
を通ってロジック・ロー又はロジック・ハイの信号を駆
動するために出力バッファ回路を使用する。出力バッフ
ァ回路はまた、一つの論理タイプの集積回路が第２の論
理タイプの集積回路に対してインタフェースをとるよう
にするための一方法としても使われる。
を通ってロジック・ロー又はロジック・ハイの信号を駆
動するために出力バッファ回路を使用する。出力バッフ
ァ回路はまた、一つの論理タイプの集積回路が第２の論
理タイプの集積回路に対してインタフェースをとるよう
にするための一方法としても使われる。
出力バッファ回路はロジック・ハイ・レベルのソース
として電圧レベルVccを使用する。Vccは、使用する技術
により異なるが、通常3.0〜5.5ボルト（普通は正であ
る）である。Vccの電源電圧は普通、集積回路のパッケ
ージ端子（package pin）から集積回路に導入される。
集積回路のパッケージ端子は、Vccがマイクロ回路チッ
プに供給されるように、金属細線（bondwire）によって
マイクロ回路チップ上のパッドに接続されている。Vcc
は内部Vcc電源として（電源）バス又は他の信号経路上
のマイクロ回路の全面にわたって分配される。
として電圧レベルVccを使用する。Vccは、使用する技術
により異なるが、通常3.0〜5.5ボルト（普通は正であ
る）である。Vccの電源電圧は普通、集積回路のパッケ
ージ端子（package pin）から集積回路に導入される。
集積回路のパッケージ端子は、Vccがマイクロ回路チッ
プに供給されるように、金属細線（bondwire）によって
マイクロ回路チップ上のパッドに接続されている。Vcc
は内部Vcc電源として（電源）バス又は他の信号経路上
のマイクロ回路の全面にわたって分配される。
出力バッファ回路はロジック・ローの出力のシンクと
してシステム・グラウンド（GND）を使用する。GNDはま
た、集積回路のパッケージ端子から集積回路に導入さ
れ、金属細線によってマイクロ回路チップ上のパッドに
接続されている。GNDは（電源）バス又は他の信号経路
のマイクロ回路を通じて分配される。
してシステム・グラウンド（GND）を使用する。GNDはま
た、集積回路のパッケージ端子から集積回路に導入さ
れ、金属細線によってマイクロ回路チップ上のパッドに
接続されている。GNDは（電源）バス又は他の信号経路
のマイクロ回路を通じて分配される。
金属細線と、マイクロ回路にインタフェースをとる集
積回路に内在するのは静電容量、抵抗、及びインダクタ
ンスである。これらの特性は、金属細線や端子の長さ、
厚み、素材等のような、設計の選択によって影響を受け
る。
積回路に内在するのは静電容量、抵抗、及びインダクタ
ンスである。これらの特性は、金属細線や端子の長さ、
厚み、素材等のような、設計の選択によって影響を受け
る。
出力バッファ回路は典型的には出力端子に接続された
２個の電界効果トランジスタ（FET）を使用する。第1FE
Tはｐチャネル・プルアップ・トランジスタで、そのソ
ースはVccに接続され、ドレインは出力端子に接続され
ている。
２個の電界効果トランジスタ（FET）を使用する。第1FE
Tはｐチャネル・プルアップ・トランジスタで、そのソ
ースはVccに接続され、ドレインは出力端子に接続され
ている。
第2FETはｎチャネル・プルダウン・トランジスタで、
そのドレインは出力端子に接続され、ソースはグラウン
ドに接続されている。
そのドレインは出力端子に接続され、ソースはグラウン
ドに接続されている。
入力データ信号は制御ロジックを介して各FETをその
ゲートで制御する。ロジック・ハイの信号を出力するに
は、プルアップ（第１）FETが制御ロジックによってオ
ンにされ、プルダウン（第２）FETはオフにされる。こ
のハイ状態への出力切り替えによって電流が第1FETを介
してVccから出力端子に流れるようになり、さらに出力
信号電流がGNDに流れないようにプルダウン（第２）FET
をハイ・インピーダンス状態にする。
ゲートで制御する。ロジック・ハイの信号を出力するに
は、プルアップ（第１）FETが制御ロジックによってオ
ンにされ、プルダウン（第２）FETはオフにされる。こ
のハイ状態への出力切り替えによって電流が第1FETを介
してVccから出力端子に流れるようになり、さらに出力
信号電流がGNDに流れないようにプルダウン（第２）FET
をハイ・インピーダンス状態にする。
ロジック・ローの信号を出力するには、プルアップ
（第１）FETをオフにすると、その結果Vccと出力端子間
に高抵抗が起きる。このロー状態においては、Vccから
出力端子に電流は流れない。同時に、プルダウン（第
２）FETはオンになり、そうなることによって電流が出
力端子からGNDに流れるようになる。その結果、出力バ
ッファ回路は電流に対してシンクとしての働きをするこ
とになり、出力信号はロジック・ロー信号になる。
（第１）FETをオフにすると、その結果Vccと出力端子間
に高抵抗が起きる。このロー状態においては、Vccから
出力端子に電流は流れない。同時に、プルダウン（第
２）FETはオンになり、そうなることによって電流が出
力端子からGNDに流れるようになる。その結果、出力バ
ッファ回路は電流に対してシンクとしての働きをするこ
とになり、出力信号はロジック・ロー信号になる。
このように、信号を出力端子において一つの状態から
別の状態に遷移させるには、片方のFETをオフに切り替
え、その間もう片方をオンにすることが必要なことがわ
かる。
別の状態に遷移させるには、片方のFETをオフに切り替
え、その間もう片方をオンにすることが必要なことがわ
かる。
現代のシステムが進歩しスピードという点で性能がさ
らに向上していくに伴い、マイクロ回路技術ではサブミ
クロン技術が登場してきている。当然サブミクロン技術
を使ったマイクロ回路においては、組立られたデバイス
のチャネル長が短いから、遷移時間は従来の技術よりは
るかに高速である。遷移時間が高速であるほど回路のス
ピードを上げるのに有益ではあるが、遷移時間が速けれ
ば速いほど状態が変化する途中で電流が突然サージする
結果になってしまう。電流の突然のサージは一般的に電
流のスパイク（current spikes）として知られる結果を
生むことになる。従って、プルアップ及びプルダウンの
FETを急激に切り替えることは状態変化直後に一定時間
出力に電流のスパイクを発生させることになる。
らに向上していくに伴い、マイクロ回路技術ではサブミ
クロン技術が登場してきている。当然サブミクロン技術
を使ったマイクロ回路においては、組立られたデバイス
のチャネル長が短いから、遷移時間は従来の技術よりは
るかに高速である。遷移時間が高速であるほど回路のス
ピードを上げるのに有益ではあるが、遷移時間が速けれ
ば速いほど状態が変化する途中で電流が突然サージする
結果になってしまう。電流の突然のサージは一般的に電
流のスパイク（current spikes）として知られる結果を
生むことになる。従って、プルアップ及びプルダウンの
FETを急激に切り替えることは状態変化直後に一定時間
出力に電流のスパイクを発生させることになる。
その上、出力切り替え中、荷電電流及び放電電流がFE
Tで生成され出力に存在する負荷容量（CL）に送られ
る。
Tで生成され出力に存在する負荷容量（CL）に送られ
る。
こうした電流（電流スパイク、荷電及び放電電流）
は、出力切り替え中に現われ、過渡電流として知られ
る。こうした過渡電流はVccとGNDに存在し、対応する電
圧の過渡現象（スイッチング・ノイズとも呼ばれる）を
VccとGNDに引き起こす。
は、出力切り替え中に現われ、過渡電流として知られ
る。こうした過渡電流はVccとGNDに存在し、対応する電
圧の過渡現象（スイッチング・ノイズとも呼ばれる）を
VccとGNDに引き起こす。
スイッチング・ノイズは出力バッファ回路のロジック
・ハイとロジック・ローの状態の完全性を劣化させる原
因になる。この望ましくないノイズは一般的にグラウン
ド・バウンスと呼ばれる。ひどい場合には、完全性の劣
化によって出力バッファ回路や、それとインタフェース
をとる他のICにインタフェース問題を引き起こすことに
なる。劣化によって出力バッファ回路のロジック・ハイ
とロジック・ローの状態が仕様から外れることになると
インタフェース問題が起きる。
・ハイとロジック・ローの状態の完全性を劣化させる原
因になる。この望ましくないノイズは一般的にグラウン
ド・バウンスと呼ばれる。ひどい場合には、完全性の劣
化によって出力バッファ回路や、それとインタフェース
をとる他のICにインタフェース問題を引き起こすことに
なる。劣化によって出力バッファ回路のロジック・ハイ
とロジック・ローの状態が仕様から外れることになると
インタフェース問題が起きる。
ほとんどの集積回路で、複数の出力バッファ回路が同
時に切り替わると、グラウンド・バウンスの問題が悪化
する。並列バス構成になっているから、ほとんどの集積
回路がそうした同時切り替えを行なうことになる。技術
はさらに幅の広い並列バス構成の方向に向かっている。
同時切り替えの出力バッファの数が増えるに伴い、グラ
ウンド・バウンスがますますひどくなる。
時に切り替わると、グラウンド・バウンスの問題が悪化
する。並列バス構成になっているから、ほとんどの集積
回路がそうした同時切り替えを行なうことになる。技術
はさらに幅の広い並列バス構成の方向に向かっている。
同時切り替えの出力バッファの数が増えるに伴い、グラ
ウンド・バウンスがますますひどくなる。
発明の概要
本発明はグラウンド・バウンスを減らす出力バッファ
回路並びに方法である。出力信号が一つのロジック状態
から別のロジック状態に遷移するのに掛かる時間（出力
切り替え時間）を増やすことによって、グラウンド・バ
ウンスは減らすことができる。言い換えれば、出力切り
替え時間が長くなる。出力信号を駆動するために使われ
るプルアップFET及びプルダウンFETをオンにするのに使
われる電流量を減らすことによって、出力切り替え時間
が増加する。プルアップFETとプルダウンFETとから最終
出力FETはできている。即ち、最終出力FETのゲート駆動
は制御されているということになる。
回路並びに方法である。出力信号が一つのロジック状態
から別のロジック状態に遷移するのに掛かる時間（出力
切り替え時間）を増やすことによって、グラウンド・バ
ウンスは減らすことができる。言い換えれば、出力切り
替え時間が長くなる。出力信号を駆動するために使われ
るプルアップFET及びプルダウンFETをオンにするのに使
われる電流量を減らすことによって、出力切り替え時間
が増加する。プルアップFETとプルダウンFETとから最終
出力FETはできている。即ち、最終出力FETのゲート駆動
は制御されているということになる。
本発明による出力バッファ回路は、出力信号をハイの
状態に駆動するためにオンになる１個のｎチャネル・プ
ルアップFETと、出力信号をローの状態に駆動するため
にオンになるｎチャネル・プルダウンFETとから成る。
最終出力FETのゲートに掛けられるゲート駆動量は、最
終出力FETがオンになる速度を制御するために、別に制
御され、それによって出力信号の遷移時間を制御する。
状態に駆動するためにオンになる１個のｎチャネル・プ
ルアップFETと、出力信号をローの状態に駆動するため
にオンになるｎチャネル・プルダウンFETとから成る。
最終出力FETのゲートに掛けられるゲート駆動量は、最
終出力FETがオンになる速度を制御するために、別に制
御され、それによって出力信号の遷移時間を制御する。
プルアップFETのゲート駆動は第１制御回路を使用し
て制御される。第１制御回路は、基準電圧信号を用い
て、プルアップFETのゲートに送られる電流量を制御す
る。第１制御回路は直列で接続された２個のＰチャネル
FETと１個のｎチャネルFETを含む。第１のｐチャネルFE
TはVccと第２のｐチャネルFETとの間に接続されてい
る。ｎチャネルFETは第2pチャネルFETとGNDとの間に接
続されている。第１制御回路の出力は第2pチャネルFET
のドレインに連結されている。この出力は、プルアップ
FETをオン状態（ハイ状態の出力信号に対応）に駆動し
たり、オフ状態（ロー状態の出力信号に対応）に駆動す
るために使われる。
て制御される。第１制御回路は、基準電圧信号を用い
て、プルアップFETのゲートに送られる電流量を制御す
る。第１制御回路は直列で接続された２個のＰチャネル
FETと１個のｎチャネルFETを含む。第１のｐチャネルFE
TはVccと第２のｐチャネルFETとの間に接続されてい
る。ｎチャネルFETは第2pチャネルFETとGNDとの間に接
続されている。第１制御回路の出力は第2pチャネルFET
のドレインに連結されている。この出力は、プルアップ
FETをオン状態（ハイ状態の出力信号に対応）に駆動し
たり、オフ状態（ロー状態の出力信号に対応）に駆動す
るために使われる。
２個のｐチャネルFETがオンで、ｎチャネルFETがオフ
の時、第１制御回路の出力はハイである。この状態の
時、電流はVccから両方のｐチャネルFETを通ってプルア
ップFETのゲートに流れる。一方、２個のｐチャネルFET
がオフで、ｎチャネルFETがオンの時、第１制御回路の
出力はローである。
の時、第１制御回路の出力はハイである。この状態の
時、電流はVccから両方のｐチャネルFETを通ってプルア
ップFETのゲートに流れる。一方、２個のｐチャネルFET
がオフで、ｎチャネルFETがオンの時、第１制御回路の
出力はローである。
反転されたデータ信号が第1pチャネルFETとｎチャネ
ルFETのゲート電極に供給される。基準電圧信号が第2p
−チャネルFETのゲートに供給される。反転されたデー
タ信号がハイからローに遷移すると、第1pチャネルFET
はオンになり、ｎチャネルFETはオフになる。基準電圧
信号がローの場合、第2pチャネルFETがオンになり、電
流がVccから両方のｐチャネルFETを通ってプルアップFE
Tのゲートに流れる。この電流によってプルアップFETの
ゲートがそのしきい値以上の電圧にまで荷電させる。い
きい値以上になると、プルアップFETはオンになり、そ
れによって出力信号をハイの状態に駆動する。
ルFETのゲート電極に供給される。基準電圧信号が第2p
−チャネルFETのゲートに供給される。反転されたデー
タ信号がハイからローに遷移すると、第1pチャネルFET
はオンになり、ｎチャネルFETはオフになる。基準電圧
信号がローの場合、第2pチャネルFETがオンになり、電
流がVccから両方のｐチャネルFETを通ってプルアップFE
Tのゲートに流れる。この電流によってプルアップFETの
ゲートがそのしきい値以上の電圧にまで荷電させる。い
きい値以上になると、プルアップFETはオンになり、そ
れによって出力信号をハイの状態に駆動する。
基準電圧が上がると、第2pチャネルFETによって導入
される抵抗量も大きくなる。第2pチャネルFETの抵抗が
増すことによって、第１制御回路の出力電流が制限され
る。次に、こうすることによってプルアップFETのゲー
トに通じている電流量が制限される。これがプルアップ
FETのターンオン時間を遅らせ、それによって出力信号
のロー状態からハイ状態への遷移が遅らされる。
される抵抗量も大きくなる。第2pチャネルFETの抵抗が
増すことによって、第１制御回路の出力電流が制限され
る。次に、こうすることによってプルアップFETのゲー
トに通じている電流量が制限される。これがプルアップ
FETのターンオン時間を遅らせ、それによって出力信号
のロー状態からハイ状態への遷移が遅らされる。
プルダウンFETのゲートに通じている荷電電流量は同
様に第２制御回路により制御される。従って、第２制御
回路の構成並びに動作についてここでは説明しない。
様に第２制御回路により制御される。従って、第２制御
回路の構成並びに動作についてここでは説明しない。
本発明においては全体として、基準電圧ジェネレータ
回路を使って基準電圧信号が生成される。基準電圧信号
はVccの関数で、半導体素材の特性である。
回路を使って基準電圧信号が生成される。基準電圧信号
はVccの関数で、半導体素材の特性である。
本発明の様々な実施例の構成及び動作だけでなく、上
述した以上の特徴・利点については、添付の図面を参照
して以下に詳細に記述している。図面では、参照番号の
左端の数字からその参照番号が最初に登場した図面を確
認することができる。
述した以上の特徴・利点については、添付の図面を参照
して以下に詳細に記述している。図面では、参照番号の
左端の数字からその参照番号が最初に登場した図面を確
認することができる。
図面の簡単な説明
第1A図は従来の出力バッファ回路を示す回路図であ
る。
る。
第1B図は、集積回路の金属細線及びパッケージ端子に
内在する静電容量、抵抗、インダクタンスのモデルを表
す。
内在する静電容量、抵抗、インダクタンスのモデルを表
す。
第２図は、本発明の第１の実施例によるグラウンド・
バウンスを最少限に抑えるための出力バッファ回路を表
す概略図である。
バウンスを最少限に抑えるための出力バッファ回路を表
す概略図である。
第３図は、Vrefを生成するために使われる基準電圧ジ
ェネレータ回路を表す概略図である。
ェネレータ回路を表す概略図である。
第４図は、本発明の第２の実施例によるグラウンド・
バウンスを最少限に抑えるための出力バッファ回路を表
す概略図である。
バウンスを最少限に抑えるための出力バッファ回路を表
す概略図である。
第５図は、本発明の第１の実施例による出力バッファ
回路全体を表す概略図である。
回路全体を表す概略図である。
第６図は、第５図に示した実施例のトランジスタ・レ
ベルの概略図である。
ベルの概略図である。
本発明の詳細な説明
目次
1. 序文
2. 出力バッファ回路の概要
3. 5.0Vシステムで使用するための本発明の実施例
4. 3.0Vシステムで使用するための実施例
5. 本発明による出力バッファ全回路
6. 出力バッファ回路の実現
1. 序文
本発明は、出力バッファがその出力信号を一つの状態
から別の状態に遷移させるのに掛かる時間（遷移時間）
を増やすことによって、グラウンド・バウンスを最少限
に抑えるものである。ハイ状態の出力信号とロー状態の
出力信号を各々駆動するために使われる出力バッファ回
路のプルアップFETとプルダウンFET（最終出力FET）を
オンするために使われるゲート駆動の量を制限すること
によって、そうした時間の増加が行われる。
から別の状態に遷移させるのに掛かる時間（遷移時間）
を増やすことによって、グラウンド・バウンスを最少限
に抑えるものである。ハイ状態の出力信号とロー状態の
出力信号を各々駆動するために使われる出力バッファ回
路のプルアップFETとプルダウンFET（最終出力FET）を
オンするために使われるゲート駆動の量を制限すること
によって、そうした時間の増加が行われる。
Vccやグラウンド（接地）から導入されるノイズ、も
しくはグラウンド・バウンス、の大きさは以下の通りで
ある。
しくはグラウンド・バウンス、の大きさは以下の通りで
ある。
VL＝グラウンド・バウンス−Vccか接地における過渡
電圧で、 Ｌ＝Vccか接地におけるインダクタンスで、 d2VO（ｔ）/d2（ｔ）＝時間に関する電圧の第２微分
係数で、さらに CL＝出力ピンにおける負荷容量合計である場合、 である。
電圧で、 Ｌ＝Vccか接地におけるインダクタンスで、 d2VO（ｔ）/d2（ｔ）＝時間に関する電圧の第２微分
係数で、さらに CL＝出力ピンにおける負荷容量合計である場合、 である。
従って、切り替えが高速なシステムほど、重大なグラ
ウンド・バウンスの問題をかかえていることになる。さ
らに、複数の出力バッファ回路の同時切り替えには付加
作用があり、それがVccとGNDに存在するグラウンド・バ
ウンスVLを増大させる。
ウンド・バウンスの問題をかかえていることになる。さ
らに、複数の出力バッファ回路の同時切り替えには付加
作用があり、それがVccとGNDに存在するグラウンド・バ
ウンスVLを増大させる。
グラウンド・バウンスを最少限に抑えるには、Ｌ、
CL、及びd2VO（ｔ）/d2（ｔ）を最少限にしなければな
らない。例えば、金属細線の長さを最短に抑えたり、パ
ッケージ端子用の素材を適切に選択するなど、パッケー
ジ・デザインの段階で工夫することにより、Ｌを最少限
に抑えることができる。金属細線及び端子のインダクタ
ンスＬはレイアウト上の要件並びに費用を考慮しなけれ
ばならないために制約を受ける。従って、Ｌはある程度
にまでしか抑えられない。
CL、及びd2VO（ｔ）/d2（ｔ）を最少限にしなければな
らない。例えば、金属細線の長さを最短に抑えたり、パ
ッケージ端子用の素材を適切に選択するなど、パッケー
ジ・デザインの段階で工夫することにより、Ｌを最少限
に抑えることができる。金属細線及び端子のインダクタ
ンスＬはレイアウト上の要件並びに費用を考慮しなけれ
ばならないために制約を受ける。従って、Ｌはある程度
にまでしか抑えられない。
CLは現時点で回路がインタフェースをとっている集積
回路デバイスに依存し、且つ出力信号が辿る経路にも依
存する。Ｌの場合のように、CLの低減はレイアウトと費
用を考慮することによって制約を受ける。さらに、C
Lは、場合によっては全く制御が不可能な外部集積回路
の要素である。従って、CLを最少限に抑えることは難し
い。
回路デバイスに依存し、且つ出力信号が辿る経路にも依
存する。Ｌの場合のように、CLの低減はレイアウトと費
用を考慮することによって制約を受ける。さらに、C
Lは、場合によっては全く制御が不可能な外部集積回路
の要素である。従って、CLを最少限に抑えることは難し
い。
d2VO（ｔ）/d2（ｔ）を最少限に抑えることは大きな
効果がある。しかしながら、d2VO（ｔ）/d2（ｔ）を最
少限にするとトレードオフがある。それは、一方に高速
な高電流出力バッファ回路、他方にグラウンド・バウン
スを最少限に抑えることとの間のトレードオフである。
言い換えれば、d2VO（ｔ）/d2（ｔ）を最少限にするこ
とによってグラウンド・バウンスを最少限に抑える方法
はシステム性能を犠牲にすることになる。
効果がある。しかしながら、d2VO（ｔ）/d2（ｔ）を最
少限にするとトレードオフがある。それは、一方に高速
な高電流出力バッファ回路、他方にグラウンド・バウン
スを最少限に抑えることとの間のトレードオフである。
言い換えれば、d2VO（ｔ）/d2（ｔ）を最少限にするこ
とによってグラウンド・バウンスを最少限に抑える方法
はシステム性能を犠牲にすることになる。
本発明ではd2VO（ｔ）/d2（ｔ）に焦点を絞って、グ
ラウンド・バウンスを最少限に抑えようとしている。よ
り具体的には、本発明は最終出力FETに入る電流の流れ
を制限し、それによってd2VO（ｔ）/d2（ｔ）を最少限
に抑える。こうすることによってグラウンド・バウンス
の大きさを許容水準に下げることができる。ｄ（ｔ）が
上がるに伴い、導入されるグラウンド・バウンスの量が
下がる。
ラウンド・バウンスを最少限に抑えようとしている。よ
り具体的には、本発明は最終出力FETに入る電流の流れ
を制限し、それによってd2VO（ｔ）/d2（ｔ）を最少限
に抑える。こうすることによってグラウンド・バウンス
の大きさを許容水準に下げることができる。ｄ（ｔ）が
上がるに伴い、導入されるグラウンド・バウンスの量が
下がる。
2. 出力バッファ回路の概要
第1A図は従来の出力バッファ回路100を表す回路図で
ある。第1A図において、従来の出力バッファ回路100を
説明する。プルアップ・トランジスタ102（‘プルアッ
プFET102'と呼ぶ）は普通ｐチャネル・デバイスであ
る。プルアップFET102がオンになると、内部Vccソース1
32（‘Vcc132'と呼ぶ）からの電流がマイクロ回路の出
力パッド104に流れる。出力パッド104は金属細線によっ
て集積回路パッケージの端子に接続されている。
ある。第1A図において、従来の出力バッファ回路100を
説明する。プルアップ・トランジスタ102（‘プルアッ
プFET102'と呼ぶ）は普通ｐチャネル・デバイスであ
る。プルアップFET102がオンになると、内部Vccソース1
32（‘Vcc132'と呼ぶ）からの電流がマイクロ回路の出
力パッド104に流れる。出力パッド104は金属細線によっ
て集積回路パッケージの端子に接続されている。
プルダウン・トランジスタ106（‘プルダウンFET106'
と呼ぶ）は普通ｎチャネル・デバイスである。プルダウ
ンFET106がオンになると、出力パッド104から内部接地1
34（‘GND134'と呼ぶ）に電流が流れる。
と呼ぶ）は普通ｎチャネル・デバイスである。プルダウ
ンFET106がオンになると、出力パッド104から内部接地1
34（‘GND134'と呼ぶ）に電流が流れる。
制御ロジック108はイネーブル信号138及びデータ136
（‘データ136'と呼ぶ）を受け取る。これらの入力をも
とに、制御ロジック108はデータ136を表す２つの信号を
ライン140と142上に出力する。ライン140とライン142は
データ136を表している。制御ロジック108がイネーブル
の時、ハイのデータ136はライン140及びライン142上で
ローになる。同様に、制御ロジック108がイネーブルの
時、データ136でのローはライン140及びライン142上で
ハイになる。
（‘データ136'と呼ぶ）を受け取る。これらの入力をも
とに、制御ロジック108はデータ136を表す２つの信号を
ライン140と142上に出力する。ライン140とライン142は
データ136を表している。制御ロジック108がイネーブル
の時、ハイのデータ136はライン140及びライン142上で
ローになる。同様に、制御ロジック108がイネーブルの
時、データ136でのローはライン140及びライン142上で
ハイになる。
ライン140及びライン142上でのハイはプルダウンFET1
06をオンにし、プルアップFET102をオフにする。従っ
て、この条件になると、出力バッファ回路100がロー状
態の出力信号142を出力パッド104で駆動させることにな
る。同様に、ライン140及びライン142上でのローはプル
ダウンFET106をオフにし、プルアップFET102をオンにす
る。この条件になると、出力バッファ回路100がハイ状
態の出力信号142をパッド104で駆動させることになる。
06をオンにし、プルアップFET102をオフにする。従っ
て、この条件になると、出力バッファ回路100がロー状
態の出力信号142を出力パッド104で駆動させることにな
る。同様に、ライン140及びライン142上でのローはプル
ダウンFET106をオフにし、プルアップFET102をオンにす
る。この条件になると、出力バッファ回路100がハイ状
態の出力信号142をパッド104で駆動させることになる。
出力パッド104は出力バッファ回路100と集積回路パッ
ケージ間のインタフェース点としての働きをする。パッ
ド104から出力バッファ回路100が搭載されている集積回
路の端子124Aへのインタフェースをとるために、金属細
線122Aが使われる。金属細線122A及び端子124Aには共に
抵抗、静電容量、及びインダクタンスが内在している。
端子124Aは他の構成要素や容量性負荷CLになる相互接続
（interconnect）に接続されている。
ケージ間のインタフェース点としての働きをする。パッ
ド104から出力バッファ回路100が搭載されている集積回
路の端子124Aへのインタフェースをとるために、金属細
線122Aが使われる。金属細線122A及び端子124Aには共に
抵抗、静電容量、及びインダクタンスが内在している。
端子124Aは他の構成要素や容量性負荷CLになる相互接続
（interconnect）に接続されている。
同様に、Vcc132及びGND134は、Vccの金属細線122BとG
NDの金属細線122C、さらにVcc端子124BとGND端子124Cを
それぞれ使用して、外部電圧及びグラウンド・ソースと
インタフェースをとっている。これらの素子にも抵抗、
静電容量、インダクタンスの各特性が内在している。
NDの金属細線122C、さらにVcc端子124BとGND端子124Cを
それぞれ使用して、外部電圧及びグラウンド・ソースと
インタフェースをとっている。これらの素子にも抵抗、
静電容量、インダクタンスの各特性が内在している。
第1B図に示すのは、金属細線122A、122B、122C及び端
子124A、124B、124Cに内在する静電容量、抵抗、インダ
クタンスのモデルである。
子124A、124B、124Cに内在する静電容量、抵抗、インダ
クタンスのモデルである。
3. 5.0Vシステムで使用するための本発明の実施例
本発明による技法は、出力バッファがその出力信号を
一つの状態から別の状態に遷移させるのに掛かる時間を
長くすることによって、グラウンド・バウンスを最少限
に抑えるものである。出力バッファ回路のプルアップFE
T及びプルダウンFETに供給される電流量を制御するため
に、基準電圧信号を使用することによってグラウンド・
バウンスを減らす。
一つの状態から別の状態に遷移させるのに掛かる時間を
長くすることによって、グラウンド・バウンスを最少限
に抑えるものである。出力バッファ回路のプルアップFE
T及びプルダウンFETに供給される電流量を制御するため
に、基準電圧信号を使用することによってグラウンド・
バウンスを減らす。
第２図は、本発明によってグラウンド・バウンスを最
少限に抑えるための出力バッファ回路200（出力バッフ
ァ200と呼ぶ）を表す概略図である。第２図において、
本発明による出力バッファ200を第１の別の実施例に従
って説明する。最初に説明するのは、出力バッファのプ
ルアップFET及びプルダウンFETの切り替え時間を遅くす
るために基準電圧を用いる技法についてである。この説
明に続いて、出力バッファ回路200の動作並びに基準電
圧の発生についてより詳細に説明する。
少限に抑えるための出力バッファ回路200（出力バッフ
ァ200と呼ぶ）を表す概略図である。第２図において、
本発明による出力バッファ200を第１の別の実施例に従
って説明する。最初に説明するのは、出力バッファのプ
ルアップFET及びプルダウンFETの切り替え時間を遅くす
るために基準電圧を用いる技法についてである。この説
明に続いて、出力バッファ回路200の動作並びに基準電
圧の発生についてより詳細に説明する。
出力バッファ200は、ｎチャネル・プルアップ・トラ
ンジスタQ1と、ｎチャネル・プルダウン・トランジスタ
Q2を含む。出力バッファ200からハイ出力信号234を出力
するため、プルアップ・トランジスタQ1はオンになり、
プルダウン・トランジスタQ2はオフになる。ローの出力
信号234を出力するため、プルダウン・トランジスタQ2
をオンはなり、プルアップ・トランジスタQ1はオフにな
る。プルアップ・トランジスタQ1は制御回路202を使っ
てオンになったりオフになったりする。同様に、プルダ
ウン・トランジスタQ2はプルダウン制御回路204を使っ
てオンやオフになる。
ンジスタQ1と、ｎチャネル・プルダウン・トランジスタ
Q2を含む。出力バッファ200からハイ出力信号234を出力
するため、プルアップ・トランジスタQ1はオンになり、
プルダウン・トランジスタQ2はオフになる。ローの出力
信号234を出力するため、プルダウン・トランジスタQ2
をオンはなり、プルアップ・トランジスタQ1はオフにな
る。プルアップ・トランジスタQ1は制御回路202を使っ
てオンになったりオフになったりする。同様に、プルダ
ウン・トランジスタQ2はプルダウン制御回路204を使っ
てオンやオフになる。
プルアップ・トランジスタQ1は、そのゲートにハイ信
号が流されるとオンになる。プルダウン・トランジスタ
Q2は、そのゲートにハイ信号が流されるとオンになる。
基準電圧信号232（Vref232と呼ぶ）はノードＡ及びＢに
供給される荷電電流の量を制御するために使われる。ノ
ードＡ及びＢに供給される荷電電流の量は、それらのノ
ードの電圧が上がる速度に影響を与える。これは次に、
トランジスタQ1及びQ2をオンにするのに要する時間に影
響を与えるため、出力信号234の立ち上がり及び立ち下
がり時間に影響することになる。根本的に、ノードＡ及
びＢにおける切り替え電流が少なければ少ないほど、電
圧はゆっくり上がっていくということである。例えば、
ノードＡで電圧がゆっくり上がっていく場合、プルアッ
プ・トランジスタQ1は徐々にオンになり、Vcc132からよ
り多くの電流が流されることになる。プルアップ・トラ
ンジスタQ1が徐々にオンになることによって、出力信号
234はロー・レベルからハイ・レベルに徐々に（さらに
ゆっくり）遷移することになる。
号が流されるとオンになる。プルダウン・トランジスタ
Q2は、そのゲートにハイ信号が流されるとオンになる。
基準電圧信号232（Vref232と呼ぶ）はノードＡ及びＢに
供給される荷電電流の量を制御するために使われる。ノ
ードＡ及びＢに供給される荷電電流の量は、それらのノ
ードの電圧が上がる速度に影響を与える。これは次に、
トランジスタQ1及びQ2をオンにするのに要する時間に影
響を与えるため、出力信号234の立ち上がり及び立ち下
がり時間に影響することになる。根本的に、ノードＡ及
びＢにおける切り替え電流が少なければ少ないほど、電
圧はゆっくり上がっていくということである。例えば、
ノードＡで電圧がゆっくり上がっていく場合、プルアッ
プ・トランジスタQ1は徐々にオンになり、Vcc132からよ
り多くの電流が流されることになる。プルアップ・トラ
ンジスタQ1が徐々にオンになることによって、出力信号
234はロー・レベルからハイ・レベルに徐々に（さらに
ゆっくり）遷移することになる。
同様に、ノードＢで電荷がゆっくり上がるようになっ
ている場合、プルダウン・トランジスタがオンになって
いく速度が遅くなる。これにより出力信号234はハイ・
レベルからロー・レベルにさらにゆっくりと遷移してい
くことになる。
ている場合、プルダウン・トランジスタがオンになって
いく速度が遅くなる。これにより出力信号234はハイ・
レベルからロー・レベルにさらにゆっくりと遷移してい
くことになる。
Vref232を使って出力信号234の遷移時間を長くする技
法について詳細に説明する。先ず、ハイからローに遷移
する場合について説明し、次にローからハイに遷移する
場合について説明する。
法について詳細に説明する。先ず、ハイからローに遷移
する場合について説明し、次にローからハイに遷移する
場合について説明する。
出力信号234がハイからローに遷移しようとすると、
プルアップ・トランジスタQ1はオフになり、プルダウン
・トランジスタQ2はオンになる。プルダウン・トランジ
スタQ2がオンになる速度が速ければ速いほど、出力信号
234はハイからローに遷移する速度が速くなる。従っ
て、出力信号234のハイからローへの遷移時間を増やす
ためには、プルダウン・トランジスタQ2をオンにするの
に要する時間を長くする。上述のように、このことはプ
ルダウン・トランジスタQ2のゲートからGNDへの電流の
流れを制限することによって成し遂げられる。
プルアップ・トランジスタQ1はオフになり、プルダウン
・トランジスタQ2はオンになる。プルダウン・トランジ
スタQ2がオンになる速度が速ければ速いほど、出力信号
234はハイからローに遷移する速度が速くなる。従っ
て、出力信号234のハイからローへの遷移時間を増やす
ためには、プルダウン・トランジスタQ2をオンにするの
に要する時間を長くする。上述のように、このことはプ
ルダウン・トランジスタQ2のゲートからGNDへの電流の
流れを制限することによって成し遂げられる。
制御回路204はノードＢで電流の流れを制御するため
に使われる。制御回路204の動作について説明する。デ
ータ236は出力バッファ回路200から出力されるデータで
ある。データ236はトランジスタQ6、Q8のゲートへの入
力であり、Vref232はトランジスタQ7のゲートへの入力
である。Vref232がローであると仮定すると、トランジ
スタQ7はオンになる。データ236がローの時、トランジ
スタQ6はオンになり、トランジスタQ8はオフになる。Vc
c132からの電流はトランジスタQ6、Q7を通ってノードＢ
に流れる。この電流はトランジスタQ2をオンにし、出力
信号234はローに遷移する。この例において、データ236
はローであるから、トランジスタQ8はオフで、ノードＢ
に何の影響も及ぼさない。
に使われる。制御回路204の動作について説明する。デ
ータ236は出力バッファ回路200から出力されるデータで
ある。データ236はトランジスタQ6、Q8のゲートへの入
力であり、Vref232はトランジスタQ7のゲートへの入力
である。Vref232がローであると仮定すると、トランジ
スタQ7はオンになる。データ236がローの時、トランジ
スタQ6はオンになり、トランジスタQ8はオフになる。Vc
c132からの電流はトランジスタQ6、Q7を通ってノードＢ
に流れる。この電流はトランジスタQ2をオンにし、出力
信号234はローに遷移する。この例において、データ236
はローであるから、トランジスタQ8はオフで、ノードＢ
に何の影響も及ぼさない。
ノードＢで電流量を制限するために、Vref232をトラ
ンジスタQ7に掛ける。Vref232が上がると、トランジス
タQ7はVcc322とノードＢ間の経路の抵抗を大きくする。
その結果、トランジスタQ7は、ノードＢで電流量を制限
して、可変抵抗器としての働きをすることになる。
ンジスタQ7に掛ける。Vref232が上がると、トランジス
タQ7はVcc322とノードＢ間の経路の抵抗を大きくする。
その結果、トランジスタQ7は、ノードＢで電流量を制限
して、可変抵抗器としての働きをすることになる。
出力信号234がローからハイに遷移する場合では、プ
ルアップ・トランジスタQ1はオンになり、プルダウン・
トランジスタQ2はオフになる。プルアップ・トランジス
タQ1がオンになる速度が速ければ速いほど、出力信号23
4がローからハイになる速度が速くなる。出力信号234が
ローからハイに遷移するのに掛かる時間を増やすために
は、プルアップ・トランジスタQ1をオンにするのに要す
る時間を長くすることである。このことはプルアップ・
トランジスタQ1のゲートに供給される電流の量を制限す
ることによって行なうことができる。
ルアップ・トランジスタQ1はオンになり、プルダウン・
トランジスタQ2はオフになる。プルアップ・トランジス
タQ1がオンになる速度が速ければ速いほど、出力信号23
4がローからハイになる速度が速くなる。出力信号234が
ローからハイに遷移するのに掛かる時間を増やすために
は、プルアップ・トランジスタQ1をオンにするのに要す
る時間を長くすることである。このことはプルアップ・
トランジスタQ1のゲートに供給される電流の量を制限す
ることによって行なうことができる。
電流をノードＢで制限したのと同じように制御回路20
2を使うことによってノードＡで荷電電流を制限するこ
とができる。制御回路202はトランジスタQ3、Q4、Q5か
ら成り立つ。データ236はインバータ208で反転される。
反転されたデータ238はトランジスタQ3、Q5のゲートへ
の入力であり、Vref232はトランジスタQ4のゲートへの
入力である。データ236がハイの時、反転されたデータ2
38はトランジスタQ3をオンにし、トランジスタQ5をオフ
にする。従って、データ236がハイで、Vref232がローの
場合、電流はVcc132からノードＡに流れ、プルアップ・
トランジスタQ1はオンになる。ノードＡに供給される電
流の量を最少限に抑えるためには、Vref232を上昇させ
る。Vref232が上昇すると、トランジスタQ4はVcc132と
ノードＡ間で直列抵抗を増大させることになる。従っ
て、Q4はノードＡに供給される電流の量を制限する働き
をする。
2を使うことによってノードＡで荷電電流を制限するこ
とができる。制御回路202はトランジスタQ3、Q4、Q5か
ら成り立つ。データ236はインバータ208で反転される。
反転されたデータ238はトランジスタQ3、Q5のゲートへ
の入力であり、Vref232はトランジスタQ4のゲートへの
入力である。データ236がハイの時、反転されたデータ2
38はトランジスタQ3をオンにし、トランジスタQ5をオフ
にする。従って、データ236がハイで、Vref232がローの
場合、電流はVcc132からノードＡに流れ、プルアップ・
トランジスタQ1はオンになる。ノードＡに供給される電
流の量を最少限に抑えるためには、Vref232を上昇させ
る。Vref232が上昇すると、トランジスタQ4はVcc132と
ノードＡ間で直列抵抗を増大させることになる。従っ
て、Q4はノードＡに供給される電流の量を制限する働き
をする。
Vref232の電圧レベルの選択によって出力信号234の立
ち上がり及び立ち下がり時間が調整されるようになる。
Vref232が上がるに伴い、出力信号234の立ち上がり及び
立ち下がり時間が長くなる。Vref232が下がるに伴い、
出力信号234の立ち上がり及び立ち下がり時間が短縮す
る。従って、Vref232を調整することによって、Vcc132
とGND134に導入されるグラウンド・バウンスの量を制限
しつつ、その一方で可能な限り高速性能にするためにシ
ステムを最適化することができる。
ち上がり及び立ち下がり時間が調整されるようになる。
Vref232が上がるに伴い、出力信号234の立ち上がり及び
立ち下がり時間が長くなる。Vref232が下がるに伴い、
出力信号234の立ち上がり及び立ち下がり時間が短縮す
る。従って、Vref232を調整することによって、Vcc132
とGND134に導入されるグラウンド・バウンスの量を制限
しつつ、その一方で可能な限り高速性能にするためにシ
ステムを最適化することができる。
第３図に示すのは、Vref232を生成するために使われ
る回路である。第３図において、Vref232の生成につい
て説明する。基準電圧ジェネレータ300がVref232を生成
する。以下に説明するように、Vref232はVcc132の関数
でありゲート電圧V1 332（‘V1 332'と呼ぶ）である。
る回路である。第３図において、Vref232の生成につい
て説明する。基準電圧ジェネレータ300がVref232を生成
する。以下に説明するように、Vref232はVcc132の関数
でありゲート電圧V1 332（‘V1 332'と呼ぶ）である。
V1 332はFETの利得係数K'に反比例する。より具体的
には、V1 332の一次近似値は、K'、抵抗R1、ｎチャネル
のトランジスタQn1、Qn2のしき値電圧Vt（この近似値で
は、Qn1のVtはQn2のVtと同じであると仮定する）で表す
ことができる。
には、V1 332の一次近似値は、K'、抵抗R1、ｎチャネル
のトランジスタQn1、Qn2のしき値電圧Vt（この近似値で
は、Qn1のVtはQn2のVtと同じであると仮定する）で表す
ことができる。
利得係数K'は移動度０、誘電率_0、酸化厚みt0xの
関数であり、方程式で表すことができる： 従って、マイクロ回路が最良の環境で動作している
時、即ち、Vccがハイ（5.5V）で且つ低温で動作してい
る時、K'はハイである。方程式２からわかるように、K'
が増えると、V1 332は小さくなる。
関数であり、方程式で表すことができる： 従って、マイクロ回路が最良の環境で動作している
時、即ち、Vccがハイ（5.5V）で且つ低温で動作してい
る時、K'はハイである。方程式２からわかるように、K'
が増えると、V1 332は小さくなる。
基準電圧ジェネレータ300は、Vcc、β、及びV1 332の
関数としてVref232を生成する。その場合βは、 である。
関数としてVref232を生成する。その場合βは、 である。
Kp'はｐ−チャネル・トランジスタの利得係数である。
これらの項で表されたVref232はその時、 である。
これらの項で表されたVref232はその時、 である。
従って、マイクロ回路が最良の環境で動作しており、且
つV 1332が減少すると、Vref232は上昇する。
つV 1332が減少すると、Vref232は上昇する。
4. 3.0Vシステムで使用するための実施例
出力バッファ200の適用例として、標準TTL（トランジ
スタ・トランジスタ論理回路）レベルで他の集積回路と
インタフェースをとるような仕様になっているCMOSマイ
クロ回路を考案する。TTL仕様にはTTLレベルで出力信号
を出力するための駆動集積回路が必要である。TTLレベ
ルにはハイ・レベル信号用に2.4V以上の出力信号と、ロ
ー・レベル信号用の0.4V以下の出力信号が必要である。
TTL仕様には2.0V以上の信号を受信する際ロジック・ハ
イの信号を認識し、0.8V以下の信号を受信する際ロジッ
ク・ローの信号を認識するための受信集積回路が必要で
ある。
スタ・トランジスタ論理回路）レベルで他の集積回路と
インタフェースをとるような仕様になっているCMOSマイ
クロ回路を考案する。TTL仕様にはTTLレベルで出力信号
を出力するための駆動集積回路が必要である。TTLレベ
ルにはハイ・レベル信号用に2.4V以上の出力信号と、ロ
ー・レベル信号用の0.4V以下の出力信号が必要である。
TTL仕様には2.0V以上の信号を受信する際ロジック・ハ
イの信号を認識し、0.8V以下の信号を受信する際ロジッ
ク・ローの信号を認識するための受信集積回路が必要で
ある。
この例において、そのCMOS回路が正電圧5.5Vの電源と
インタフェースをとる場合をさらに考察してみよう。Vc
c132は5.5Vで、GNDはゼロである。ｎチャネル・プルア
ップ・トランジスタQ1がオン（そしてプルダウン・トラ
ンジスタQ2がオフ）の時、ノードＣにおける出力信号23
4の電圧レベルはおよそ4.0Vに低下する。この低下はｎ
チャネル・プルアップ・トランジスタQ1のゲートからソ
ースにかけてのしきい値電圧の低下が原因である。TTL
出力デバイス仕様を満足させるにはこの4.0Vで十分であ
る。ｎチャネル・プルダウン・トランジスタQ2がオン
（そしてプルアップ・トランジスタQ1がオフ）の時、ノ
ードＣにおける出力信号234のレベルはゼロ・ボルトで
ある。これもTTL仕様に十分かなうものである。
インタフェースをとる場合をさらに考察してみよう。Vc
c132は5.5Vで、GNDはゼロである。ｎチャネル・プルア
ップ・トランジスタQ1がオン（そしてプルダウン・トラ
ンジスタQ2がオフ）の時、ノードＣにおける出力信号23
4の電圧レベルはおよそ4.0Vに低下する。この低下はｎ
チャネル・プルアップ・トランジスタQ1のゲートからソ
ースにかけてのしきい値電圧の低下が原因である。TTL
出力デバイス仕様を満足させるにはこの4.0Vで十分であ
る。ｎチャネル・プルダウン・トランジスタQ2がオン
（そしてプルアップ・トランジスタQ1がオフ）の時、ノ
ードＣにおける出力信号234のレベルはゼロ・ボルトで
ある。これもTTL仕様に十分かなうものである。
電子システムやコンピュータ・システムのなかには、
5.0Vと対照したものとして、3.0Vまたは3.3VのVcc132で
動作するように設計されているものがある。こうした設
計の選択は、システムのスピード、消費電流（電力）、
動作温度、あるいはその他多くの理由を考慮して選択す
ればよい。この理由とは無関係に、Vcc132が3.0Vまたは
3.3Vで選択され、さらにプルアップ・トランジスタQ1が
１個のｎチャネル・デバイスである場合、出力信号234
がロジック・ハイの時TTL仕様に必要な2.4Vを満たすに
はノードＣにおける電圧が十分とはいえない。
5.0Vと対照したものとして、3.0Vまたは3.3VのVcc132で
動作するように設計されているものがある。こうした設
計の選択は、システムのスピード、消費電流（電力）、
動作温度、あるいはその他多くの理由を考慮して選択す
ればよい。この理由とは無関係に、Vcc132が3.0Vまたは
3.3Vで選択され、さらにプルアップ・トランジスタQ1が
１個のｎチャネル・デバイスである場合、出力信号234
がロジック・ハイの時TTL仕様に必要な2.4Vを満たすに
はノードＣにおける電圧が十分とはいえない。
そこで、Vcc132が3.0Vまたは3.3Vの場合のインプリメ
ンテーションに対応するため、第２の別の実施例を考察
することにする。第４図において、この第２の別の実施
例におけるプルアップ・トランジスタQ11は、先の実施
例で使われたｎチャネルFETと対照したものとして、ｐ
チャネルFETとして実現されている。従ってVcc132にお
ける電圧は、プルアップ・トランジスタQ11がオンでプ
ルダウン・トランジスタQ12がオフの時、全てノードＣ
に転送される。
ンテーションに対応するため、第２の別の実施例を考察
することにする。第４図において、この第２の別の実施
例におけるプルアップ・トランジスタQ11は、先の実施
例で使われたｎチャネルFETと対照したものとして、ｐ
チャネルFETとして実現されている。従ってVcc132にお
ける電圧は、プルアップ・トランジスタQ11がオンでプ
ルダウン・トランジスタQ12がオフの時、全てノードＣ
に転送される。
この実施例において、出力信号234の立ち上がり時間
は制御回路402によって制御される。それに対し、出力
信号234の立ち下がり時間は制御回路404によって制御さ
れる。この第２の別の実施例においては、出力信号234
のハイからローへの遷移はｎチャネル・プルダウン・ト
ランジスタQ12によって制御される。プルダウン・トラ
ンジスタQ12の動作は第１の別の実施例のプルダウン・
トランジスタQ2の動作に同じである。従って、出力信号
234のハイからローへの遷移時間の制御は第１の別の実
施例の場合と同様に行なわれる。
は制御回路402によって制御される。それに対し、出力
信号234の立ち下がり時間は制御回路404によって制御さ
れる。この第２の別の実施例においては、出力信号234
のハイからローへの遷移はｎチャネル・プルダウン・ト
ランジスタQ12によって制御される。プルダウン・トラ
ンジスタQ12の動作は第１の別の実施例のプルダウン・
トランジスタQ2の動作に同じである。従って、出力信号
234のハイからローへの遷移時間の制御は第１の別の実
施例の場合と同様に行なわれる。
この第２の別の実施例において、ローからハイへの遷
移は、ｐチャネル・プルアップ・トランジスタQ11をオ
ンにすることによって制御される。第１実施例の場合の
ように、出力信号234のローからハイへの遷移時間の制
御は、ノードＡにおける電流ｉの量を制御することによ
って行なわれる。しかしながら、プルアップ・トランジ
スタQ11はｐチャネル・デバイスであるため、ノードＡ
における電流の制御はこの第２の別の実施例においては
異なる方法で行なわなければならない。
移は、ｐチャネル・プルアップ・トランジスタQ11をオ
ンにすることによって制御される。第１実施例の場合の
ように、出力信号234のローからハイへの遷移時間の制
御は、ノードＡにおける電流ｉの量を制御することによ
って行なわれる。しかしながら、プルアップ・トランジ
スタQ11はｐチャネル・デバイスであるため、ノードＡ
における電流の制御はこの第２の別の実施例においては
異なる方法で行なわなければならない。
ノードＡで電流ｉを制御することについては、第２の
別の実施例に従って説明する。ハイの出力信号234を出
すためには、プルアップ・トランジスタQ11はオンで、
プルダウン・トランジスタQ12はオフでなければならな
い。プルアップ・トランジスタQ11はｐチャネルFETであ
るから、オンにするためにはノードＡにおいてローの信
号が必要である。従って、電流ｉはトランジスタQ14、Q
15を介してノードＡからGNDに流れなければならない。
基準電圧338（V1 338と呼ぶ）は、ノードＡからトラン
ジスタQ14、Q15を通ってグラウンドに流れる電流の量を
制御するために使われる。
別の実施例に従って説明する。ハイの出力信号234を出
すためには、プルアップ・トランジスタQ11はオンで、
プルダウン・トランジスタQ12はオフでなければならな
い。プルアップ・トランジスタQ11はｐチャネルFETであ
るから、オンにするためにはノードＡにおいてローの信
号が必要である。従って、電流ｉはトランジスタQ14、Q
15を介してノードＡからGNDに流れなければならない。
基準電圧338（V1 338と呼ぶ）は、ノードＡからトラン
ジスタQ14、Q15を通ってグラウンドに流れる電流の量を
制御するために使われる。
データ236がローからハイに遷移すると、トランジス
タQ13、Q16はオフになり、トランジスタのQ15、Q18はオ
ンになる。V1 338がQ14のしきい値以上であると仮定す
ると、電流ｉがノードＡからグラウンドに流れ、それに
よってトランジスタQ11をオンにする。これによってト
ランジスタQ11がVcc332からノードＣに電流を流せるよ
うになり、出力信号がハイになる。
タQ13、Q16はオフになり、トランジスタのQ15、Q18はオ
ンになる。V1 338がQ14のしきい値以上であると仮定す
ると、電流ｉがノードＡからグラウンドに流れ、それに
よってトランジスタQ11をオンにする。これによってト
ランジスタQ11がVcc332からノードＣに電流を流せるよ
うになり、出力信号がハイになる。
ノードＡからグラウンドに電流ｉが流れるのを妨げる
ために、V1 338のレベルが下がる。こうすることによっ
て、ノードＡとグラウンドをつなぐ経路に抵抗が加わ
り、電流ｉの流れが遅くなる。その結果、プルアップ・
トランジスタQ11は、よりゆっくりとオンになってい
き、出力信号234はローからハイによりゆっくり遷移し
ていくことになる。
ために、V1 338のレベルが下がる。こうすることによっ
て、ノードＡとグラウンドをつなぐ経路に抵抗が加わ
り、電流ｉの流れが遅くなる。その結果、プルアップ・
トランジスタQ11は、よりゆっくりとオンになってい
き、出力信号234はローからハイによりゆっくり遷移し
ていくことになる。
5. 本発明による完全な出力バッファ回路
第５図に示すのは、基準電圧ジェネレータ300、本発
明の第１の別の実施例による出力バッファ回路、さらに
入力回路502を含む完全な出力バッファ500である。入力
回路500を第１の別の実施例との関連において示すと共
に説明するが、その他の実施例で入力回路をどのように
使うかについては当業者に容易に明かになることであろ
う。
明の第１の別の実施例による出力バッファ回路、さらに
入力回路502を含む完全な出力バッファ500である。入力
回路500を第１の別の実施例との関連において示すと共
に説明するが、その他の実施例で入力回路をどのように
使うかについては当業者に容易に明かになることであろ
う。
第５図において、出力信号234で出力されるデータ532
はNANDゲート504とインバータ506への入力である。反転
されたデータ534はNANDゲート508への入力である。イネ
ーブル信号536はインバータ510への入力である。反転さ
れたイネーブル信号538はNANDゲート504、508への入力
である。イネーブル信号536がローの時は、出力がイネ
ーブルであることを示しており、NANDゲート504は反転
されたデータ540を形成するためにデータ534を反転さ
せ、NANDゲート508はデータ542を形成するため反転され
たデータ534をさらに反転させる。イネーブル信号536が
ハイの場合、NANDゲート504、508は絶えずハイの信号を
出力し、それによって出力バッファ500の動作を禁止す
る。
はNANDゲート504とインバータ506への入力である。反転
されたデータ534はNANDゲート508への入力である。イネ
ーブル信号536はインバータ510への入力である。反転さ
れたイネーブル信号538はNANDゲート504、508への入力
である。イネーブル信号536がローの時は、出力がイネ
ーブルであることを示しており、NANDゲート504は反転
されたデータ540を形成するためにデータ534を反転さ
せ、NANDゲート508はデータ542を形成するため反転され
たデータ534をさらに反転させる。イネーブル信号536が
ハイの場合、NANDゲート504、508は絶えずハイの信号を
出力し、それによって出力バッファ500の動作を禁止す
る。
6. 出力バッファ回路の実現
本発明による出力バッファ回路は様々な大きさのｎチ
ャネル及びｐチャネルのエンハンスメント・モードの電
界効果トランジスタを使って実現される。第６図に示す
のは、トランジスタ・レベルでの完全な出力バッファ回
路500の概略図である。プルアップ・トランジスタQ1は
各々、幅68.3ミクロン、長さ2.0ミクロンのｎチャネル
電界効果トランジスタ６個を用いて実現される。同様
に、プルダウン・トランジスタQ2も各々、幅68.3ミクロ
ン、長さ2.0ミクロンのｎチャネル電界効果トランジス
タ６個を用いて実現される。
ャネル及びｐチャネルのエンハンスメント・モードの電
界効果トランジスタを使って実現される。第６図に示す
のは、トランジスタ・レベルでの完全な出力バッファ回
路500の概略図である。プルアップ・トランジスタQ1は
各々、幅68.3ミクロン、長さ2.0ミクロンのｎチャネル
電界効果トランジスタ６個を用いて実現される。同様
に、プルダウン・トランジスタQ2も各々、幅68.3ミクロ
ン、長さ2.0ミクロンのｎチャネル電界効果トランジス
タ６個を用いて実現される。
制御回路202は２個のｐチャネルFETと１個のｎチャネ
ルFETを用いて実現される。トランジスタQ3は幅42ミク
ロン、長さ1.2ミクロンのｐチャネルFETである。トラン
ジスタQ4は幅52ミクロン、長さ1.2ミクロンのｐチャネ
ルFETで、さらにトランジスタQ5は幅37.8ミクロン、長
さ1.0ミクロンのｎチャネルFETである。
ルFETを用いて実現される。トランジスタQ3は幅42ミク
ロン、長さ1.2ミクロンのｐチャネルFETである。トラン
ジスタQ4は幅52ミクロン、長さ1.2ミクロンのｐチャネ
ルFETで、さらにトランジスタQ5は幅37.8ミクロン、長
さ1.0ミクロンのｎチャネルFETである。
制御回路204も、２個のｐチャネルFETと１個のｎチャ
ネルFETを用いて実現される。トランジスタQ6は幅32ミ
クロン、長さ1.2ミクロンのｐチャネルFETである。トラ
ンジスタQ7は幅40ミクロン、長さ1.2ミクロンのｐチャ
ネル・トランジスタで、さらにトランジスタQ8は幅37.8
ミクロン、長さ1.0ミクロンのｎチャネルFETを用いて実
現される。
ネルFETを用いて実現される。トランジスタQ6は幅32ミ
クロン、長さ1.2ミクロンのｐチャネルFETである。トラ
ンジスタQ7は幅40ミクロン、長さ1.2ミクロンのｐチャ
ネル・トランジスタで、さらにトランジスタQ8は幅37.8
ミクロン、長さ1.0ミクロンのｎチャネルFETを用いて実
現される。
NANDゲート504、508は各々、ｎチャネルFET及びｐチ
ャネルFETを２個ずつ用いて実現される。その２個のｎ
チャネルFETは幅21ミクロン、長さ1.0ミクロンである。
２個のｐチャネル・デバイスは幅21ミクロン、長さ1.2
ミクロンである。インバータ506、510はｎチャネルFET
とｐチャネルFETを１個ずつ用いて実現される。ｎチャ
ネルFETは幅15ミクロン、長さ1.0ミクロンであり、一方
ｐチャネルFETは幅25ミクロン、長さ1.2ミクロンであ
る。
ャネルFETを２個ずつ用いて実現される。その２個のｎ
チャネルFETは幅21ミクロン、長さ1.0ミクロンである。
２個のｐチャネル・デバイスは幅21ミクロン、長さ1.2
ミクロンである。インバータ506、510はｎチャネルFET
とｐチャネルFETを１個ずつ用いて実現される。ｎチャ
ネルFETは幅15ミクロン、長さ1.0ミクロンであり、一方
ｐチャネルFETは幅25ミクロン、長さ1.2ミクロンであ
る。
基準電圧ジェネレータ300はｎチャネルFET及びｐチャ
ネルFET2個ずつと、3.5kオームの抵抗器とを用いて実現
される。
ネルFET2個ずつと、3.5kオームの抵抗器とを用いて実現
される。
7. 結論
本発明の様々な実施例を先に説明してきたが、それら
の実施例は例として取り上げただけで、それによって制
限されるべきものではないことが理解されるはずであ
る。従って、本発明の広さと範囲は上述の例としての実
施例によって限定されるべきではなく、下記の請求の範
囲及びそれに類似のことによってのみ定められるべきこ
とである。
の実施例は例として取り上げただけで、それによって制
限されるべきものではないことが理解されるはずであ
る。従って、本発明の広さと範囲は上述の例としての実
施例によって限定されるべきではなく、下記の請求の範
囲及びそれに類似のことによってのみ定められるべきこ
とである。
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0175
H03K 17/16
H03K 17/687
H03K 19/0185
Claims (11)
- 【請求項１】（ａ）第１電源電圧を受け取るための第１
端子と、 （ｂ）第２電源電圧を受け取るための第２端子と、 （ｃ）前記第１端子に連結されている第１電極と、前記
バッファ回路の出力ノードに連結されている第２電極
と、さらにゲートとを有するプルアップ・トランジスタ
であって、前記出力ノードでロジック・ハイの信号を供
給するために動作可能な前記プルアップ・トランジスタ
と、 （ｄ）前記第２端子に連結されている第１電極と、前記
出力バッファ回路の前記出力ノードに連結されている第
２電極と、さらにゲートとを有するプルダウン・トラン
ジスタであって、前記出力ノードでロジック・ローの信
号を供給するために動作可能な前記プルダウン・トラン
ジスタと、 （ｅ）前記プルアップ・トランジスタに連結された、第
１制御回路であって、前記第１・第２端子間で直列接続
されたドレイン・ソースの電流経路を有する複数のトラ
ンジスタであって、少なくともそのうちの１個のトラン
ジスタがゲートから入力データ信号を供給され、さらに
別の１個が前記ゲートから第１基準電圧レベルを供給さ
れる前記複数トランジスタと、 前記２個のトランジスタ間のドレイン・ソース接続にお
ける出力端子であって、前記プルアップ・トランジスタ
のゲート電極に連結されている前記出力端子と、から成
り、 前記第１制御回路が遷移時間を長くするために前記プル
アップ・トランジスタの前記ゲートに流れる電流を制御
するように構成されていることを特徴とする前記第１制
御回路と、 （ｆ）前記プルダウン・トランジスタに連結された、第
２制御回路であって、前記第１及び第２端子間で直列接
続されているドレイン・ソースの電流経路を有する複数
のトランジスタであって、少なくともそのうちの１個の
トランジスタがゲートから入力データ信号を供給され、
さらに別の１個はそのゲートから第２基準電圧レベルを
供給される前記複数トランジスタと、 前記２個のトランジスタ間のドレイン・ソース接続にお
ける出力端子であって、前記プルダウン・トランジスタ
のゲート電極に連結された前記出力端子と、から成り、 前記第２制御回路が遷移時間を長くするために前記プル
ダウン・トランジスタの前記ゲートに流れる電流を制御
するように構成されていることを特徴とする前記第２制
御回路と、さらに （ｇ）前記第１基準電圧レベルを生成するための電圧ジ
ェネレータ回路であって、 前記第１電源電圧に接続された第1pチャネル電界効果ト
ランジスタ、前記第1pチャネル電界効果トランジスタに
直列接続されてその直列接続点で第１ノードを形成する
第1nチャネル・トランジスタ、さらに前記第1nチャネル
電界効果トランジスタに接続されている第１端子と前記
第２電源電圧に接続されている第２端子を有する抵抗装
置と、 第１及び第２電源電圧間に直列接続されて、その直列接
続点で第２ノードを形成する第2pチャネル電界効果トラ
ンジスタ及び第2nチャネル電界効果トランジスタと、か
ら成り 前記第１基準電圧レベルを供給するために前記第１及び
第２のｐチャネル電界効果トランジスタが前記第１ノー
ドに接続され、第３基準電圧レベルを供給するために前
記第１及び第２のｎチャネル・トランジスタのゲートが
前記第２ノードに接続されていることを特徴とする前記
第１基準電圧レベルを生成するための電圧ジェネレータ
回路と、 から成ることを特徴とする低グラウンド・バウンスの出
力バッファ回路。 - 【請求項２】前記トランジスタがMOS電界効果トランジ
スタであることを特徴とする請求項１記載の出力バッフ
ァ回路。 - 【請求項３】前記第２基準電圧レベルが前記第１基準電
圧レベルと同じであることを特徴とする請求項１記載の
出力バッファ回路。 - 【請求項４】前記第２基準電圧レベルが前記第３基準電
圧レベルであることを特徴とする請求項１記載の出力バ
ッファ回路。 - 【請求項５】請求項１記載の出力バッファ回路であっ
て、 前記第１及び第２の制御回路が各々、 （ａ）前記第１端子に接続されている第１電極と、ゲー
トから供給される前記入力データ信号を有する第１電界
効果トランジスタと、 （ｂ）前記第１電界効果トランジスタの第２電極に接続
されている第１電極と、前記出力端子に連結されている
第２電極と、さらに前記第１基準電圧レベルを受け取る
ためのゲート電極とを有する第２電界効果トランジスタ
と、さらに （ｃ）前記第２電界効果トランジスタの前記第２電極に
接続されている第１電極と、前記第２端子に接続されて
いる第２電極と、さらに前記入力データ信号を受信する
ためのゲート電極とを有する第３電界効果トランジスタ
と、 から成ることを特徴とする前記出力バッファ回路。 - 【請求項６】請求項５記載の出力バッファ回路であっ
て、 前記入力データ信号を反転させるために、前記第１制御
回路及び前記第２制御回路のうちの少なくとも１個の前
記第１及び第３電界効果トランジスタのゲートに接続さ
れているデータ・インバータから、さらに成ることを特
徴とする前記出力バッファ回路。 - 【請求項７】請求項１記載の出力バッファ回路であっ
て、 前記第１及び第２の制御回路が各々、 （ａ）前記第１端子に接続されているソース電極と、さ
らにゲートから供給される前記入力データ信号とを有す
る第１電界効果トランジスタと、 （ｂ）前記第１電界効果トランジスタのドレイン電極に
接続されているソース電極と、前記出力端子に連結され
ているドレイン電極と、さらに前記第１基準電圧レベル
を受け取るするためのゲート電極を有する第２電界効果
トランジスタと、さらに （ｃ）前記第２電界効果トランジスタの前記ドレイン電
極に接続されているドレイン電極と、前記端子に連結さ
れているソース電極と、さらに前記入力データ信号を受
信するためのゲート電極を有する第３電界効果トランジ
スタと、 から成ることを特徴とする前記出力バッファ回路。 - 【請求項８】請求項７記載の出力バッファ回路におい
て、 前記入力データ信号を反転させるために、前記第１制御
回路及び前記第２制御回路の少なくとも１個の前記第１
及び第３電界効果トランジスタのゲートに連結されてい
るデータ・インバータから、さらに成ることを特徴とす
る前記出力バッファ回路。 - 【請求項９】請求項１記載の出力バッファ回路におい
て、 前記第１制御回路が、 （ａ）前記第１端子に接続されているソース電極と、ゲ
ートから供給される前記入力データ信号と、さらに前記
出力端子に接続されているドレイン電極とを有する第１
電界効果トランジスタと、 （ｂ）前記出力端子に接続されているドレイン電極と、
さらに前記第１基準電圧レベルを受け取るためにゲート
電極を有する第２電界効果トランジスタと、 （ｃ）前記第２電界効果トランジスタのソース電極に接
続されているドレイン電極と、前記第２端子に連結され
ているソース電極と、さらに前記入力データ信号を受信
するためのゲートを有する第３電界効果トランジスタ
と、 から成ることを特徴とし、さらに前記第２制御回路が、 （ｄ）前記第１端子に接続されているソース電極と、さ
らにゲートから供給される入力データ信号とを有する第
１電界効果トランジスタと、 （ｅ）前記第１電界効果トランジスタのドレイン電極に
接続されているソース電極と、前記出力端子に連結され
ているドレイン電極と、さらに前記第３基準電圧レベル
を受け取るためのゲート電極を有する第３電界効果トラ
ンジスタと、さらに （ｆ）前記第２電界効果トランジスタの前記ドレイン電
極に接続されているドレイン電極と、前記端子に連結さ
れているソース電極と、さらに前記入力データ信号を受
信するためのゲート電極を有する第３電界効果トランジ
スタとから成ることを特徴とする前記出力バッファ回
路。 - 【請求項１０】低グラウンド・バウンスの出力バッファ
回路において、 （ａ）出力バッファ回路の出力ノードでロジック・ハイ
のデータ出力信号を生成するための第１手段と、 （ｂ）出力バッファ回路の前記出力ノードでロジック・
ローのデータ出力信号を生成するための、前記第１手段
に連結されている第２手段と、 （ｃ）前記第１手段への電流量を制御し、それによって
前記第１手段をオンにするための第１遷移時間を調整す
るための、前記第１手段に連結されている第３手段と、 （ｄ）前記第２手段への電流量を制御し、それによって
前記第２手段をオンにするための第２遷移時間を調整す
るための、前記第２手段に連結されている第４手段と、
さらに （ｅ）２個のｐチャネル電界効果トランジスタと２個の
ｎチャネル電界効果トランジスタから成っており、前記
第３及び第４手段に連結された、第１基準電圧信号を生
成するための第５手段であって、そこにおいて前記第１
基準電圧信号が、前記第３及び第４手段によって供給さ
れる前記電流量を制御する前記第５手段と から成ることを特徴とする前記低グラウンド・バウンス
の出力バッファ回路。 - 【請求項１１】低グラウンド・バウンスの出力バッファ
回路において、 （ａ）出力バッファ回路の出力ノードでロジック・ハイ
のデータ出力信号を生成するための第１手段と、 （ｂ）出力バッファ回路の前記出力ノードでロジック・
ローのデータ出力信号を生成するための、前記第１手段
に連結されている第２手段と、 （ｃ）前記第１手段への電流量を制御し、それによって
前記第１手段をオンにするための第１遷移時間を調整す
るための、前記第１手段に連結されている第３手段と、 （ｄ）前記第２手段への電流量を制御し、それによって
前記第２手段をオンにするための第２遷移時間を調整す
るための、前記第２手段に連結されている第４手段と、
さらに （ｅ）２個のｐチャネル電界効果トランジスタ及び２個
のｎチャネル電界効果トランジスタから成っており、前
記第３及び第４手段に連結された、第１及び第２基準電
圧信号を生成するための第５手段であって、そこにおい
て前記第１基準電圧信号が前記第３手段によって供給さ
れる前記電流量を制御し、さらに前記第２基準電圧信号
が前記第４手段によって供給される前記電流量を制御す
る前記第５手段と、から成ることを特徴とする前記低グ
ラウンド・バウンスの出力バッファ回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/897,729 | 1992-06-12 | ||
| US07/897,729 US5214320A (en) | 1992-06-12 | 1992-06-12 | System and method for reducing ground bounce in integrated circuit output buffers |
| PCT/US1993/005046 WO1993026091A1 (en) | 1992-06-12 | 1993-05-27 | System and method for reducing ground bounce in integrated circuit output buffers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08501909A JPH08501909A (ja) | 1996-02-27 |
| JP3431151B2 true JP3431151B2 (ja) | 2003-07-28 |
Family
ID=25408325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50150794A Expired - Fee Related JP3431151B2 (ja) | 1992-06-12 | 1993-05-27 | 集積回路出力バッファのグランド・バウンスを減らすためのシステム並びに方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5214320A (ja) |
| JP (1) | JP3431151B2 (ja) |
| WO (1) | WO1993026091A1 (ja) |
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