JP2535082B2 - 双極性相補形金属酸化物半導体出力駆動回路 - Google Patents
双極性相補形金属酸化物半導体出力駆動回路Info
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- JP2535082B2 JP2535082B2 JP2017636A JP1763690A JP2535082B2 JP 2535082 B2 JP2535082 B2 JP 2535082B2 JP 2017636 A JP2017636 A JP 2017636A JP 1763690 A JP1763690 A JP 1763690A JP 2535082 B2 JP2535082 B2 JP 2535082B2
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、全体的に、集積回路、特に過渡現象抑制を
を向上した出力駆動回路に関する。
を向上した出力駆動回路に関する。
過渡現象（スパイク又ははね返り）問題は、ある種の
高速、高駆動、双極性相補形金属酸化物半導体（以下Bi
CMOS）集積回路型出力駆動回路（緩衝回路）に関連して
きた。特に、出力駆動回路の状態がスイツチされると
き、過渡現象が駆動回路の接地（電圧Vss）線路及び電
源（電圧Vcc）線路内の漂遊インダクタンスを通じて発
生される。これらの過渡現象は、同じ接地線路及び電源
線路を分割する他の駆動回路の出力と結合する。
高速、高駆動、双極性相補形金属酸化物半導体（以下Bi
CMOS）集積回路型出力駆動回路（緩衝回路）に関連して
きた。特に、出力駆動回路の状態がスイツチされると
き、過渡現象が駆動回路の接地（電圧Vss）線路及び電
源（電圧Vcc）線路内の漂遊インダクタンスを通じて発
生される。これらの過渡現象は、同じ接地線路及び電源
線路を分割する他の駆動回路の出力と結合する。
例えば、第１図の記号10（図の左側）及び10′（図の
右側）に示された先行技術の１対の出力駆動回路を考察
してみよう。駆動回路（緩衝回路）10は、Ｐチヤネル電
界効果トランジスタ（FET）12（図の中央）及びＮチヤ
ネル電界効果トランジスタ14を採用して示されている。
これらのトランジスタ12及び14は（Ｐチヤネル−オーバ
−Ｎチヤネル）プツシユプル接続とここでは称されるCM
OSインバータとして接続される。特に、トランジスタ12
は、CMOS引上げ回路を構成するように接続されこの構成
においてトランジスタ12は線路20及び１対のインバータ
22,24によつて２入力NANDゲート回路26に結合されてい
る。ゲート回路26はその入力のうち１つを駆動回路10の
使用可能信号を受信するために線路28に接続され、他の
１つをデータ入力信号を受信する線路30に接続される。
トランジスタ12のソースは線路40に接続され、及びトラ
ンジスタ12のドレーンは線路50に接続され、この線路50
に駆動回路10がデータ出力信号を発生する。
右側）に示された先行技術の１対の出力駆動回路を考察
してみよう。駆動回路（緩衝回路）10は、Ｐチヤネル電
界効果トランジスタ（FET）12（図の中央）及びＮチヤ
ネル電界効果トランジスタ14を採用して示されている。
これらのトランジスタ12及び14は（Ｐチヤネル−オーバ
−Ｎチヤネル）プツシユプル接続とここでは称されるCM
OSインバータとして接続される。特に、トランジスタ12
は、CMOS引上げ回路を構成するように接続されこの構成
においてトランジスタ12は線路20及び１対のインバータ
22,24によつて２入力NANDゲート回路26に結合されてい
る。ゲート回路26はその入力のうち１つを駆動回路10の
使用可能信号を受信するために線路28に接続され、他の
１つをデータ入力信号を受信する線路30に接続される。
トランジスタ12のソースは線路40に接続され、及びトラ
ンジスタ12のドレーンは線路50に接続され、この線路50
に駆動回路10がデータ出力信号を発生する。
トランジスタ14は、CMOS引下げ回路を構成しこの構成
においてトランジスタ14のゲートは線路60及び他のイン
バータ62によつて他の２入力NANDゲート回路64の出力に
結合される。
においてトランジスタ14のゲートは線路60及び他のイン
バータ62によつて他の２入力NANDゲート回路64の出力に
結合される。
ゲート回路64の入力の１つは、さらに他のインバータ
66によつて線路30に接続され、同ゲート回路の他の入力
は線路28に接続される。トランジスタ14のドレーンは線
路50に接続され、及びこのトランジスタのソースは線路
70に接続される。
66によつて線路30に接続され、同ゲート回路の他の入力
は線路28に接続される。トランジスタ14のドレーンは線
路50に接続され、及びこのトランジスタのソースは線路
70に接続される。
出力駆動回路10′は、出力駆動回路10に類似してい
る。（明確のために、この図においては出力駆動回路1
0′の部品記号は、上記と同じ記号にダツシユを付され
ている。） トランジスタ12及び12′のソースは電源電圧（Vcc）
を受けるように直接的に接続され、またトランジスタ14
及び14′のソースは回路接地電圧（Vss）を直接的に受
けるように接続される。しかしながら、これらの接続に
関連する漂遊インダクタンスが存在しこれの原因は部分
的にはチツプ金属被覆、ワイアボンデイング、リードフ
レームに帰せられる。（この漂遊インダクタンスは、74
00で共通に指定される系列のものであつてかつジユアル
インライン実装（DIP）に実装され接地ピンと電源ピン
が実装の両端に配置されているような装置に関し、特に
問題を生じる。
る。（明確のために、この図においては出力駆動回路1
0′の部品記号は、上記と同じ記号にダツシユを付され
ている。） トランジスタ12及び12′のソースは電源電圧（Vcc）
を受けるように直接的に接続され、またトランジスタ14
及び14′のソースは回路接地電圧（Vss）を直接的に受
けるように接続される。しかしながら、これらの接続に
関連する漂遊インダクタンスが存在しこれの原因は部分
的にはチツプ金属被覆、ワイアボンデイング、リードフ
レームに帰せられる。（この漂遊インダクタンスは、74
00で共通に指定される系列のものであつてかつジユアル
インライン実装（DIP）に実装され接地ピンと電源ピン
が実装の両端に配置されているような装置に関し、特に
問題を生じる。
図示の目的上、これらの漂遊インダクタンスは、離散
インダクタによつて代表させられている。したがつて、
この図においては、線路40は、（電源回路内の漂遊イン
ダクタンスを代表する）インダクタ80によつて電源電圧
を受ける線路82に結合されるように示され、及び線路70
は（接地回路内の漂遊インダクタンスを表示する）イン
ダクタ84によつて接地回路電圧を受ける線路86に結合さ
れるように示されている。
インダクタによつて代表させられている。したがつて、
この図においては、線路40は、（電源回路内の漂遊イン
ダクタンスを代表する）インダクタ80によつて電源電圧
を受ける線路82に結合されるように示され、及び線路70
は（接地回路内の漂遊インダクタンスを表示する）イン
ダクタ84によつて接地回路電圧を受ける線路86に結合さ
れるように示されている。
出力駆動回路10の負荷の容量性リアクタンスは、線路
50と86との間に接続された離散キヤパシタ90によつてこ
の図中に表示されている。
50と86との間に接続された離散キヤパシタ90によつてこ
の図中に表示されている。
過渡現象問題を理解するに当たつて、まず、トランジ
スタ12が「オン」かつトランジスタ14が「オフ」にある
状態に出力駆動回路10があると仮定する。この状態にお
いて、「高」論理レベル電圧が線路50上及びキヤパシタ
90の両端間に発生される。また、トランジスタ12′が
「オフ」かつトランジスタ14′が「オン」されて「低」
論理レベル電圧を線路50′上に発生する状態に駆動回路
10′があると仮定する。
スタ12が「オン」かつトランジスタ14が「オフ」にある
状態に出力駆動回路10があると仮定する。この状態にお
いて、「高」論理レベル電圧が線路50上及びキヤパシタ
90の両端間に発生される。また、トランジスタ12′が
「オフ」かつトランジスタ14′が「オン」されて「低」
論理レベル電圧を線路50′上に発生する状態に駆動回路
10′があると仮定する。
次いで、出力駆動回路10の状態はトランジスタ12を
「オフ」かつトランジスタ14を「オン」するようにスイ
ツチされると仮定する。トランジスタ14がターン「オ
ン」されるとき、キヤパシタ90の両端間の電圧はトラン
ジスタ14によつてインダクタ84の両端間に結合される。
この結果、過渡現象（接地はね返り）がインダクタ84の
両端間に発生される。（出力駆動回路10′の）トランジ
スタ14′は「オン」であるから、この過渡現象は、トラ
ンジスタ14′によつて線路50′に結合される。（出力駆
動回路10′はトランジスタ12′が「オン」かつトランジ
スタ14′が「オフ」の状態に保持され、一方、出力駆動
回路10の状態はトランジスタ14が「オフ」かつトランジ
スタ12が「オン」にターンするようにスイツチされてい
るときにも、上記と類似の過渡現象が線路50上に発生さ
れる。） 過渡現象の問題は、主として、高速、高駆動、CMOS集
積回路型出力駆動回路に関連する。74XXX,74HXX,74SXX
X,74LSXXXで指定される7400系列の装置の場合は、過渡
現象は、（FET）トランジスタ14′に等価な双極性トラ
ンジスタをこの（双極性）トランジスタがある程度の量
の過渡現象を出力駆動回路の出力に結合する以前にター
ン「オフ」させる。また、74HCXXX及び74HCTXXXで指定
される7400系列の装置の場合は、トランジスタ12及び14
に等価なトランジスタ及びこれらの出力駆動回路は、イ
ンダクタ80及び84に等価な要素の両端にある程度のレベ
ルの過渡現象を発生するには充分に強くはない。しかし
ながら、トランジスタのチヤネル長が、（２μｍ（100
万分の1mm）より短くなるまで）減少されかつこのトラ
ンジスタのチヤネル幅が増大されると、ある程度のレベ
ルの過渡現象がインダクタ84の等価要素の両端に発生し
かつ線路50′の等価線路に結合される。（８進駆動回路
の）８つの出力駆動回路のうちの７つの駆動回路が同時
にスイツチされるとき、1nsより短い立上がり時間及び3
Vを超える電圧レベルを有する過渡現象がインダクタ84
の等価要素の両端間に発生することが観察されている。
「オフ」かつトランジスタ14を「オン」するようにスイ
ツチされると仮定する。トランジスタ14がターン「オ
ン」されるとき、キヤパシタ90の両端間の電圧はトラン
ジスタ14によつてインダクタ84の両端間に結合される。
この結果、過渡現象（接地はね返り）がインダクタ84の
両端間に発生される。（出力駆動回路10′の）トランジ
スタ14′は「オン」であるから、この過渡現象は、トラ
ンジスタ14′によつて線路50′に結合される。（出力駆
動回路10′はトランジスタ12′が「オン」かつトランジ
スタ14′が「オフ」の状態に保持され、一方、出力駆動
回路10の状態はトランジスタ14が「オフ」かつトランジ
スタ12が「オン」にターンするようにスイツチされてい
るときにも、上記と類似の過渡現象が線路50上に発生さ
れる。） 過渡現象の問題は、主として、高速、高駆動、CMOS集
積回路型出力駆動回路に関連する。74XXX,74HXX,74SXX
X,74LSXXXで指定される7400系列の装置の場合は、過渡
現象は、（FET）トランジスタ14′に等価な双極性トラ
ンジスタをこの（双極性）トランジスタがある程度の量
の過渡現象を出力駆動回路の出力に結合する以前にター
ン「オフ」させる。また、74HCXXX及び74HCTXXXで指定
される7400系列の装置の場合は、トランジスタ12及び14
に等価なトランジスタ及びこれらの出力駆動回路は、イ
ンダクタ80及び84に等価な要素の両端にある程度のレベ
ルの過渡現象を発生するには充分に強くはない。しかし
ながら、トランジスタのチヤネル長が、（２μｍ（100
万分の1mm）より短くなるまで）減少されかつこのトラ
ンジスタのチヤネル幅が増大されると、ある程度のレベ
ルの過渡現象がインダクタ84の等価要素の両端に発生し
かつ線路50′の等価線路に結合される。（８進駆動回路
の）８つの出力駆動回路のうちの７つの駆動回路が同時
にスイツチされるとき、1nsより短い立上がり時間及び3
Vを超える電圧レベルを有する過渡現象がインダクタ84
の等価要素の両端間に発生することが観察されている。
過渡現象に関するさらにその他の情報については、マ
ルセロ・Ａ・マルチネ（Marcelo A.Martinez）の米国特
許第4,785,201号及び同特許に挙げられている雑誌エレ
クトロニツクス（Erectronics）の1986年８月７日発行
の頁29から30に及び同雑誌の1986年９月18日発行の頁81
及び82に掲載の論文、米国電気電子学会固体状態回路誌
（IEEE Journal of Solid-State Circuits−）,vol,sc-
22,no.5,1987年10月号の頁709,729-730及び744-745,及
び米国電気電子学会国際固体状態回路会議テクニカルペ
ーパの要約（the-Digest of Technical Papers-IEEE In
ternational-Solid State Circuits Conference）1988
年２月17-18日、0193-6530/88/0000-0XXX＄01.00の頁88
-89及び120-123、を参照されたい。
ルセロ・Ａ・マルチネ（Marcelo A.Martinez）の米国特
許第4,785,201号及び同特許に挙げられている雑誌エレ
クトロニツクス（Erectronics）の1986年８月７日発行
の頁29から30に及び同雑誌の1986年９月18日発行の頁81
及び82に掲載の論文、米国電気電子学会固体状態回路誌
（IEEE Journal of Solid-State Circuits−）,vol,sc-
22,no.5,1987年10月号の頁709,729-730及び744-745,及
び米国電気電子学会国際固体状態回路会議テクニカルペ
ーパの要約（the-Digest of Technical Papers-IEEE In
ternational-Solid State Circuits Conference）1988
年２月17-18日、0193-6530/88/0000-0XXX＄01.00の頁88
-89及び120-123、を参照されたい。
本発明の主目的は、過渡現象抑制を向上した高速、高
駆動、CMOS集積回路型出力駆動回路を提供することにあ
る。
駆動、CMOS集積回路型出力駆動回路を提供することにあ
る。
本発明の他の目的は、（接地ピンと電源ピンが実装の
両端に配置されるジユアルインライン実装に実装され
る）7400系列装置に適合性の過渡現象抑制、高速、高駆
動、CMOS集積回路型出力駆動回路を提供することにあ
る。
両端に配置されるジユアルインライン実装に実装され
る）7400系列装置に適合性の過渡現象抑制、高速、高駆
動、CMOS集積回路型出力駆動回路を提供することにあ
る。
本発明のさらに他の目的は、簡単なかつ過渡現象抑
制、高速、高駆動、CMOS集積回路型出力駆動回路を提供
することにある。
制、高速、高駆動、CMOS集積回路型出力駆動回路を提供
することにある。
要約すると、本発明によるBiCMOS出力駆動回路の現行
好適実施例は、低論理レベル電圧が入力線路110上に外
部から発生されたとき出力線路112上に高論理レベル電
圧を発生する引上げ回路を構成するように接続されたト
ランジスタを含む。双極性トランジスタも、また、含ま
れており、このトランジスタは２つの（電界効果）トラ
ンジスタと共に、高論理レベル電圧が入力線路上に外部
から発生されたとき、出力線路上に発生された電圧を
（第１）所定電圧レベルに引き下げるBiCMOS引下げ回路
を構成するように接続される。１対のトランジスタが含
まれ、これらのトランジスタは、出力線路上の電圧レベ
ルが（第２）所定電圧レベルよりも低いとき高論理レベ
ル電圧を発生する（第１）（プツシユプル）インバータ
構成内のしきい検出器として接続される。さらに、他の
１対のトランジスタが含まれ、これらのトランジスタ
は、第１インバータによつて発生された信号の反転レベ
ルの信号を発生する（第２）インバータを構成するよう
に接続されており、及びさらに他の１対のトランジスタ
が含まれ、これらのトランジスタは、入力線路上に外部
から発生された信号の反転レベルの信号を発生する（第
３）インバータを構成するように接続される。この出力
駆動回路は、また、第２インバータの発生信号を第３イ
ンバータの発生信号に応答してゲート動作するNORゲー
ト回路を構成するように接続された３つのトランジス
タ、NORゲート回路のこれらのトランジスタによつて発
生された信号が高論理レベル電圧を有するときBiCMOS引
下げ回路のトランジスタによつて発生された電圧を（第
１）所定電圧レベルから低論理レベル電圧を引き下げる
引下げ回路を構成するように接続されたトランジスタを
含む。
好適実施例は、低論理レベル電圧が入力線路110上に外
部から発生されたとき出力線路112上に高論理レベル電
圧を発生する引上げ回路を構成するように接続されたト
ランジスタを含む。双極性トランジスタも、また、含ま
れており、このトランジスタは２つの（電界効果）トラ
ンジスタと共に、高論理レベル電圧が入力線路上に外部
から発生されたとき、出力線路上に発生された電圧を
（第１）所定電圧レベルに引き下げるBiCMOS引下げ回路
を構成するように接続される。１対のトランジスタが含
まれ、これらのトランジスタは、出力線路上の電圧レベ
ルが（第２）所定電圧レベルよりも低いとき高論理レベ
ル電圧を発生する（第１）（プツシユプル）インバータ
構成内のしきい検出器として接続される。さらに、他の
１対のトランジスタが含まれ、これらのトランジスタ
は、第１インバータによつて発生された信号の反転レベ
ルの信号を発生する（第２）インバータを構成するよう
に接続されており、及びさらに他の１対のトランジスタ
が含まれ、これらのトランジスタは、入力線路上に外部
から発生された信号の反転レベルの信号を発生する（第
３）インバータを構成するように接続される。この出力
駆動回路は、また、第２インバータの発生信号を第３イ
ンバータの発生信号に応答してゲート動作するNORゲー
ト回路を構成するように接続された３つのトランジス
タ、NORゲート回路のこれらのトランジスタによつて発
生された信号が高論理レベル電圧を有するときBiCMOS引
下げ回路のトランジスタによつて発生された電圧を（第
１）所定電圧レベルから低論理レベル電圧を引き下げる
引下げ回路を構成するように接続されたトランジスタを
含む。
本発明のこれら及び他の目的は、付図に示されている
本発明の好適実施例に関する詳細な説明を読了した後は
当業者にとつて、もとより、明らかになるであろう。
本発明の好適実施例に関する詳細な説明を読了した後は
当業者にとつて、もとより、明らかになるであろう。
第２図を参照すると、本発明によるBiCMOS出力駆動回
路の好適実施例が、全体的に記号100で指示されてい
る。入力線路110上に外部から発生される信号の論理レ
ベル電圧に応答して、駆動回路100は路線112上に反転論
理レベル電圧信号を発生するように動作する。高論理レ
ベル電圧を出力線路112上に発生するめに、出力駆動回
路100は、Ｐチヤネル（電界効果）トランジスタ120を含
み、このトランジスタはCMOS引上げ回路を構成するよう
に接続される。特に、トランジスタ120は、このトラン
ジスタのソース（とここで称せられるトランジスタのチ
ヤネルの一端）を電源電圧（Vcc）に接続され、トラン
ジスタのドレーン（とここで称せられるトランジスタの
チヤネルの他端）を線路112に接続されるように構成さ
れる。
路の好適実施例が、全体的に記号100で指示されてい
る。入力線路110上に外部から発生される信号の論理レ
ベル電圧に応答して、駆動回路100は路線112上に反転論
理レベル電圧信号を発生するように動作する。高論理レ
ベル電圧を出力線路112上に発生するめに、出力駆動回
路100は、Ｐチヤネル（電界効果）トランジスタ120を含
み、このトランジスタはCMOS引上げ回路を構成するよう
に接続される。特に、トランジスタ120は、このトラン
ジスタのソース（とここで称せられるトランジスタのチ
ヤネルの一端）を電源電圧（Vcc）に接続され、トラン
ジスタのドレーン（とここで称せられるトランジスタの
チヤネルの他端）を線路112に接続されるように構成さ
れる。
線路112上に発生された電圧レベルを所定電圧レベル
に引き下げるために、出力駆動回路100はＰチヤネル電
界効果トランジスタ130,132及び双極性NPNトランジスタ
134を含むように示され、これらのトランジスタの組合
わせはBiCMOS引下げ回路とここで称せられるものを構成
するように接続される。特に、トランジスタ130は、同
トランジスタのドレーンを路線112に接続され、同トラ
ンジスタのゲートを線路110に接続され、かつ同トラン
ジスタのソースを線路136に接続されるように構成され
る。トランジスタ132は、同トランジスタのドレーンを
線路136に接続され、同トランジスタのゲートを線路112
に接続され、かつ同トランジスタのソースを回路接地電
圧（Vss）に接続されるように構成される。最後に、ト
ランジスタ134は、同トランジスタのベースを線路136に
接続され、同トランジスタのコレクタ（又はエミツタ）
を線路112に接続され、かつ同トランジスタのエミツタ
（又はコレクタ）を回路の接地電圧（Vss）に接続され
るように構成される。
に引き下げるために、出力駆動回路100はＰチヤネル電
界効果トランジスタ130,132及び双極性NPNトランジスタ
134を含むように示され、これらのトランジスタの組合
わせはBiCMOS引下げ回路とここで称せられるものを構成
するように接続される。特に、トランジスタ130は、同
トランジスタのドレーンを路線112に接続され、同トラ
ンジスタのゲートを線路110に接続され、かつ同トラン
ジスタのソースを線路136に接続されるように構成され
る。トランジスタ132は、同トランジスタのドレーンを
線路136に接続され、同トランジスタのゲートを線路112
に接続され、かつ同トランジスタのソースを回路接地電
圧（Vss）に接続されるように構成される。最後に、ト
ランジスタ134は、同トランジスタのベースを線路136に
接続され、同トランジスタのコレクタ（又はエミツタ）
を線路112に接続され、かつ同トランジスタのエミツタ
（又はコレクタ）を回路の接地電圧（Vss）に接続され
るように構成される。
線路112上の電圧を所定電圧レベルから低論理レベル
電圧に引き下げるために、出力駆動回路100は次を含む
ように示されている、すなわち、線路112と154との間の
プツシユプルインバータ構成内のしきい検出器として接
続される１対のトランジスタ150及び152、線路110と166
との間のプツシユプルインバータを構成するように接続
された１対のトランジスタ156及び158、線路110と168と
の間に同じくプツシユプルインバータを構成するように
接続された１対のトランジスタ160及び164、線路160,16
6及び172へ接続されたCMOS-NOR引上げ回路とここで称さ
れるものを構成するように接続された１対のトランジス
タ168及び170、線路166と172の間の引下げ回路を構成す
るように接続されたトランジスタ174、及び線路172と11
2との間の引下げ回路を構成するように接続されたトラ
ンジスタ176。
電圧に引き下げるために、出力駆動回路100は次を含む
ように示されている、すなわち、線路112と154との間の
プツシユプルインバータ構成内のしきい検出器として接
続される１対のトランジスタ150及び152、線路110と166
との間のプツシユプルインバータを構成するように接続
された１対のトランジスタ156及び158、線路110と168と
の間に同じくプツシユプルインバータを構成するように
接続された１対のトランジスタ160及び164、線路160,16
6及び172へ接続されたCMOS-NOR引上げ回路とここで称さ
れるものを構成するように接続された１対のトランジス
タ168及び170、線路166と172の間の引下げ回路を構成す
るように接続されたトランジスタ174、及び線路172と11
2との間の引下げ回路を構成するように接続されたトラ
ンジスタ176。
特に、トランジスタ150及び152は、プツシユプル回路
を構成するように接続され、トランジスタ150のゲート
を線路112に接続され、トランジスタ150のソースを電源
電圧（Vcc）に接続され、かつトランジスタ150のドレー
ンを線路154に接続される。トランジスタ152は、同トラ
ンジスタのゲートを線路112に接続され、同トランジス
タのドレーンを線路154に接続され、かつ同トランジス
タのソースを回路接地電圧（Vss）に接続されるように
構成される。同様に、トランジスタ156は、同トランジ
スタのゲートを線路154に接続され、同トランジスタの
ソースを電源電圧（Vcc）に接続され、かつ同トランジ
スタのドレーンを線路160に接続されるように構成され
る。トランジスタ158は、同トランジスタのゲートを線
路154に接続され、同トランジスタのドレーンを線路160
に接続され、かつ同トランジスタのソースを回路接地電
圧（Vss）に接続されるように構成される。さらに、ト
ランジスタ162は、同トランジスタのゲートを線路110に
接続され、同トランジスタのソースを電源電圧（Vcc）
に接続され、かつ同トランジスタのドレーンを線路166
に接続されるように構成される。トランジスタ164は、
同トランジスタのゲートを線路110に接続され、同トラ
ンジスタのドレーンを線路166に接続され、かつ同トラ
ンジスタのソースを回路接地電圧（Vss）に接続される
ように構成される。
を構成するように接続され、トランジスタ150のゲート
を線路112に接続され、トランジスタ150のソースを電源
電圧（Vcc）に接続され、かつトランジスタ150のドレー
ンを線路154に接続される。トランジスタ152は、同トラ
ンジスタのゲートを線路112に接続され、同トランジス
タのドレーンを線路154に接続され、かつ同トランジス
タのソースを回路接地電圧（Vss）に接続されるように
構成される。同様に、トランジスタ156は、同トランジ
スタのゲートを線路154に接続され、同トランジスタの
ソースを電源電圧（Vcc）に接続され、かつ同トランジ
スタのドレーンを線路160に接続されるように構成され
る。トランジスタ158は、同トランジスタのゲートを線
路154に接続され、同トランジスタのドレーンを線路160
に接続され、かつ同トランジスタのソースを回路接地電
圧（Vss）に接続されるように構成される。さらに、ト
ランジスタ162は、同トランジスタのゲートを線路110に
接続され、同トランジスタのソースを電源電圧（Vcc）
に接続され、かつ同トランジスタのドレーンを線路166
に接続されるように構成される。トランジスタ164は、
同トランジスタのゲートを線路110に接続され、同トラ
ンジスタのドレーンを線路166に接続され、かつ同トラ
ンジスタのソースを回路接地電圧（Vss）に接続される
ように構成される。
トランジスタ168及び170は、CMOS-NORゲート引上げ回
路を構成するように接続され、トランジスタ168のゲー
トを線路160に接続され、トランジスタ168のソースを電
源電圧（Vcc）に接続され、かつトランジスタ168のドレ
ーンを線路190に接続されるように構成される。トラン
ジスタ170は、同トランジスタのゲートを線路166に接続
され、同トランジスタのソースを線路190に接続され、
かつ同トランジスタの線路172に接続されるように構成
される。
路を構成するように接続され、トランジスタ168のゲー
トを線路160に接続され、トランジスタ168のソースを電
源電圧（Vcc）に接続され、かつトランジスタ168のドレ
ーンを線路190に接続されるように構成される。トラン
ジスタ170は、同トランジスタのゲートを線路166に接続
され、同トランジスタのソースを線路190に接続され、
かつ同トランジスタの線路172に接続されるように構成
される。
トランジスタ174は、CMOS引下げ回路を構成するよう
に接続され、同トランジスタのゲートを線路166に接続
され、同トランジスタのソースを回路接地電圧（Vss）
に接続され、かつ同トランジスタのドレーンを線路172
に接続されるように構成される。トランジスタ176も、
また、CMOS引下げ回路を構成するように接続され、同ト
ランジスタのゲートを線路172に接続され、同トランジ
スタのソースを回路接地電圧（Vss）に接続され、かつ
同トランジスタのドレーンを線路112に接続されるよう
に構成される。
に接続され、同トランジスタのゲートを線路166に接続
され、同トランジスタのソースを回路接地電圧（Vss）
に接続され、かつ同トランジスタのドレーンを線路172
に接続されるように構成される。トランジスタ176も、
また、CMOS引下げ回路を構成するように接続され、同ト
ランジスタのゲートを線路172に接続され、同トランジ
スタのソースを回路接地電圧（Vss）に接続され、かつ
同トランジスタのドレーンを線路112に接続されるよう
に構成される。
現行好適実施例においては、これらの電界効果トラン
ジスタは、次のパラメータを有する。
ジスタは、次のパラメータを有する。
現行好適実施例においては、双極性トランジスタ134
は、次のパラメータを有する。
は、次のパラメータを有する。
本発明による出力装置は、８つの類似のBiCMOS出力駆
動回路を採用し、これらの全ては単一装置を構成するよ
うに集積されている。第２図において、これらのうちの
他のBiCOMS出力駆動回路は、出力駆動回路100′によつ
て代表される。
動回路を採用し、これらの全ては単一装置を構成するよ
うに集積されている。第２図において、これらのうちの
他のBiCOMS出力駆動回路は、出力駆動回路100′によつ
て代表される。
動作中、線路110上に外部から発生された低論理レベ
ル電圧に応答して、トランジスタ120は線路112上に高論
理レベル電圧を発生する。
ル電圧に応答して、トランジスタ120は線路112上に高論
理レベル電圧を発生する。
線路110上に外部から発生された高論理レベル電圧に
応答して、トランジスタ130,132及び134が線路112上に
発生された電圧を（第１）所定レベルに引き下げる。
（トランジスタ134が線路112上に発生された電圧を（第
１）所定電圧レベルまで引き下げるが、後者の電圧はト
ランジスタ132によつてしきい電圧として確立され
る。）注意すべき重要なことは、スイッチング速度を最
低化するため、及び接地はね返り（過渡現像）を最小化
するためには、トランジスタ134を飽和させてはならな
いということである。
応答して、トランジスタ130,132及び134が線路112上に
発生された電圧を（第１）所定レベルに引き下げる。
（トランジスタ134が線路112上に発生された電圧を（第
１）所定電圧レベルまで引き下げるが、後者の電圧はト
ランジスタ132によつてしきい電圧として確立され
る。）注意すべき重要なことは、スイッチング速度を最
低化するため、及び接地はね返り（過渡現像）を最小化
するためには、トランジスタ134を飽和させてはならな
いということである。
線路112上に発生された電圧レベルが（トランジスタ1
50のしきい電圧によつて確立された）他の（第２）所定
電圧レベルより下に降下したとき、トランジスタ150及
び152は線路154上に高論理レベル電圧を発生する。
50のしきい電圧によつて確立された）他の（第２）所定
電圧レベルより下に降下したとき、トランジスタ150及
び152は線路154上に高論理レベル電圧を発生する。
一方、線路110上に外部から発生された高論理レベル
電圧に応答して、トランジスタ162及び164が線路166上
に低論理レベル電圧を発生してトランジスタ170をター
ンオンする。しかしながら、トランジスタ168がターン
オンされるまで、トランジスタ168,170及び174は線路17
2上に高論理レベル電圧を発生することはない。線路112
上に発生された電圧レベルが（第２）所定電圧レベルよ
り下に降下した後、２つの遅延（トランジスタ150及び1
52に因る遅延に加えてトランジスタ156及び158に因る遅
延）が経過するまでは、トランジスタ168はターンオン
されない。最後に、トランジスタ168,170及び174によつ
て線路172上に発生された高論理レベル電圧に応答し
て、トランジスタ176が線路112上に発生された電圧レベ
ル（第１）所定電圧レベルから低論理レベル電圧に引き
下げる。
電圧に応答して、トランジスタ162及び164が線路166上
に低論理レベル電圧を発生してトランジスタ170をター
ンオンする。しかしながら、トランジスタ168がターン
オンされるまで、トランジスタ168,170及び174は線路17
2上に高論理レベル電圧を発生することはない。線路112
上に発生された電圧レベルが（第２）所定電圧レベルよ
り下に降下した後、２つの遅延（トランジスタ150及び1
52に因る遅延に加えてトランジスタ156及び158に因る遅
延）が経過するまでは、トランジスタ168はターンオン
されない。最後に、トランジスタ168,170及び174によつ
て線路172上に発生された高論理レベル電圧に応答し
て、トランジスタ176が線路112上に発生された電圧レベ
ル（第１）所定電圧レベルから低論理レベル電圧に引き
下げる。
他の実施例においては、トランジスタ174は、トラン
ジスタ130,132及び134の構成するものと類似のBiCMOS引
下げ回路を構成するように接続された３つのトランジス
タによつて置換される。また、トランジスタ168及び170
は、第３図に示されるBiCMOS-NORゲート引上げ回路を構
成するように接続された５つのトランジスタによつて置
換される。この場合、２つのトランジスタ200及び202は
CMOS-NORゲート引上げ回路を構成するように接続され、
トランジスタ200のゲートを線路160に接続され、同トラ
ンジスタのソースを電源電圧（Vcc）に接続され、かつ
同トランジスタのドレーンを線路210に接続される。ト
ランジスタ202は、同トランジスタのゲートを線路166に
接続され、同トランジスタのソースを線路210に接続さ
れ、かつ同トランジスタのドレーンを線路212に接続さ
れるように構成される。
ジスタ130,132及び134の構成するものと類似のBiCMOS引
下げ回路を構成するように接続された３つのトランジス
タによつて置換される。また、トランジスタ168及び170
は、第３図に示されるBiCMOS-NORゲート引上げ回路を構
成するように接続された５つのトランジスタによつて置
換される。この場合、２つのトランジスタ200及び202は
CMOS-NORゲート引上げ回路を構成するように接続され、
トランジスタ200のゲートを線路160に接続され、同トラ
ンジスタのソースを電源電圧（Vcc）に接続され、かつ
同トランジスタのドレーンを線路210に接続される。ト
ランジスタ202は、同トランジスタのゲートを線路166に
接続され、同トランジスタのソースを線路210に接続さ
れ、かつ同トランジスタのドレーンを線路212に接続さ
れるように構成される。
２つのトランジスタ230及び232は、各々CMOS引下げ回
路を構成するように接続される。トランジスタ230は、
同トランジスタのゲートを線路166に接続され、同トラ
ンジスタのソースを回路接地電圧（Vss）に接続され、
かつ同トランジスタのドレーンを線路212に接続される
ように構成される。トランジスタ232は、同トランジス
タのゲートを線路160に接続され、同トランジスタのソ
ースを回路接地電圧（Vss）に接続され、かつ同トラン
ジスタのドレーンを線路212に接続されるように構成さ
れる。
路を構成するように接続される。トランジスタ230は、
同トランジスタのゲートを線路166に接続され、同トラ
ンジスタのソースを回路接地電圧（Vss）に接続され、
かつ同トランジスタのドレーンを線路212に接続される
ように構成される。トランジスタ232は、同トランジス
タのゲートを線路160に接続され、同トランジスタのソ
ースを回路接地電圧（Vss）に接続され、かつ同トラン
ジスタのドレーンを線路212に接続されるように構成さ
れる。
最後に、双極性NPNトランジスタ240が含まれている。
トランジスタ240は、同トランジスタのベースを線路160
に接続され、同トランジスタのコレクタ電源電圧（Vc
c）に接続され、かつ同トランジスタのエミツタを線路1
72に接続されるように構成される。
トランジスタ240は、同トランジスタのベースを線路160
に接続され、同トランジスタのコレクタ電源電圧（Vc
c）に接続され、かつ同トランジスタのエミツタを線路1
72に接続されるように構成される。
以上の説明が読了された後は、本発明のいくつかの代
替又は変更が、もとより、当業者にとつて明白であると
考えられる。したがつて、前掲の特許請求の範囲は、本
発明の精神と範囲に適合するかかる代替及び変更の全て
を包含するものと主張する。
替又は変更が、もとより、当業者にとつて明白であると
考えられる。したがつて、前掲の特許請求の範囲は、本
発明の精神と範囲に適合するかかる代替及び変更の全て
を包含するものと主張する。
第１図は、１対の先行技術型出力駆動回路の概略回路
図、 第２図は、本発明の現行好適実施例によるBiCMOS出力駆
動回路の概略回路図、 第３図は、第２図に示されたBiCMOS出力駆動回路の他の
実施例に使用されるBiCMOS-NORゲート回路の概略回路
図、である。 〔記号の説明〕 100,100′：駆動回路 110:入力線路 112:出力線路 120:PチヤネルFET（引上げ回路を構成） 130,132:PチヤネルFET（同上回路を構成） 134:NPNトランジスタ（同上回路を構成） 150,152:CMOSFET（しきい検出器を構成） 156,158:CMOSFET（プツシユプルインバータを構成） 162,164:CNOSFET（プツシユプルインバータを構成） 168,170:NチヤネルFET（NOR引上げ回路を構成） 174:PチヤネルFET（引下げ回路を構成） 176:PチヤネルFET（引下げ回路を構成） 200,202:NチヤネルFET（NOR引下げ回路を構成） 230:PチヤネルFET（引下げ回路を構成） 232:PチヤネルFET（引下げ回路を構成） 234:NPNトランジスタ Vcc:電源電圧 Vss:回路接地電圧
図、 第２図は、本発明の現行好適実施例によるBiCMOS出力駆
動回路の概略回路図、 第３図は、第２図に示されたBiCMOS出力駆動回路の他の
実施例に使用されるBiCMOS-NORゲート回路の概略回路
図、である。 〔記号の説明〕 100,100′：駆動回路 110:入力線路 112:出力線路 120:PチヤネルFET（引上げ回路を構成） 130,132:PチヤネルFET（同上回路を構成） 134:NPNトランジスタ（同上回路を構成） 150,152:CMOSFET（しきい検出器を構成） 156,158:CMOSFET（プツシユプルインバータを構成） 162,164:CNOSFET（プツシユプルインバータを構成） 168,170:NチヤネルFET（NOR引上げ回路を構成） 174:PチヤネルFET（引下げ回路を構成） 176:PチヤネルFET（引下げ回路を構成） 200,202:NチヤネルFET（NOR引下げ回路を構成） 230:PチヤネルFET（引下げ回路を構成） 232:PチヤネルFET（引下げ回路を構成） 234:NPNトランジスタ Vcc:電源電圧 Vss:回路接地電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−5723（ＪＰ，Ａ) 特開 昭62−169520（ＪＰ，Ａ)
Claims (8)
- 【請求項１】双極性相補形金属酸化物半導体出力駆動回
路であって、 入力線路と出力線路を有し、更に 高論理レベル電圧が前記入力線路上に発生されたとき前
記出力線路に発生された電圧レベルを第１所定電圧レベ
ルに引き下げる第１双極性相補形金属酸化物半導体引下
げ装置を有し、この第１双極性相補形金属酸化物半導体
引下げ装置は、 前記出力線路に接続されたドレーン装置と前記入力線路
に接続されたゲートを有しかつソース装置を有する第１
電界効果トランジスタと、 前記第１引下げ装置の前記第１トランジスタのソース装
置に接続されたベースと前記出力線路に接続されたコレ
クタ装置と第１電源電圧を受けるように接続されたエミ
ッタ装置とを有する第２双極性トランジスタと、 前記第１引下げ装置の前記第１トランジスタのソース装
置に接続されたドレーン装置と前記出力線路に接続され
たゲートと前記第１引下げ装置の前記第２トランジスタ
のエミッタ装置に接続されたソース装置とを有する第３
電界効果トランジスタであって該第３トランジスタによ
って前記第１引下げ装置の前記第２トランジスタが前記
第１所定電圧レベルより低い所定電圧レベルを前記出力
線路上に発生することを防止されかつ前記第２トランジ
スタが飽和することを防止されるような所定しきい電圧
レベルを有する前記第３電界効果トランジスタと、を含
んでおり、更に 前記出力線路上に発生された前記電圧レベルを前記第１
所定電圧レベルから低論理レベル電圧に引き下げる第２
引下げ装置を有し、更に しきい値検出器を有し、このしきい値検出器は、前記出
力線路に接続された入力と出力とを持ち、その出力に前
記出力線路の電圧レベルが第２所定電圧レベルより低い
ときを表示する信号を発生し、更に 前記しきい値検出器の前記出力に結合された第１入力
と、第２入力と、前記第２引下装置に接続された出力と
を持つゲート装置を有し、 前記第２引下げ装置は前記ゲート装置の出力に接続され
たゲートと前記出力線路に接続されたドレーン装置と前
記第１引下げ装置の前記第２トランジスタのエミッタに
接続されたソース装置とを持つトランジスタを含み、更
に 前記しきい値検出器は第１インバータと第２インバータ
を持ち、 第１インバータは、 前記出力線路に接続されたゲートと第２電源電圧を受け
るように接続されたソース装置と前記ゲート装置に結合
されたドレーン装置とを有する第１トランジスタと、 前記第１インバータの前記第１トランジスタのゲートに
接続されたゲートと前記第１インバータの前記第１トラ
ンジスタのドレーン装置に接続されたドレーン装置と前
記第１引下げ装置の前記第２トランジスタのエミッタ装
置に接続されたソース装置とを有する第２トランジスタ
と、を含み、かつ 第２インバータは、 前記第１インバータの前記第１トランジスタのドレーン
装置に接続されたゲートと前記第１インバータの前記第
１トランジスタのソース装置に接続されたソース装置と
前記ゲート装置の第１入力に接続されたドレーン装置と
を有する第１トランジスタと、 前記第２インバータの前記第１トランジスタのゲートに
接続されたゲートと前記第２インバータの前記第１トラ
ンジスタのドレーン装置に接続されたドレーン装置と前
記第１引下げ装置の前記第２トランジスタのエミッタ装
置に接続されたソース装置とを有する第２トランジスタ
と、を含む、 ことを特徴とする双極性相補形金属酸化物半導体出力駆
動回路。 - 【請求項２】請求項１記載の双極性相補形金属酸化物半
導体出力駆動回路であって、第３インバータをさらに含
み、前記出力駆動回路において、前記第３インバータ
は、 前記入力線路に接続されたゲートと前記第１インバータ
の前記第１トランジスタのソース装置に接続されたソー
ス装置と前記ゲート装置の第２入力に接続されたドレー
ン装置を有する第１トランジスタと、 前記第３インバータの前記第１トランジスタのゲートに
接続されたゲートと前記第３インバータの前記第１トラ
ンジスタのドレーン装置に接続されたドレーン装置と前
記第１引下げ装置の前記第２トランジスタのエミッタ装
置に接続されたソース装置とを有する第２トランジスタ
と、 を含むことを特徴とする前記双極性相補形金属酸化物半
導体出力駆動回路。 - 【請求項３】請求項２記載の双極性相補形金属酸化物半
導体出力駆動回路において、前記ゲート装置は、 前記第２インバータの前記第１トランジスタのドレーン
装置に接続されたゲートと前記第１インバータの前記第
１トランジスタのソース装置に接続されたソース装置と
を有しかつドレーン装置を有する第１トランジスタと、 前記第３インバータの前記第１トランジスタのドレーン
装置に接続されたゲートと前記ゲート装置の前記第１ト
ランジスタのドレーン装置に接続されたソース装置と前
記第２引下げ装置の前記トランジスタのゲートに接続さ
れたドレーン装置とを有する第２トランジスタと、 前記ゲート装置の前記第２トランジスタのゲートに接続
されたゲートと前記ゲート装置の前記第２トランジスタ
のドレーン装置に接続されたドレーン装置と前記第１引
下げ装置の前記第２トランジスタのエミッタ装置に接続
されたソース装置とを有する第３トランジスタと、 を含むことを特徴とする前記双極性相補形金属酸化物半
導体出力駆動回路。 - 【請求項４】請求項３記載の双極性相補形金属酸化物半
導体出力駆動回路であって、前記出力線路に接続された
ゲートと前記第１インバータの前記第１トランジスタの
ソース装置に接続されたソース装置と前記出力線路に接
続されたドレーン装置を有するトランジスタを含む引上
げ装置をさらに含むことを特徴とする前記双極性相補形
金属酸化物半導体出力駆動回路。 - 【請求項５】請求項２記載の双極性相補形金属酸化物半
導体出力駆動回路において、前記ゲート装置は、 前記第２インバータの前記第１トランジスタのドレーン
装置に接続されたゲートと前記第１インバータの前記第
１トランジスタのソース装置に接続されたソース装置と
を有しかつドレーン装置を有する第１トランジスタと、 前記第３インバータの前記第１トランジスタのドレーン
装置に接続されたゲートと前記ゲート装置の前記第１ト
ランジスタのドレーン装置に接続されたソース装置とを
有しかつドレーン装置を有する第２トランジスタと、 前記ゲート装置の前記第２トランジスタのゲートに接続
されたゲートと前記ゲート装置の前記第２トランジスタ
のドレーン装置に接続されたドレーン装置と前記第１引
下げ装置の前記第２トランジスタのエミッタ装置に接続
されたソース装置を有する第３トランジスタと、 前記ゲート装置の前記第１トランジスタのゲートに接続
されたゲートと前記ゲート装置の前記第２トランジスタ
のドレーン装置に接続されたドレーン装置と前記第１引
下げ装置の前記第２トランジスタのエミッタ装置に接続
されたソース装置とを有する第４トランジスタと、 前記ゲート装置の前記第２トランジスタのドレーン装置
に接続されたベースと前記第１インバータの前記第１ト
ランジスタのソース装置に接続されたコレクタ装置と前
記第２引下げ装置のトランジスタのゲートに接続された
エミッタ装置とを有する第５双極性トランジスタと、 を含むことを特徴とする前記双極性相補形金属酸化物半
導体出力駆動回路。 - 【請求項６】単一集積回路（IC）デバイスであって、 複数の出力駆動回路（100）を有し、各出力駆動回路（1
00）は、 第１電界効果トランジスタ（FET）（120）を有し、この
トランジスタはバッファ入力線路（110）上の信号に応
じてバッファ出力線路（112）を引上げるよう接続さ
れ、かつ 第１バイポーラトランジスタ（134）を有し、このトラ
ンジスタは上記バッファ入力線路（110）上の前記信号
に応じて上記バッファ出力線路（112）を引下げるよう
接続され、かつ 第１飽和防止装置（130,132）を有し、この装置は前記
バッファ入力線路（110）、前記バッファ出力線路（11
2）と第１バイポーラトランジスタ（134）に接続されて
第１バイポーラトランジスタ（134）の飽和を防止して
おり、よって前記バッファ（100）のスイッチング速度
は上昇され、接地はね返り過渡現象が最少にされ、かつ 第１のしきい値検出器（150,152）を有し、この検出器
は、前記出力線路（112）上の出力信号のしきい値電圧
を検出するよう接続され、かつ 第２の電界効果トランジスタ（FET）（176）を有し、こ
のトランジスタは前記バッファ入力線路（110）上の前
記信号と前記第１のしきい値検出器（150,152）からの
出力の両方に応答して前記バッファ出力線路（112）を
引き下げるよう接続され、更に、第１のバイポーラトラ
ンジスタ（134）がターンオンして前記バッファ出力線
路（112）が、第１のしきい値検出器（150,152）によっ
て検出された前記しきい値電圧以下に、引き下げられた
時、第２のFET（176）がターンオンされて、前記バッフ
ァ出力線路（112）が引き下げられる、 ことを特徴とする単一集積回路デバイス。 - 【請求項７】請求項６記載のデバイスであって、各出力
駆動回路（100）は、更に、 NORゲート装置（162,168,170,174）を有し、この装置は
前記バッファ入力線路（110）と第１のしきい値検出器
（150,152）への接続を論理的に組み合わせて、第２のF
ET（176）を駆動するよう接続されている、 ことを特徴とするデバイス。 - 【請求項８】請求項６記載のデバイスであって、各出力
駆動回路（100）は、更に 第２のバイポーラトランジスタ（240）を有し、このト
ランジスタ（240）は、第２のFET（176）を駆動するよ
う接続され、かつ電界効果トランジスタ（FET）（232）
を有し、このトランジスタ（232）は、第２のバイポー
ラトランジスタ（240）のベースを、第１のしきい値検
出器（150,152）への接続と共に、制御するよう接続さ
れている、 ことを特徴とする単一集積回路デバイス。
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