DE69007640T2

DE69007640T2 - BICMOS-Ausgangstreiber.

Info

Publication number: DE69007640T2
Application number: DE69007640T
Authority: DE
Inventors: Wingyu Nmi Leung; Chuen-Der Nmi Lien
Original assignee: Integrated Device Technology Inc
Current assignee: Renesas Electronics America Inc
Priority date: 1989-01-30
Filing date: 1990-01-17
Publication date: 1994-07-14
Anticipated expiration: 2010-01-18
Also published as: EP0380960A2; EP0380960A3; JP2535082B2; US4933574A; DE69007640D1; JPH02235433A; EP0380960B1

Description

Technisches Gebiet

Die vorliegende Erfindung betrifft ganz allgemein integrierte Schaltungen und insbesondere einen Ausgangstreiber mit verbesserter Störimpulsunterdrückung.

Technischer Hintergrund

Probleme mit Störimpulsen (Überschwingspitzen oder Prelleffekte) sind bei bestimmten Ausgangstreibern (Puffern) angetroffen worden, die als integrierte Hochgeschwindigkeits-CMOS-Schaltung hoher Treiberleistung konzipiert sind. Genauer ausgedrückt werden Störimpulse aufgrund von Streuinduktivitäten in Leitungswegen der Treiber-Masse (Vss) - und der Energiezufuhr (Vcc) hervorgerufen, wenn der Zustand eines Ausgangstreibers umgeschaltet wird. Diese Störimpulse werden an die Ausgangssignale anderer Ausgangstreiber angekoppelt, die sich die selbe Masse- und Energieversorgungs-Leitung teilen.
Dazu betrachten wir beispielsweise das Ausgangstreiberpaar gemäß dem Stand der Technik, das in Fig.1 dargestellt und mit dem Bezugszeichen 10 (auf der linken Seite der Zeichnung) bzw. 10' (auf der rechten Seite) bezeichnet ist. Wie gezeigt verwendet der Puffer 10 einen p- Kanal-Feldeffekttransistor (FET), der mit 12 (in der Mitte der Zeichnung) bezeichnet ist, und einen mit 14 bezeichneten n-Kanal-Feldeffekttransistor. Die Transistoren 12 und 14 sind zu einem CMOS-Inverter zusammengeschaltet, der nachfolgend als (p-Kanal oder n-Kanal)-Totem-pole- Konfiguration bezeichnet wird. Genauer ausgedrückt ist der Transistor 12 in einer CMOS-Pull-Up-Konfiguration aufgebaut bei der das Gate des Transistors 12 über eine Leitung 20 und zwei Inverter 22 und 24 mit dem Ausgang eines NAND-Gate 26 mit zwei Eingängen verbunden ist. Der eine Eingang des Gatters 26 ist mit einer Leitung 28 zum Empfangen eines den Treiber 10 freigebenden Signals verbunden und der andere Eingang ist mit einer Leitung 30 zum Empfangen eines Dateneingangssignals verbunden. Die Sourceelektrode (der Sourceanschluß) des Transistors ist mit einer Leitung 40 verbunden, und die Drainelektrode (der Drainanschluß) des Transistors 12 ist mit einer Leitung 50 verbunden, auf der der Treiber 10 ein Datenausgangssignal erzeugt.
Der Transistor 14 ist in einer CMOS-Pull-Down- Konfiguration aufgebaut, bei der das Gate des Transistors 14 über eine Leitung 60 und einen anderen Inverter 62 mit dem Ausgang eines anderen NAND-Gatters 64 mit zwei Eingängen verbunden ist. Ein Eingang des Gatters 64 ist ferner über einen weiteren Inverter 66 mit einer Leitung 30 verbunden und der andere Eingang des Gatters ist mit der Leitung 28 verbunden. Die Drainelektrode des Transistors 14 ist mit der Leitung 50 verbunden, und die Sourceelektrode des Transistors ist mit einer Leitung 70 verbunden.
Der Ausgangstreiber 10' ist dem Ausgangstreiber 10 ähnlich. (Zum Zwecke der Klarheit sind in der Zeichnung sich entsprechende Teile mit ähnlichen Bezugszeichen versehen, wobei die Bezugszeichen bezüglich der Komponenten des Treibers 10' zusätzlich mit einem Strich versehen sind).
Die Sourceelektroden der Transistoren 12 und 12' sind zum Empfangen eines Energieversorgungspotentials (Vcc) unmittelbar miteinander verbunden, und die Sourceelektroden der Transistoren 14 und 14' sind zum Empfangen eines Schaltungs-Massepotentials (Vss) unmittelbar miteinander verbunden. Die Verbindungen sind jedoch mit Streuinduktivitäten behaftet, deren Ursache teilweise in der Chipmetallisierung, der Drahtkontaktierung und in dem Leitungsgerüst liegt. (Die Streuinduktivitäten führen zu einem besonderen Problem bei Bausteinen, die der gewöhnlich mit 7400 bezeichneten Serie angehören und in DIL-Gehäusen (DIPs, Dual Inline Packages) untergebracht sind, bei denen die Masse- und Energieversorgungs-Anschlußstifte an den äußeren Enden des Gehäuses angeordnet sind).
Zu Erläuterungszwecken sind die Streuinduktivitäten durch diskrete Induktionsspulen dargestellt. Wie in der Zeichnung gezeigt, ist deshalb die Leitung 40 über eine Induktionsspule 80 (die die Streuinduktivitäten der Energieversorgungsleitung darstellt) mit einer Leitung 82 verbunden, an die das Energieversorgungspotential angelegt wird; und wie gezeigt, ist die Leitung 70 über eine Induktionsspule 84 (die die Streuinduktivitäten der Masseleitung darstellen) mit einer Leitung 86 verbunden, an die das Massepotential angelegt wird.
Die kapazitive Reaktanz der Last des Ausgangstreibers 10 ist in der Zeichnung durch einen zwischen die Leitungen 50 und 56 geschalteten diskreten Kondensator 90 dargestellt.
Zum Verständnis des Störimpulsproblems nehmen wir zunächst an, daß der Ausgangstreiber 10 in einem Zustand ist, in welchem der Transistor 12 "ein" und der Transistor 14 "aus" ist. In diesem Zustand wird über den Kondensator 90 ein "hoher" logischer Potentialpegel auf die Leitung 50 gelegt. Es wird ferner angenommen, daß der Ausgangstreiber 10' in einem Zustand ist, in welchem der Transistor 12 "aus" und der Transistor 14 "ein" ist, so daß ein "niedriger" logischen Potentialpegel auf der Leitung 50' erzeugt wird.
Als nächstes nehmen wir an, daß der Zustand des Ausgangstreibers 10 derart umgeschaltet wird, daß der Transistor 12 "aus"- und der Transistor 14 "ein"-geschaltet wird. Wenn der Transistor 14 eingeschaltet ist, wird das an dem Kondensator 90 anliegende Potential über den Transistor 14 an die Induktionsspule 84 angelegt. Als folge davon wird ein Störimpuls (Masseprellen) über der Induktionsspule 84 hervorgerufen. Da der Transistor 14' (des Ausgangstreibers 10') "ein"-geschaltet ist, wird der Störimpuls über den Transistor 14' zu der Leitung 50' übertragen. (Ein ähnlicher Störimpuls wird auf die Leitung 50' gelegt, wenn der Ausgangstreiber 10' in einem Zustand gehalten wird, in dem der Transistor 12' "ein"- und der Transistor 14' "aus"- geschaltet ist, während der Zustand des Ausgangstreibers 10 derart umgeschaltet wird, daß der Transistor 14' "aus"- und der Transistor 12 ein-geschaltet wird).
Das Störimpulsproblem ist hauptsächlich bei Ausgangstreibern anzutreffen, die als integrierte Hochgeschwindigkeits-CMOS-Schaltung hoher Treiberleistung konzipiert sind. Bei diesen Bausteinen der Serie 7400, die mit 74XXX, 74HXXX, 74SXXX und 74LSXXX bezeichnet werden, schaltet der Störimpuls den Bipolartransistor, der das Äquivalent zum (FET) Transistor 14' darstellt, aus, bevor der (Bipolar-)Transistor einen nennenswerten Störimpulspegel an den Ausgang des Ausgangstreibers legt. Auch bei den Bausteinen der Serie 7400, die mit 74HCXXX und 74HCTXXX bezeichnet werden, sind die Transistoren und Treiber, die die Äquivalente zu den Transistoren 12 und 14 sowie zu ihren Treiber darstellen, nicht leistungsstark genug, einen nennenswerten Störimpulspegel über den Spulen, die die Äquivalente zu den Induktionsspulen 80 und 84 darstellen, zu erzeugen. Wenn jedoch die Transistorkanallänge verkürzt wird (auf weniger als 2 um (ein millionstel Meter)) und die Transitorkanalbreite verbreitert wird, wird ein nennnenswerter Störimpulspegel in dem Äquivalent zu der Induktionsspule 84 erzeugt und auf das Äquivalent zu der Leitung 50 gelegt. Ein Störimpuls mit einer Anstiegszeit von weniger als einer Nanosekunde und einem Pegel über drei Volt wurde über dem Äquivalent zu der Induktionsspule 84 beobachtet, wenn sieben von acht Ausgangstreibern (ein Oktaltreiber) gleichzeitig umgeschaltet werden.
Für weitere Informationen über das Störimpulsproblem wird der Leser auf die US-PS 4 785 201 von Marcelo A. Martinez, die Veröffentlichungen in Electronics, Ausgabe vom 07. August 1986, Seiten 29 und 30, und Ausgabe vom 18. September 1986, Seiten 81 und 82, in der Patentschrift zitiert, sowie auf IEEE Journal of Solid-State Circuits, Bd. sc-22, Nr. 5, Oktober 1987, Seiten 709, 729-730 und 744-745, und auf Digest of Technical Papers IEEE International Solid- State Circuits Conference, 17.-18. Februar 1988, 0193- 6530/88/0000-0XXX$01.00., Seiten 88-89 und 120-123, verwiesen.

Offenbarung der Erfindung

Es ist daher die Hauptaufgabe der vorliegenden Erfindung, einen Ausgangstreiber mit verbesserter Störimpulsunterdrückung zu schaffen, der für hohe Geschwindigkeit und Treiberleistung sowie als integrierte Schaltung konzipiert ist.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen Ausgangstreiber mit unterdrückten Störimpulsen zu schaffen, der für hohe Geschwindigkeiten und Treiberleistung sowie als integrierte Schaltung konzipiert ist, wobei der Ausgangstreiber mit den Bausteinen (die in DIL-Gehäusen angeordnet sind, in denen die Masse- und Energieersorgungs-Anschlußstifte an den äußeren Enden des Gehäuses angeordnet sind) der Serie 7400 kompatibel ist.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen einfachen Ausgangstreiber mit unterdrückten Störimpulsen zu schaffen, der für hohe Geschwindigkeit und Treiberleistung sowie als integrierte Schaltung konzipiert ist.
Kurz umschrieben enthält die bevorzugte Ausführungsform eines BiCMOS-Ausgangstreibers gemäß der vorliegenden Erfindung einen Transistor, der zu einer Pull- up-Konfiguration zusammengeschaltet ist, um einen hohen logischen Potentialpegel auf einer Ausgangsleitung 112 zu erzeugen, wenn ein niedriger logischer Potentialpegel extern auf eine Eingangsleitung (110) gelegt wird. Die Ausführungsform enthält ferner einen Bipolartransistor, der zusammen mit zwei anderen (Feldeffekt-) Transistoren zu einer BiCMOS-Pull-Down-Konfiguration zusammengeschaltet ist, um das auf die Ausgangsleitung gelegte Potential auf einen (ersten) vorbestimmten Potentialpegel herunterzuziehen, wenn ein hoher logischer Potentialpegel extern auf die Eingangsleitung gelegt wird. Ein Transistorpaar ist vorgesehen, das zu einem Schwellenwertdetektor in einer (ersten) (Totem-pole-) Inverterkonfiguration zusammengeschaltet ist, um einen hohen logischen Potentialpegel zu erzeugen, wenn der Potentialpegel auf der Ausgangsleitung unter einen (zweiten) vorbestimmten Potentialpegel gezogen wird. Es ist ein weiteres Transistorpaar enthalten, das zu einer (zweiten) Inverterkonfiguration zusammengeschaltet ist, um ein Signal zu erzeugen, dessen Pegel gegenüber dem vom ersten Inverter erzeugten Signalpegel invertiert ist. Es ist noch ein weiteres Transistorpaar enthalten, das zu einer (dritten) Inverterkonfiguration zusammengeschaltet ist, um ein Signal zu erzeugen, dessen Pegel gegenüber dem extern auf die Eingangsleitung gelegten Signalpegel invertiert ist. Der Treiber enthält außerdem drei Transistoren, die zu einer NOR-Gatterkonfiguration zusammengeschaltet sind, um das vom zweiten Inverter erzeugte Signal mit dem vom dritten Inverter erzeugten Signal zu verknüpfen, sowie einen Transistor, der zu einer Pull-Down-Konfiguration zusammengeschaltet ist, um das von den BiCMOS-Pull-Down- Transistoren an die Ausgangsleitung angelegte Potential von dem (ersten) vorbestimmten Pegel auf einen niedrigen logischen Pegel herunterzuziehen, wenn ein von den NOR- Gatter-Transistoren erzeugtes Signal einen hohen logischen Pegel hat.
Diese und andere Aufgaben der vorliegenden Erfindung werden dem Durchschnittsfachmann ohne weiteres verständlich, nachdem er die ausführliche Beschreibung der bevorzugten Ausführungsform der vorliegenden Erfindung gelesen hat, die in den Figuren dargestellt ist.

Kurze Beschreibung der Zeichnungen

Es zeigen:
Fig.1 eine schematische Darstellung eines Ausgangstreiberpaars nach dem Stand der Technik,
Fig.2 eine schematische Darstellung eines BiCMOS- Ausgangstreibers nach der bevorzugten Ausführungsform der vorliegenden Erfindung, und
Fig.3 eine schematische Darstellung eines BiCMOS-NOR- Gatters, das in einer anderen Ausführungsform das in Fig.2 gezeigten BiCMOS-Ausgangstreibers verwendet wird.

Beste Ausführungsform der Erfindung

In Fig.2 ist die allgemein mit dem Bezugszeichen 100 bezeichnete Ausführungsform eines BiCMOS-Ausgangstreibers gemäß der vorliegenden Erfindung dargestellt. Unter Ansprechen auf den logischen Pegel eines extern auf eine mit 110 bezeichnete Leitung gelegten Signals erzeugt der Treiber 100 ein Signal mit einem invertierten logischen Pegel auf einer Leitung, die mit 112 bezeichnet ist. Um einen hohen logischen Potentialpegel auf der Leitung 112 zu erzeugen, enthält der Treiber 100, wie gezeigt, einen p-Kanal- (Feldeffekt)Transistor, der mit 120 bezeichnet ist, und der in CMOS-Pull-up-Konfiguration geschaltet ist. Genauer ausgedrückt ist der Transistor 120 derart geschaltet, daß an ein Ende des Transistorkanals, nachfolgend als Transistor- Sourceelektrode bezeichent, ein Energieversorgungspotential (Vcc) angelegt ist, daß das Transistorgate mit der Leitung 110 verbunden ist, und daß ein Ende des Transistorkanals, nachfolgend mit Transistor-Drainelektrode bezeichnet, mit der Leitung 112 verbunden ist.
Um den an der Leitung 112 angelegten Potentialpegel auf einen vorbestimmten Pegel herunterzuziehen, enthält, wie gezeigt, der Treiber 100 einen n-Kanal-Feldeffekttransistor, der mit 130 bezeichnet ist, einen weiteren n-Kanal- Feldeffekttransistor, der mit 132 bezeichnet ist, und einen npn-Bipolartransistor, der mit 134 bezeichnet ist, wobei die Kombination einen Aufbau ergibt, der nachfolgend als Bipolar-CMOS (BiCMOS) -Pull-Down-Konfiguration bezeichnet wird. Genauer ausgedrückt ist der Transistor 130 derart verschaltet, daß die Transistor-Drainelektrode mit der Leitung 112, das Transistorgate mit der Leitung 110 und die Transistor-Sourceelektrode mit einer Leitung verbunden ist, die mit 136 bezeichnet ist. Der Transistor 132 ist derart verschaltet, daß die Transistor-Drainelektrode mit einer Leitung 136, das Transistorgate mit der Leitung 112 verbunden ist, und an die Transistor-Sourceelektrode ein Massepotential (Vss) angelegt ist. Schließlich ist der Transistor 134 derart verschaltet, daß die Transistorbasis mit der Leitung 136, der Transistorkollektor (oder Emitter) mit der Leitung 112 verbunden ist, und an dem Transistoremitter (oder Kollektor) ein Massepotential (Vss) angelegt ist.
Um das an die Leitung 112 angelegte Potential von dem vorbestimmten Pegel auf einen niedrigen logischen Pegel herunterzuziehen, enthält der Treiber 100, wie gezeigt, folgende Komponenten: Ein Transistorpaar, das mit 150 und 152 bezeichnet ist und als Schwellenwertdetektor in einer Totem-pole-Inverter-Konfiguration zwischen die Leitung 112 und eine Leitung 154 geschaltet ist, ein weiteres Transistorpaar, das mit 156 und 158 bezeichnet ist und ebenfalls eine Totem-pole-Inverter-Konfiguration bildet, und in diesem Fall zwischen die Leitung 154 und eine Leitung 160 geschaltet ist, ein weiteres Transistorpaar, das mit 162 und 164 bezeichnet ist, das ebenfalls in einer Totem-pole- Inverter-Konfiguration und zwar in diesem Fall zwischen die Leitung 110 und eine Leitung 166 geschaltet ist, ein mit 168 und 170 bezeichnetes Transistorpaar, das nachstehend CMOS- NOR-Pull-up-Konfiguration genannt wird und mit der Leitung 160, der Leitung 166 und einer Leitung 172 verbunden ist, einen Transistor 174, der in einer Pull-Down-Konfiguration zwischen die Leitung 166 Leitung 172 geschaltet ist sowie einen Transistor 176, der ebenfalls in einer Pull-Down- Konfiguration und zwar in diesem Fall zwischen die Leitung 172 und die Leitung 112 geschaltet ist.
Genauer ausgedrückt sind die Transistoren 150 und 152 zu einer Totem-pole-Konfiguration zusammengeschaltet, wobei das Gate des Transistors 150 mit der Leitung 112 verbunden ist, an die Sourceelektrode des Transistors 150 ein Energieversorgungspotential (Vcc) angelegt ist, und die Drainelektrode des Transistors 150 mit einer Leitung 154 verbunden ist. Der Transistor 152 ist derart verschaltet, daß das Transistorgate mit der Leitung 112 und die Transistor-rainelektrode mit der Leitung 154 verbunden ist und an die Transistor-Sourceelektrode ein Massepotential (Vss) angelegt ist. In ähnlicher Weise ist der Transistor 156 derart verschaltet, daß das Transistorgate mit der Leitung 154 verbunden ist, an die Transistor-Sourceelektrode ein Energieversorgungspotential (Vcc) angelegt ist, und die Transistor-Drainelektrode mit der Leitung 160 verbunden ist. Der Transistor 158 ist derart verschaltet, daß das Transistorgate mit der Leitung 154 und die Transistor- Drainelektrode mit der Leitung 160 verbunden ist, und an die Transistor-Sourceelektrode ein Massepotential (Vss) angelegt ist. Desweiteren ist der Transistor 162 derart verschaltet, daß das Transistorgate mit der Leitung 110 verbunden ist, an die Transistor-Sourceelektrode ein Energieversorgungspotential (Vss) angelegt ist, und die Transistor-Drainelektrode mit der Leitung 166 verbunden ist. Der Transistor 164 ist derart verschaltet, daß das Transistorgate mit der Leitung 110 und die Transistor- Drainelektrode mit der Leitung 166 verbunden ist, und an die Transistor-ourceelektrode ein Massepotential (Vss) angelegt ist.
Die Transistoren 168 und 170 sind zu einer CMOS-NOR- Gatter-Pull-up-Konfiguration zusammengeschaltet, wobei das Gate des Transistors 168 mit der Leitung 160 verbunden ist, an die Sourceelektrode des Transistors 168 ein Energieversorgungspotential (Vcc) angelegt ist, und die Drainelektrode des Transistors 168 mit einer Leitung 190 verbunden ist. Der Transistor 170 ist derart verschaltet, daß das Transistorgate mit der Leitung 166, die Transistor- Sourceelektrode mit der Leitung 190 und die Transistor-Drainelektrode mit einer Leitung 172 verbunden ist.
Der Transistor 174 ist zu einer CMOS-Pull-Down- Konfiguration zusammengeschaltet, wobei das Transistorgate mit einer Leitung 166 verbunden ist, an die Transistor- Sourceelektrode ein Massepotential (Vss) angeschlossen ist und die Transistor-Drainelektrode mit der Leitung 172 verbunden ist. Der Transistor 176 ist ebenfalls zu einer CMOS-Pull-Down-Konfiguration zusammengeschaltet, wobei das Transistorgate mit der Leitung 172 verbunden ist, an die Transistor-Sourceelektrode ein Massepotential (Vss) angelegt ist, und die Transistor-Drainelektrode mit der Leitung 112 verbunden ist.
Bei der bevorzugten Ausführungsform haben die Feldeffekttransistoren die folgenden Parameter: Transistor Typ Schwellenspannung Kanalbreite Kanallänge p-Kanal n-Kanal
Bei der vorliegenden bevorzugten Ausführungsform hat der Bipolartransistor 134 die folgenden Parameter: Transistor Typ Emitterbreite Emitterlänge
Ausgangstreibersysteme gemäß der vorliegenden Erfindung verwenden acht ähnliche BiCMOS-Ausgangstreiber, die alle in einem einzelnen Baustein integriert sind. In Fig.2 sind die anderen BiCMOS-Ausgangstreiber durch einen Ausgangstreiber 100' dargestellt.
In Betriebsbereitschaft erzeugt der Transistor 120 unter Ansprechen auf einen extern auf die Leitung 110 gelegten niedrigen logischen Potentialpegel einen hohen logischen Potentialpegel auf der Leitung 112.
Unter Ansprechen auf einen extern auf die Leitung 110 gelegten hohen logischen Potentialpegel ziehen die Transistor 130, 132 und 134 das auf die Leitung 112 gelegte Potential auf einen (ersten) vorbestimmten Pegel herunter. (Der (erste) vorbestimmte Potentialpegel, auf den der Transistor 134 das an die Leitung 112 angelegte Potential herunterzieht, wird durch die Schwellenspannung des Transistor 132 festgelegt.) Es ist wichtig zu beachten, daß der Transistor 134 nicht in die Sättigung getrieben werden darf, wenn die Umschaltgeschwindigkeit maximiert und ein Masseprellen (Störimpulse) minimiert werden sollen.
Wenn der auf der Leitung 112 erzeugte Potentialpegel unter einen anderen (zweiten) vorbestimmten Pegel (der durch die Schwellenspannung des Transistors 150 festgelegt ist) fällt, erzeugen die Transistoren 150 und 152 einen hohen logischen Potentialpegel auf der Leitung 154. Unter Ansprechen darauf, legen die Transistoren 156 und 158 einen niedrigen logischen Potentialpegel auf die Leitung 160.
Unterdessen legen die Transistoren 162 und 164 unter Ansprechen auf den extern auf die Leitung 110 gelegten hohen logischen Potentialpegel einen niedrigen logischen Potentialpegel auf die Leitung 166, wodurch der Transistor 170 eingeschaltet wird. Solange jedoch der Transistor 168 eingeschaltet ist, legen die Transistoren 168, 170 und 174 keinen hohen logischen Potentialpegel auf die Leitung 172. Der Transistor 168 wird so lange nicht eingeschaltet, bis zwei (2) Gatterlaufzeiten (d.h. die durch die Transistoren 150 und 152 sowie die Transistoren 156 und 158 verursachten Verzögerungen) verstrichen sind, nachdem der auf die Leitung 112 gelegte Potentialpegel unter den (zweiten) vorbestimmten Pegel gefallen ist. Schließlich zieht der Transistor 176 unter Ansprechen auf einen von den Transistoren 168, 170 und 174 auf die Leitung 172 gelegten hohen logischen Potentialpegel den auf die Leitung 112 gelegten Potentialpegel von dem (ersten) vorbestimmten Potentialpegel auf einen niedrigen logischen Pegel.
Bei einer anderen Ausführungsform wird der Transistor 174 durch drei Transistoren ersetzt, die ähnlich wie die Transistoren 130, 132 und 134 zu einer BiCMOS-Pull- Down-Konfiguration zusammengeschaltet sind. Ferner werden die Transistoren 160 und 170 durch fünf Transistoren ersetzt, die zu einer BiCMOS-NOR-Gatter-Pull-up- Konfiguration zusammengeschaltet sind, die in Fig.3 dargestellt ist. Zwei mit 200 und 202 bezeichnete Transistoren sind zu einer CMOS-NOR-Gatter-Pull-up- Konfiguration zusammengeschaltet, wobei das Gate des Transistors 200 mit der Leitung 160 verbunden ist, an eine Sourceelektrode des Transistors ein Energieversorgungspotential (Vcc) angelegt ist, und die Drainelektrode des Transistors mit einer Leitung 210 verbunden ist. Der Transistor 202 ist derart verschaltet, daß das Transistorgate mit der Leitung 166, die Transistor- Sourceelektrode mit der Leitung 210 und die Transistor- Drainelektrode mit einer Leitung 212 verbunden ist.
Zwei mit 230 und 232 bezeichnete Transistoren sind zu einer CMOS-Pull-Down-Konfiguration zusammengeschaltet. Der Transistor 230 ist derart verschaltet, daß das Transistorgate mit der Leitung 166 verbunden ist, an die Transistor-Sourceelektrode ein Massepotential (Vss) angelegt ist, und die Transistor-Drainelektrode mit der Leitung 212 verbunden ist. Der Transistor 232 ist derart verschaltet, daß das Transistorgate mit der Leitung 160 verbunden ist, an die Transistor-Sourceelektrode ein Massepotential (Vss) angelegt ist und die Transistor-Drainelektrode ebenfalls mit der Leitung 112 verbunden ist.
Schließlich ist noch ein npn-Bipolartransistor vorgesehen, der mit 240 bezeichnet ist. Der Transistor 240 ist derart verschaltet, daß die Transistorbasis mit der Leitung 160 verbunden ist, an dem Transistorkollektor ein Energieversorgungspotential (Vcc) angelegt ist und der Transistoremitter mit der Leitung 172 verbunden ist.

Claims

1. Bipolar-CMOS-Ausgangstreiber mit folgenden Merkmalen:

eine Eingangsleitung (110)

eine Ausgangsleitung (112)

eine erste BICMOS-Pull-Down-Einrichtung (130, 132, 134) zum Herunterziehen des Potentialpegels, der an der Ausgangsleitung anliegt, wenn ein hoher logischer Potentialpegel an der Eingangsleitung anliegt, auf einen ersten vorbestimmten Potentialpegel, wobei die erste Pull- Down-Einrichtung folgende Merkmale umfaßt:

einen ersten Feldeffekttransistor (130) mit einem mit der Ausgangsleitung verbundenen Drainanschluß, einem mit der Eingangsleitung verbundenen Gate und mit einem Sourceanschluß,

einen zweiten Bipolartransistor (134) mit einer mit dem Sourceanschluß des ersten Transistors der ersten Pull-Down- Einrichtung verbundenen Basis, einem mit der Ausgangsleitung verbundenen Kollektoranschluß und mit einem Emitteranschluß, an den ein erstes Energieversorgungspotential angelegt ist,

einen dritten Feldeffekttransistor (132) mit einem mit dem Sourceanschluß des ersten Transistors der ersten Pull-Down- Einrichtung verbundenen Drainanschluß, einem mit der Ausgangsleitung verbundenen Gate, mit einem mit dem Emitteranschluß des zweiten Transistors der ersten Pull- Down-Einrichtung verbundenen Sourceanschluß und mit einem vorbestimmten Schwellenspannungspegel, der so groß ist, daß der dritte Transistor der ersten Pull-Down-Einrichtung verhindert, daß der zweite Transistor der ersten Pull-Down- Einrichtung einen Potentialpegel auf die Ausgangsleitung legt, der niedriger als der erste vorbestimmte Spannungspegel ist, und verhindert, daß der zweite Transistor der ersten Pull-Down-Einrichtung in die Sättigung geht, und

eine zweite Pull-Down-Einrichtung (176) zum Herunterziehen des Ausgangsleitungs-Potentialpegels von dem ersten vorbestimmten Potentialpegel auf einen niedrigen logischen Potentialpegel7 wobei die zweite Pull-Down-Einrichtung freigegeben wird, wenn das Ausgangsleitungspotential unter einen zweiten vorbestimmten Potentialpegel fällt.

2. Bipolar-CMOS-Ausgangstreiber nach Anspruch 1 mit weiteren Merkmalen:

eine Schwellenwert-Detektoreinrichtung (150..158) mit einem mit der Ausgangsleitung verbundenen Eingang und einem Ausgang, wobei die Schwellenwert-Detektoreinrichtung an ihrem Ausgang ein Signal erzeugt, dessen Zustand anzeigt, wann der Ausgangsleitungs-Potentialpegel niedriger als der zweite vorbestimmte Potentialpegel ist, und

eine Gattereinrichtung (168...174) mit einem mit dem Ausgang der Schwellenwert-Detektoreinrichtung verbundenen ersten Eingang, einem zweiten Eingang und mit einem mit der zweiten Pull-Down-Einrichtung (176) verbundenen Ausgang.

3. Bipolar-CMOS-Ausgangstreiber nach Anspruch 2, bei dem die zweite Pull-Down-Einrichtung enthält:

einen Transistor (176) mit einem mit dem Ausgang der Gattereinrichtung verbundenen Gate, einem mit der Ausgangsleitung verbundenen Drainanschluß und mit einem mit dem Emitteranschluß des zweiten Transistors der ersten Pull-Down-Einrichtung verbundenen Sourceanschluß.

4. Bipolar-CMOS-Ausgangstreiber nach Anspruch 3, bei dem die Schwellenwert-Detektoreinrichtung einen ersten Inverter mit folgenden Merkmalen aufweist:

ein erster Transistor (150) mit einem mit der Ausgangsleitung verbundenen Gate, einem Sourceanschluß, an den ein zweites Energieversorgungspotential angelegt ist, und mit einem mit der Gattereinrichtung verbundenen Drainanschluß, und

ein zweiter Transistor (152) mit einem mit dem Gate des ersten Transistors des ersten Inverters verbundenen Gate, einem mit dem Drainanschluß des ersten Transistors des ersten Inverters verbundenen Drainanschluß und mit einem mit dem Emitteranschluß des zweiten Transistors der ersten Pull-Down-Einrichtung verbundenen Sourceanschluß.

5. Bipolar-CMOS-Ausgangstreiber nach Anspruch 4, der einen zweiten Inverter mit folgenden Merkmalen enthält:

ein erster Transistor (156) mit einem mit dem Drainanschluß des ersten Transistors des ersten Inverters verbundenen Gate, einem mit dem Sourceanschluß des ersten Transistors des ersten Inverters verbundenen Sourceanschluß und mit einem mit dem ersten Eingang der Gattereinrichtung verbundenen Drainanschluß, und

ein zweiter Transistor (158) mit einem mit dem Gate des ersten Transistors des zweiten Inverters verbundenen Gate, einem mit dem Drainanschluß des ersten Transistors des zweiten Inverters verbundenen Drainanschluß und mit einem mit dem Emitteranschluß des zweiten Transistors (134) der ersten Pull-Down-Einrichtung verbundenen Sourceanschluß.

6. Bipolar-CMOS-Ausgangstreiber nach Anspruch 5, der einen dritten Inverter mit folgenden Merkmalen enthält:

ein erster Transistor (162) mit einem mit der Eingangsleitung verbundenen Gate, einem mit dem Sourceanschluß des ersten Transistors des ersten Inverters verbundenen Sourceanschluß und mit einem mit dem zweiten Eingang der Gattereinrichtung verbundenen Drainanschluß, und

ein zweiter Transistor (164) mit einem mit dem Gate des ersten Transistors des dritten Inverters verbundenen Gate, einem mit dem Drainanschluß des ersten Transistors des dritten Inverters verbundenen Drainanschluß und mit einem mit dem Emitteranschluß des zweiten Transistors der ersten Pull-Down-Einrichtung verbundenen Sourceanschluß.

7. Bipolar-CMOS-Ausgangstreiber nach Anspruch 6, bei dem die Gattereinrichtung folgende Merkmale aufweist:

ein erster Transistor (168) mit einem mit dem Drainanschluß des ersten Transistors des zweiten Inverters verbundenen Gate, einem mit dem Sourceanschluß des ersten Transistors des ersten Inverters verbundenen Sourceanschluß und mit einem Drainanschluß,

ein zweiter Transistor (170) mit einem mit dem Drainanschluß des ersten Transistors des dritten Inverters verbundenen Gate, einem mit dem Drainanschluß des ersten Transistors der Gattereinrichtung verbundenen Sourceanschluß und mit einem mit dem Gate des Transistors der zweiten Pull-Down-Einrichtung verbundenen Drainanschluß,

ein dritter Transistor (174) mit einem mit dem Gate des zweiten Transistors der Gattereinrichtung verbundenen Gate, einem mit dem Drainanschluß des zweiten Transistors der Gattereinrichtunng verbundenen Drainanschluß und mit einem mit dem Emitteranschluß des zweiten Transistors der ersten Pull-Down-Einrichtung verbundenen Sourceanschluß.

8. Bipolar-CMOS-Ausgangstreiber nach Anspruch 7 mit einer Pull-Up-Einrichtung, die einen Transistor (120) mit einem mit der Eingangsleitung verbundenen Gate, einem mit dem Sourceanschluß des ersten Transistors des ersten Inverters verbundenen Sourceanschluß und mit einem mit der Ausgangsleitung verbundenen Drainanschluß aufweist.

9. Bipolar-CMOS-Ausgangstreiber nach Anspruch 6, bei dem die Gattereinrichtung folgende Merkmale aufweist:

einen ersten Transistor (200) mit einem mit dem Drainanschluß des ersten Transistors des zweiten Inverters verbundenen Gate, einem mit dem Sourceanschluß des ersten Transistors des ersten Inverters verbundenen Sourceanschluß,

einen zweiten Transistor (202) mit einem mit dem Drainanschluß des ersten Transistors des dritten Inverters verbundenen Gate, einem mit dem Drainanschluß des ersten Transistors der Gattereinrichtung verbundenen Sourceanschluß und mit einem Drainanschluß, einen dritten Transistor (230) mit einem mit dem Gate des zweiten Transistors der Gattereinrichtung verbundenen Gate, einem mit dem Drainanschluß des zweiten Transistors der Gattereinrichtung verbundenen Drainanschluß und mit einem mit dem Emitteranschluß des zweiten Transistors der ersten Pull-Down-Einrichtung verbundenen Sourceanschluß,

einen vierten Transistor (232) mit einem mit dem Gate des ersten Transistors der Gattereinrichtung verbundenen Gate, einem mit dem Drainanschluß des zweiten Transistors der Gattereinrichtung verbundenen Drainanschluß und mit einem mit dem Emitteranschluß des zweiten Transistors der ersten Pull-Down-Einrichtung verbundenen Sourceanschluß, und einen fünften Bipolar-Transistor (240) mit einer mit dem Drainanschluß des zweiten Transistors der Gattereinrichtung verbundenen Basis, einem mit dem Sourceanschluß des ersten Transistors des ersten Inverters verbundenen Kollektoranschluß und mit einem mit dem Gate des Transistors der zweiten Pull-Down-Einrichtung verbundenen Emitteranschluß.

10. Bipolar-CMOS-Ausgangstreiber mit mindestens zwei Ausgangstreibern (100, 100'), die je folgende Merkmale aufweisen:

eine Eingangsleitung,

eine Ausgangsleitung,

eine erste BICMOS-Pull-Down-Einrichtung zum Herunterziehen des Potentialpegels, der auf der Ausgangsleitung anliegt, wenn ein hoher logischer Potentialpegel an der Eingangsleitung anliegt, auf einen ersten vorbestimmten Potentialpegel, wobei die erste Pull-Down-Einrichtung folgende Merkmale aufweist:

einen ersten Feldeffekttransistor mit einem mit der Ausgangsleitung verbundenen Drainanschluß, einem mit der Eingangsleitung verbundenen Gate und mit einem Sourceanschluß,

einen zweiten Bipolartransistor mit einer mit dem Sourceanschluß des ersten Transistors der ersten Pull-Down- Einrichtung verbundenen Basis, einem mit der Ausgangsleitung verbundenen Kollektoranschluß und mit einem Emitteranschluß, an den ein erstes Energieversorgungspotential angelegt ist,

einen dritten Feldeffekttransistor mit einem mit dem Sourceanschluß des ersten Transistors der ersten Pull-Down- Einrichtung verbundenen Drainanschluß, einem mit der Ausgangsleitung verbundenen Gate, einem mit dem Emitteranschluß des zweiten Transistors der ersten Pull- Down-Einrichtung verbundenen Sourceanschluß und mit einem vorbestimmten Schwellenspannungspegel, der so groß ist, daß der dritte Transistor verhindert, daß der zweite Transistor einen Potentialpegel auf die Ausgangsleitung legt, der niedriger als der erste vorbestimmte Potentialpegel ist, und verhindert, daß der zweite Transistor in die Sättigung geht, und

eine zweite Pull-Down-Einrichtung zum Herunterziehen des Ausgangsleitungs-Potentialpegels vom ersten vorbestimmten Potentialpegel auf einen niedrigen logischen Potentialpegel, wobei die zweite Pull-Down-Einrichtung freigegeben wird, wenn das Ausgangsleitungspotential unter einen zweiten vorbestimmten Potentialpegel fällt.