JP3586467B2 - Ｖｃｃ補償されたダイナミック閥値を備えたＣＭＯＳ入力 - Google Patents
Ｖｃｃ補償されたダイナミック閥値を備えたＣＭＯＳ入力 Download PDFInfo
- Publication number
- JP3586467B2 JP3586467B2 JP52507295A JP52507295A JP3586467B2 JP 3586467 B2 JP3586467 B2 JP 3586467B2 JP 52507295 A JP52507295 A JP 52507295A JP 52507295 A JP52507295 A JP 52507295A JP 3586467 B2 JP3586467 B2 JP 3586467B2
- Authority
- JP
- Japan
- Prior art keywords
- current path
- inverter
- path means
- switching threshold
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
Description
（発明の分野）
この発明は第１のスイッチング閥値を有する論理ゲートを備えた電子回路に関するものである。論理ゲートは少なくとも１つの入力信号を受信する少なくとも１つの入力端子と、出力信号を供給する出力端子と、それぞれの電圧供給へ接続する第１のおよび第２の供給電圧ノードを含んでいる。論理ゲートはさらに入力信号に応じて出力端子を充電するために、第１の供給電圧ノードと出力端子との間に第１の電流通路手段を、入力信号に応じて出力端子を放電するために、出力端子と第２の供給電圧ノードとの間に第２の電流通路手段を有している。
この発明は特に、がしかし排他的ではなく、相補性導電形の電界効果トランジスタ（FET）を備え、すなわち、ＮチャンネルFET（NFET）とＰチャンネルFET（PFET）を備え、また通常CMOS回路と称せられ、NOTとかNORとかNANDのような反転操作を典型的に実行する電子回路に関するものである。
（背景技術）
通常のCMOSインバータ10が図１に示されている。インバータ10はPFET12とNFET14とを含んでいる。PFET12のゲート12gはNFET14のゲート14gに連結されている。PFET12のソース電極12sはVccに連結され、NFET14のソース電極14sはアースに連結されている。PFET12のドレイン電極12dはNFET14のドレイン電極14dへ連結されている。インバータ10のスイッチング閥値はFET12と14の相対的な大きさと供給電圧Vccとに依存する。PFETのNFETに対する比が高いほどスイッチング閥値はより高くなる。スイッチング閥値がVcc/2でVccが2.7から3.6ボルトに変化し得る典型的な回路を仮定すると、そのスイッチング閥値は1.35から1.8ボルトへと変化することが可能だろう。このことは、例えば、もしインバータ10の入力が2.5nsのスルーレート（slew rate）で2.7から０ボルトへの傾斜で規定されるクロックパルスであり、設計がVccとは無関係なクロック信号の伝播時間を要求するのであれば、望ましいことではない。
（発明の目的）
そこで、本発明の目的は、スイッチング閥値が供給電圧レベルにわたり供給電圧レベルVccにほぼ依存しない標記に規定された回路を提供せんとするものである。
（発明の概要）
本発明によれば、この目的は、当該回路が、第１のまたは第２の電流通路手段のうちの少なくとも特定の１つの電流通路手段に並列な付加電流通路手段と、その特定の電流通路が導通（オン）にある時その付加電流通路手段をオンさせるための入力信号に応じた第１の制御手段と、その付加電流通路手段を非導通（オフ）にさせるための入力信号に応じた第２の制御手段とを具える電流増幅手段を含み、その第２の制御手段が第１のスイッチング閥値とは異なる第２のスイッチング閥値を備えたバッファ手段を含むことにより達成される。
本発明は、供給電圧レベルへの論理ゲートの第１のスイッチング閥値の依存が供給電圧レベルへの電流増幅手段の操作の依存を介して補償され得るという洞察に基づいている。第２のスイッチング閥値と第１のスイッチング閥値間に正確な極性の差を持たせることで、付加電流通路の特定の電流通路に対する寄与が供給電圧の増加とともに減少させられる。このことは供給電圧レベルとはほぼ関係なく入力電圧で回路を切換えることを可能とする。
【図面の簡単な説明】
本発明は以下の添付図面を参照し実施例によりさらに詳細に説明される。
図１は従来技術のインバータの回路線図である。
図２は本発明第１のインバタの回路線図である。
図３は本発明第２のインバータの回路線図である。
（好適な実施例の詳細な説明）
図２は本願発明第１の実施例に係るインバータを示す。インバータ20は電圧供給Vccからアースの範囲で動作可能で、入力端子22と出力端子24とを有している。インバータ20は第１のPFET26とNFET28を含んでいる。PFET26は入力端子22へ連結されるゲート26g、Vccへ連結されるソース26sおよびドレイン26dを有している。NFET28はゲート26gと入力端子22へ連結されるゲート28g、ドレイン26dへ連結されるドレイン28dおよびアースへ連結されるソース28sを有している。
インバータ20はまた第２のPFET30と第３のPFET32を含んでいる。第２のPFET30はVccへ連結されるソース30s、ドレイン30dおよびゲート30gを含んでいる。第３のPFET32はドレイン30dへ連結されるソース32s、出力端子24へ連結されるドレイン32dおよび入力端子22へ連結さるゲート32gを含んでいる。インバータ20は入力端子22へ連結されるその入力とゲート30gへ連結さるその出力を有する別のインバータ36を含んでいる。FET26と28は好適には、標準的インバータ（FET26と28からなる）が形成される時、ハイ（high）からロー（low）へのスイッチング閥値（標準インバータ26/28が切換わる電圧）がほぼVccの40％であるような大きさであるべきである。別のインバータ36のスイッチング閥値は好適にはVccのほぼ60％にセットされるべきである。この関係によりPFET30と32および別のインバータ36が以下の例で説明されるように実効的なスイッチング閥値を上昇させる。
入力が０と2.7ボルトの間で切換えられると規定され、Vccが2.7から3.6ボルトの範囲にあると仮定する。Vccが2.7ボルトに等しいと、標準インバータ26/28と別のインバータ36のスイッチング閥値はほぼそれぞれ1.1と1.6ボルトである。ハイからローへの遷移に先立ち、PFET30がオンするよう別のインバータ36はゲート30gを低く保持する。PFET26と32がオフでNFET28がオンだと出力端子24はアースに保持される。この時には回路を介して電流は流れない。入力電圧が降下すると、PFET26と32はオンし始めNFET28はオフになり始める。インバータ20の実効的なスイッチング閥値はかくてPFET26と32の両者に制御されてほぼ1.4ボルトに等しくなる。入力電圧が1.6ボルトに到達すると、別のインバータ36は切換わり始めPFET30をオフにする。しかしながら、別のインバータ36を介する伝播遅延のためPFET30は直ちにオフにはならない。それ故PFET30がオフになり始める前に、入力電圧が1.4ボルトを通過してしまうほど入力端での速度が十分に速いと、出力端子24での電圧は1.4ボルトで切換わり始めるだろう。別のインバータ36がPFET30をオフにすると、入力電圧は標準インバータ26/28の1.1ボルトのスイッチング閥値を過ぎて降下し続け、それで出力端子24での電圧は切換わり続ける。上述の例でわかるように、速いハイからローへの入力遷移の場合インバータ20の実効的なスイッチング閥値は約1.4ボルトになるであろう。
さてVccを3.6ボルトに等しくすると、標準インバータ26/28と別のインバータ36のハイからローへのスイッチング閥値はそれぞれ1.4と2.2ボルトになるであろう。もし同じ入力信号がインバータ20に印加されるなら、Vccが増加するにつれスイッチング閥値間差は増加するので、別のインバータ36は出力端子24での電圧に対しより早く切換わり始めるだろう。それ故PFET32からインバータ20の実効的スイッチング閥値への寄与は、PFET30がより速くオフになるから著しく小さくなるであろう。結果としてインバータ20の実効的スイッチング閥値は約1.5ボルトになるであろう。かくて本発明のこの実施例では0.9ボルトのVcc範囲にわたりたった0.1ボルトだけ変るインバータ20のダイナミックスイッチング閥値を創造する。
図２の実施例はローからハイへの遷移間ではスイッチング閥値に影響を与えない。入力電圧が上昇すると、別のインバータ36がPFET30をオンさせる前に、標準インバータ26/28のスイッチング閥値を介して電圧が伝達する。それで、PFET30と32はインバータ20のダイナミックスイッチング閥値を決定するのになんら機能しない。
図３は、影響される速いローからハイへの入力信号遷移の間に実効的スイッチング閥値が補償される本発明第２の実施例に係る構成されたインバータ120を示している。インバータ120は電圧供給Vccからアースの範囲で動作可能で、入力端子122と出力端子124を有している。インバータ120はPFET126と第１のNFET128を含んでいる。PFET126は入力端子122へ連結されるゲート126g、Vccへ連結されるソース126sおよびドレイン126dを有している。NFET128はゲート126gへ連結されるゲート128g、アースへ連結されるソース128sおよびドレイン126dへ連結されるドレイン128dを有している。
インバータ120はまた第２のNFET130と第３のNFET132を含んでいる。第２のNFET132は出力端子124へ連結されるドレイン132d、ソース132sおよびゲート132gを有している。第３のNFET130はソース132sへ連結されるドレイン130d、アースへ連結されるソース130sおよびゲート130gを有している。入力端子122へ連結されるその入力とゲート130gへ連結されるその出力を有する別のインバータ136はまたインバータ120に含まれている。
FET126と128は好適には、標準インバータ（FET126と128よりなる）が形成される時、ローからハイへのスイッチング閥値がVccの約40％であるような大きさであるべきである。別のインバータ136のローからハイへの閥値は好適にはVccの約60％にセットされるべきである。
回路動作を以下の例に従って説明する。入力は０と2.7ボルト間で切換えられると規定され、Vccが2.7から3.6ボルトの範囲にあると仮定する。Vccが2.7ボルトに等しいと、標準インバータ126/128と別のインバータ136のスイッチング閥値はほぼそれぞれ1.6と1.1ボルトである。ローからハイへの遷移に先立ち、別のインバータ136はゲート130gを高く保持し、NFET130をオンさせる。NFET128と132はオフとされPFET126はオンとされ、出力端子124をVccに保持する。
入力電圧が上昇すると、NFET128と132はオンし始めPFET126はオフになり始める。インバータ120の実効的スイッチング閥値は今やNFET128と132の効果の組合わせで約1.4ボルトである。入力電圧が1.1ボルトに到達すると、別のインバータ136は切換わり始め、NFET130をオフにする。NFET130がオフの時は、NFET132はもはや実効的なスイッチング閥値に寄与することなく、それで閥値は1.1ボルトにもどる。しかしながら、別のインバータ136を介する伝播遅延があるので、NFET130は直ちにオフになることはない。それ故、NFET130がオフになり始める前に、入力電圧が1.4ボルトを通過してしまうほど入力端での速度が十分に速いと、出力端子124での電圧は切換わり始めるだろう。別のインバータ136がNFET130をオフにすると、入力電圧はすなわち標準インバータ126/128の1.6ボルトのスイッチング閥値以上に上昇し続け、それで出力端子での電圧は切換わり続けるだろう。上述の例でわかるように、速いローからハイの入力遷移の場合、インバータ120の実効的スイッチング閥値は約1.4ボルトになるだろう。
Vccが3.6ボルトに等しいとすると、標準インバータ126/128と別のインバータ136のスイッチング閥値はそれぞれ2.2と1.4ボルトになるだろう。同じ入力信号がインバータ120に印加されると、Vccの増大につれスイッチング閥値間差も増大するから、別のインバータ136は出力端子124の電圧に対しより速く切換わり始めるだろう。それで、インバータ120の実効的ローよりハイへのスイッチング閥値へのNFET132からの寄与は、NFET130がより速くオフになるから著しく小さくなるだろう。その結果、インバータ120の実効的ローからハイへのスイッチング閥値は約1.5ボルトになるだろう。かくて本発明のこの実施例はインバータ120に関し0.9ボルトのVcc範囲にわたりほんの0.1ボルトだけ変化するダイナミックスイッチング閥値を創造する。
図３の実施例はハイからローへの入力信号遷移へは影響を与えない。入力電圧が減少すると、別のインバータ136がNFET130をオンする前に標準インバータ126/128のスイッチング閥値を介して電圧が伝達する。それ故NFET130と132はインバータ120のスイッチング閥値に影響を与えない。
添付図面はインバータ論理ゲートを示しているが、同じ原理がNORゲートやNANDゲートのような相補形FETを備えた他の論理ゲートにも適用可能なことは当業者に自明であろう。
この発明は第１のスイッチング閥値を有する論理ゲートを備えた電子回路に関するものである。論理ゲートは少なくとも１つの入力信号を受信する少なくとも１つの入力端子と、出力信号を供給する出力端子と、それぞれの電圧供給へ接続する第１のおよび第２の供給電圧ノードを含んでいる。論理ゲートはさらに入力信号に応じて出力端子を充電するために、第１の供給電圧ノードと出力端子との間に第１の電流通路手段を、入力信号に応じて出力端子を放電するために、出力端子と第２の供給電圧ノードとの間に第２の電流通路手段を有している。
この発明は特に、がしかし排他的ではなく、相補性導電形の電界効果トランジスタ（FET）を備え、すなわち、ＮチャンネルFET（NFET）とＰチャンネルFET（PFET）を備え、また通常CMOS回路と称せられ、NOTとかNORとかNANDのような反転操作を典型的に実行する電子回路に関するものである。
（背景技術）
通常のCMOSインバータ10が図１に示されている。インバータ10はPFET12とNFET14とを含んでいる。PFET12のゲート12gはNFET14のゲート14gに連結されている。PFET12のソース電極12sはVccに連結され、NFET14のソース電極14sはアースに連結されている。PFET12のドレイン電極12dはNFET14のドレイン電極14dへ連結されている。インバータ10のスイッチング閥値はFET12と14の相対的な大きさと供給電圧Vccとに依存する。PFETのNFETに対する比が高いほどスイッチング閥値はより高くなる。スイッチング閥値がVcc/2でVccが2.7から3.6ボルトに変化し得る典型的な回路を仮定すると、そのスイッチング閥値は1.35から1.8ボルトへと変化することが可能だろう。このことは、例えば、もしインバータ10の入力が2.5nsのスルーレート（slew rate）で2.7から０ボルトへの傾斜で規定されるクロックパルスであり、設計がVccとは無関係なクロック信号の伝播時間を要求するのであれば、望ましいことではない。
（発明の目的）
そこで、本発明の目的は、スイッチング閥値が供給電圧レベルにわたり供給電圧レベルVccにほぼ依存しない標記に規定された回路を提供せんとするものである。
（発明の概要）
本発明によれば、この目的は、当該回路が、第１のまたは第２の電流通路手段のうちの少なくとも特定の１つの電流通路手段に並列な付加電流通路手段と、その特定の電流通路が導通（オン）にある時その付加電流通路手段をオンさせるための入力信号に応じた第１の制御手段と、その付加電流通路手段を非導通（オフ）にさせるための入力信号に応じた第２の制御手段とを具える電流増幅手段を含み、その第２の制御手段が第１のスイッチング閥値とは異なる第２のスイッチング閥値を備えたバッファ手段を含むことにより達成される。
本発明は、供給電圧レベルへの論理ゲートの第１のスイッチング閥値の依存が供給電圧レベルへの電流増幅手段の操作の依存を介して補償され得るという洞察に基づいている。第２のスイッチング閥値と第１のスイッチング閥値間に正確な極性の差を持たせることで、付加電流通路の特定の電流通路に対する寄与が供給電圧の増加とともに減少させられる。このことは供給電圧レベルとはほぼ関係なく入力電圧で回路を切換えることを可能とする。
【図面の簡単な説明】
本発明は以下の添付図面を参照し実施例によりさらに詳細に説明される。
図１は従来技術のインバータの回路線図である。
図２は本発明第１のインバタの回路線図である。
図３は本発明第２のインバータの回路線図である。
（好適な実施例の詳細な説明）
図２は本願発明第１の実施例に係るインバータを示す。インバータ20は電圧供給Vccからアースの範囲で動作可能で、入力端子22と出力端子24とを有している。インバータ20は第１のPFET26とNFET28を含んでいる。PFET26は入力端子22へ連結されるゲート26g、Vccへ連結されるソース26sおよびドレイン26dを有している。NFET28はゲート26gと入力端子22へ連結されるゲート28g、ドレイン26dへ連結されるドレイン28dおよびアースへ連結されるソース28sを有している。
インバータ20はまた第２のPFET30と第３のPFET32を含んでいる。第２のPFET30はVccへ連結されるソース30s、ドレイン30dおよびゲート30gを含んでいる。第３のPFET32はドレイン30dへ連結されるソース32s、出力端子24へ連結されるドレイン32dおよび入力端子22へ連結さるゲート32gを含んでいる。インバータ20は入力端子22へ連結されるその入力とゲート30gへ連結さるその出力を有する別のインバータ36を含んでいる。FET26と28は好適には、標準的インバータ（FET26と28からなる）が形成される時、ハイ（high）からロー（low）へのスイッチング閥値（標準インバータ26/28が切換わる電圧）がほぼVccの40％であるような大きさであるべきである。別のインバータ36のスイッチング閥値は好適にはVccのほぼ60％にセットされるべきである。この関係によりPFET30と32および別のインバータ36が以下の例で説明されるように実効的なスイッチング閥値を上昇させる。
入力が０と2.7ボルトの間で切換えられると規定され、Vccが2.7から3.6ボルトの範囲にあると仮定する。Vccが2.7ボルトに等しいと、標準インバータ26/28と別のインバータ36のスイッチング閥値はほぼそれぞれ1.1と1.6ボルトである。ハイからローへの遷移に先立ち、PFET30がオンするよう別のインバータ36はゲート30gを低く保持する。PFET26と32がオフでNFET28がオンだと出力端子24はアースに保持される。この時には回路を介して電流は流れない。入力電圧が降下すると、PFET26と32はオンし始めNFET28はオフになり始める。インバータ20の実効的なスイッチング閥値はかくてPFET26と32の両者に制御されてほぼ1.4ボルトに等しくなる。入力電圧が1.6ボルトに到達すると、別のインバータ36は切換わり始めPFET30をオフにする。しかしながら、別のインバータ36を介する伝播遅延のためPFET30は直ちにオフにはならない。それ故PFET30がオフになり始める前に、入力電圧が1.4ボルトを通過してしまうほど入力端での速度が十分に速いと、出力端子24での電圧は1.4ボルトで切換わり始めるだろう。別のインバータ36がPFET30をオフにすると、入力電圧は標準インバータ26/28の1.1ボルトのスイッチング閥値を過ぎて降下し続け、それで出力端子24での電圧は切換わり続ける。上述の例でわかるように、速いハイからローへの入力遷移の場合インバータ20の実効的なスイッチング閥値は約1.4ボルトになるであろう。
さてVccを3.6ボルトに等しくすると、標準インバータ26/28と別のインバータ36のハイからローへのスイッチング閥値はそれぞれ1.4と2.2ボルトになるであろう。もし同じ入力信号がインバータ20に印加されるなら、Vccが増加するにつれスイッチング閥値間差は増加するので、別のインバータ36は出力端子24での電圧に対しより早く切換わり始めるだろう。それ故PFET32からインバータ20の実効的スイッチング閥値への寄与は、PFET30がより速くオフになるから著しく小さくなるであろう。結果としてインバータ20の実効的スイッチング閥値は約1.5ボルトになるであろう。かくて本発明のこの実施例では0.9ボルトのVcc範囲にわたりたった0.1ボルトだけ変るインバータ20のダイナミックスイッチング閥値を創造する。
図２の実施例はローからハイへの遷移間ではスイッチング閥値に影響を与えない。入力電圧が上昇すると、別のインバータ36がPFET30をオンさせる前に、標準インバータ26/28のスイッチング閥値を介して電圧が伝達する。それで、PFET30と32はインバータ20のダイナミックスイッチング閥値を決定するのになんら機能しない。
図３は、影響される速いローからハイへの入力信号遷移の間に実効的スイッチング閥値が補償される本発明第２の実施例に係る構成されたインバータ120を示している。インバータ120は電圧供給Vccからアースの範囲で動作可能で、入力端子122と出力端子124を有している。インバータ120はPFET126と第１のNFET128を含んでいる。PFET126は入力端子122へ連結されるゲート126g、Vccへ連結されるソース126sおよびドレイン126dを有している。NFET128はゲート126gへ連結されるゲート128g、アースへ連結されるソース128sおよびドレイン126dへ連結されるドレイン128dを有している。
インバータ120はまた第２のNFET130と第３のNFET132を含んでいる。第２のNFET132は出力端子124へ連結されるドレイン132d、ソース132sおよびゲート132gを有している。第３のNFET130はソース132sへ連結されるドレイン130d、アースへ連結されるソース130sおよびゲート130gを有している。入力端子122へ連結されるその入力とゲート130gへ連結されるその出力を有する別のインバータ136はまたインバータ120に含まれている。
FET126と128は好適には、標準インバータ（FET126と128よりなる）が形成される時、ローからハイへのスイッチング閥値がVccの約40％であるような大きさであるべきである。別のインバータ136のローからハイへの閥値は好適にはVccの約60％にセットされるべきである。
回路動作を以下の例に従って説明する。入力は０と2.7ボルト間で切換えられると規定され、Vccが2.7から3.6ボルトの範囲にあると仮定する。Vccが2.7ボルトに等しいと、標準インバータ126/128と別のインバータ136のスイッチング閥値はほぼそれぞれ1.6と1.1ボルトである。ローからハイへの遷移に先立ち、別のインバータ136はゲート130gを高く保持し、NFET130をオンさせる。NFET128と132はオフとされPFET126はオンとされ、出力端子124をVccに保持する。
入力電圧が上昇すると、NFET128と132はオンし始めPFET126はオフになり始める。インバータ120の実効的スイッチング閥値は今やNFET128と132の効果の組合わせで約1.4ボルトである。入力電圧が1.1ボルトに到達すると、別のインバータ136は切換わり始め、NFET130をオフにする。NFET130がオフの時は、NFET132はもはや実効的なスイッチング閥値に寄与することなく、それで閥値は1.1ボルトにもどる。しかしながら、別のインバータ136を介する伝播遅延があるので、NFET130は直ちにオフになることはない。それ故、NFET130がオフになり始める前に、入力電圧が1.4ボルトを通過してしまうほど入力端での速度が十分に速いと、出力端子124での電圧は切換わり始めるだろう。別のインバータ136がNFET130をオフにすると、入力電圧はすなわち標準インバータ126/128の1.6ボルトのスイッチング閥値以上に上昇し続け、それで出力端子での電圧は切換わり続けるだろう。上述の例でわかるように、速いローからハイの入力遷移の場合、インバータ120の実効的スイッチング閥値は約1.4ボルトになるだろう。
Vccが3.6ボルトに等しいとすると、標準インバータ126/128と別のインバータ136のスイッチング閥値はそれぞれ2.2と1.4ボルトになるだろう。同じ入力信号がインバータ120に印加されると、Vccの増大につれスイッチング閥値間差も増大するから、別のインバータ136は出力端子124の電圧に対しより速く切換わり始めるだろう。それで、インバータ120の実効的ローよりハイへのスイッチング閥値へのNFET132からの寄与は、NFET130がより速くオフになるから著しく小さくなるだろう。その結果、インバータ120の実効的ローからハイへのスイッチング閥値は約1.5ボルトになるだろう。かくて本発明のこの実施例はインバータ120に関し0.9ボルトのVcc範囲にわたりほんの0.1ボルトだけ変化するダイナミックスイッチング閥値を創造する。
図３の実施例はハイからローへの入力信号遷移へは影響を与えない。入力電圧が減少すると、別のインバータ136がNFET130をオンする前に標準インバータ126/128のスイッチング閥値を介して電圧が伝達する。それ故NFET130と132はインバータ120のスイッチング閥値に影響を与えない。
添付図面はインバータ論理ゲートを示しているが、同じ原理がNORゲートやNANDゲートのような相補形FETを備えた他の論理ゲートにも適用可能なことは当業者に自明であろう。
Claims (3)
- 第１のスイッチング閥値を備え、かつ：
−少なくとも１つの入力信号を受信する少なくとも１つの入力端子と；
−出力信号を供給する出力端子と；
−それぞれの電圧供給へ接続する第１のおよび第２の供給電圧ノードと；
−入力信号に応じて出力端子を充電するための第１の供給電圧ノードと出力端子との間の第１の電流通路手段と；
−入力信号に応じて出力端子を放電するための出力端子と第２の供給電圧ノードとの間の第２の電流通路手段と；
を有する論理ゲートを具えた電子回路において、
当該回路が；
−第１のまたは第２の電流通路手段のうちの少なくとも特定の１つの電流通路手段に並列な付加電流通路手段と；
−それぞれの電流通路がオンの時付加電流通路手段をオンさせるため入力信号に応答する第１の制御手段と；
−付加電流通路手段をオフさせるため入力信号に応答し、かつ、第１のスイッチング閥値とは異なる第２のスイッチング閥値を備えるバッファ手段を具えた第２の制御手段と；
を含むことを特徴とする電子回路。 - 請求項１記載の回路において、第１の電流通路手段が第１の導電形の電界効果トランジスタを具え、第２の電流通路手段が第１とは反対の第２の導電形の電界効果トランジスタを具え、付加電流通路手段が第１のおよび第２の電流通路手段のなかの特定の１つの電流通路手段と同じ導電形の電界効果トランジスタを具えることを特徴とする電子回路。
- 請求項２記載の回路において、論理ゲートがインバータ、NORゲート、NANDゲートのうちの少なくとも１つを具えることを特徴とする電子回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US21848194A | 1994-03-25 | 1994-03-25 | |
| US08/218,481 | 1994-03-25 | ||
| PCT/IB1995/000183 WO1995026590A1 (en) | 1994-03-25 | 1995-03-17 | Cmos input with vcc compensated dynamic threshold |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08511399A JPH08511399A (ja) | 1996-11-26 |
| JP3586467B2 true JP3586467B2 (ja) | 2004-11-10 |
Family
ID=22815291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52507295A Expired - Fee Related JP3586467B2 (ja) | 1994-03-25 | 1995-03-17 | Ｖｃｃ補償されたダイナミック閥値を備えたＣＭＯＳ入力 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5495187A (ja) |
| EP (1) | EP0700599B1 (ja) |
| JP (1) | JP3586467B2 (ja) |
| KR (1) | KR100365605B1 (ja) |
| DE (1) | DE69503205T2 (ja) |
| WO (1) | WO1995026590A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2896305B2 (ja) * | 1993-05-15 | 1999-05-31 | 株式会社東芝 | 半導体集積回路装置 |
| US5532617A (en) * | 1994-03-25 | 1996-07-02 | Philips Electronics North America Corporation | CMOS input with temperature and VCC compensated threshold |
| US5668488A (en) * | 1994-11-17 | 1997-09-16 | Advanced Micro Devices, Inc. | Input buffer for a high density programmable logic device |
| US5739713A (en) * | 1995-12-19 | 1998-04-14 | Advanced Micro Devices, Inc. | Deconvolution input buffer compensating for capacitance of a switch matrix of a high density programmable logic device |
| US5744982A (en) * | 1996-04-22 | 1998-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Input buffer circuit |
| US6147513A (en) * | 1998-05-01 | 2000-11-14 | Winbond Electronics Corporation | Method and circuit for logic input buffer |
| AU2003207915A1 (en) * | 2002-03-06 | 2003-09-16 | Igor Anatolievich Abrosimov | Line driver with reduced power consumption |
| US7203243B2 (en) * | 2003-03-10 | 2007-04-10 | Acuid Corporation (Guernsey) Limited | Line driver with reduced power consumption |
| WO2015045207A1 (ja) | 2013-09-27 | 2015-04-02 | パナソニック株式会社 | 半導体集積回路および半導体集積回路装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5859628A (ja) * | 1981-09-03 | 1983-04-08 | Toshiba Corp | Ｍｏｓ形論理回路 |
| US4533841A (en) * | 1981-09-03 | 1985-08-06 | Tokyo Shibaura Denki Kabushiki Kaisha | MOS logic circuit responsive to an irreversible control voltage for permanently varying its signal transfer characteristic |
| US4477741A (en) * | 1982-03-29 | 1984-10-16 | International Business Machines Corporation | Dynamic output impedance for 3-state drivers |
| US4553043A (en) * | 1983-03-28 | 1985-11-12 | Codex Corporation | High speed drive circuit |
| JPS644152A (en) * | 1987-06-26 | 1989-01-09 | Nec Corp | Cpu controlled type subscriber line control interface circuit |
| JP2542678B2 (ja) * | 1988-06-17 | 1996-10-09 | 富士通株式会社 | 半導体装置 |
| KR910005609B1 (ko) * | 1988-07-19 | 1991-07-31 | 삼성전자 주식회사 | 복수전압 ic용 입력신호 로직 판별회로 |
| JPH0270120A (ja) * | 1988-09-05 | 1990-03-09 | Nec Corp | 出力回路 |
| JPH02161817A (ja) * | 1988-12-14 | 1990-06-21 | Nec Corp | インバーター回路 |
| US4958089A (en) * | 1988-12-20 | 1990-09-18 | Gazelle Microcircuits, Inc. | High output drive FET buffer for providing high initial current to a subsequent stage |
| US4933574A (en) * | 1989-01-30 | 1990-06-12 | Integrated Device Technology, Inc. | BiCMOS output driver |
| US4999529A (en) * | 1989-06-30 | 1991-03-12 | At&T Bell Laboratories | Programmable logic level input buffer |
| JPH0793565B2 (ja) * | 1989-11-09 | 1995-10-09 | 日本電気株式会社 | レベル変換回路 |
| US5128555A (en) * | 1991-03-18 | 1992-07-07 | Motorola, Inc. | Pulsed CMOS logic circuit having selectable rise and fall times |
| JP2758735B2 (ja) * | 1991-06-26 | 1998-05-28 | 日本電気アイシーマイコンシステム株式会社 | 論理回路 |
| US5258665A (en) * | 1992-05-12 | 1993-11-02 | National Semiconductor Corporation | AC Miller-Killer circuit for L→Z transitions |
| US5341045A (en) * | 1992-11-06 | 1994-08-23 | Intel Corporation | Programmable input buffer |
-
1995
- 1995-03-17 EP EP95910702A patent/EP0700599B1/en not_active Expired - Lifetime
- 1995-03-17 DE DE69503205T patent/DE69503205T2/de not_active Expired - Fee Related
- 1995-03-17 KR KR1019950705239A patent/KR100365605B1/ko not_active IP Right Cessation
- 1995-03-17 JP JP52507295A patent/JP3586467B2/ja not_active Expired - Fee Related
- 1995-03-17 WO PCT/IB1995/000183 patent/WO1995026590A1/en active IP Right Grant
- 1995-06-12 US US08/489,242 patent/US5495187A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO1995026590A1 (en) | 1995-10-05 |
| KR100365605B1 (ko) | 2003-03-15 |
| JPH08511399A (ja) | 1996-11-26 |
| EP0700599A1 (en) | 1996-03-13 |
| KR960702698A (ko) | 1996-04-27 |
| DE69503205T2 (de) | 1999-02-11 |
| DE69503205D1 (de) | 1998-08-06 |
| US5495187A (en) | 1996-02-27 |
| EP0700599B1 (en) | 1998-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4777389A (en) | Output buffer circuits for reducing ground bounce noise | |
| US5115150A (en) | Low power CMOS bus receiver with small setup time | |
| US5440243A (en) | Apparatus and method for allowing a dynamic logic gate to operation statically using subthreshold conduction precharging | |
| US6593795B2 (en) | Level adjustment circuit and data output circuit thereof | |
| US6271713B1 (en) | Dynamic threshold source follower voltage driver circuit | |
| JPH05145384A (ja) | Ｃｍｏｓレシーバ入力インターフエース回路 | |
| WO2005107073A1 (en) | Break before make predriver and level-shifter | |
| JPH08111636A (ja) | プッシュプル出力ドライバ回路 | |
| JP2814905B2 (ja) | ドライバ／レシーバ回路 | |
| JP3586467B2 (ja) | Ｖｃｃ補償されたダイナミック閥値を備えたＣＭＯＳ入力 | |
| US5341338A (en) | Data output circuit with minimum power source noise | |
| US5684410A (en) | Preconditioning of output buffers | |
| KR20010108290A (ko) | 절연층상의 실리콘(ｓｏｉ) 도미노 회로 내에서바이폴라를 제거하기 위한 방법 및 장치 | |
| US6825699B2 (en) | Charge pump circuit, passive buffer that employs the charge pump circuit, and pass gate that employs the charge pump circuit | |
| US5334889A (en) | CMOS output buffer circuit with less noise | |
| US20050122141A1 (en) | Driver-side current clamping with non-persistent charge boost | |
| US5654652A (en) | High-speed ratio CMOS logic structure with static and dynamic pullups and/or pulldowns using feedback | |
| US5587667A (en) | Output buffer circuit for high-speed logic operation | |
| US4568844A (en) | Field effect transistor inverter-level shifter circuitry | |
| US6236234B1 (en) | High-speed low-power consumption interface circuit | |
| US5963076A (en) | Circuit with hot-electron protection and method | |
| KR20020091803A (ko) | 씨모스 출력 회로 | |
| US6133748A (en) | Crow-bar current reduction circuit | |
| JPH1198001A (ja) | 低雑音出力バッファ | |
| KR100432482B1 (ko) | 고속의전압스윙제한용풀업회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040713 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040809 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |