WO2015045207A1 - 半導体集積回路および半導体集積回路装置 - Google Patents

半導体集積回路および半導体集積回路装置 Download PDF

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transistor
integrated circuit
node
transistors
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剛 小池
泰宏 縣
山上　由展
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パナソニック株式会社
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    • H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET

Definitions

  • the present invention relates to a semiconductor integrated circuit device using a fin type transistor having a fin structure.
  • the driving capability of a transistor can be adjusted by adjusting the gate width and gate length of the transistor or changing the number of transistors connected in parallel. .
  • Patent Document 1 discloses a semiconductor electronic circuit in which a plurality of transistors having different gate lengths or gate widths are arranged, a transistor according to necessity is selected and connected, and the drive capability can be adjusted. Has been.
  • FIG. 15 is a schematic diagram showing an outline of a fin-type transistor.
  • the source and drain have raised three-dimensional structures called fins.
  • the gate is arrange
  • the channel region is formed by three surfaces of the fin, so that the controllability of the channel is greatly improved as compared with the conventional structure. Therefore, effects such as reduction of leakage power, improvement of on-current, and reduction of operating voltage are obtained, and the performance of the semiconductor integrated circuit is improved.
  • the shape of the gate and diffusion layer of the transistor and the shape of the wiring pattern greatly affect the uniformity of device characteristics and the yield.
  • the gate width and gate length of the transistor are fixed values, for example, when the drive capability of the transistor is increased or decreased, it is conceivable to increase or decrease the number of parallel transistors.
  • the transistor drive capability value that can be taken in this case is limited to an integral multiple of the minimum capability transistor, and there is a problem in that the degree of freedom in design and the performance of the circuit are lowered.
  • This disclosure is intended to enable easy adjustment to a desired driving capability in a semiconductor integrated circuit using fin-type transistors.
  • the first conductivity configured by fin-type transistors having the same gate length and the same gate width.
  • the first transistor set having the transistor is provided in parallel with the first transistor set between the first node and the second node, and m (m And a second transistor set having an integer and m ⁇ 1 and m ⁇ n), wherein at least one of the n transistors of the first transistor set;
  • Oh At least one of the fine said second transistor pair of the m transistors has a gate, characterized in that it is connected to the input node.
  • a semiconductor integrated circuit device includes a plurality of semiconductor integrated circuits, and the plurality of semiconductor integrated circuits includes the first semiconductor integrated circuit that is the semiconductor integrated circuit according to the first aspect. It is characterized by being.
  • the semiconductor integrated circuit includes a first transistor set having n transistors connected in series, and a second transistor set having m transistors connected in series, and Connected in parallel.
  • the number of transistors connected in series differs between the first transistor group and the second transistor group, and the gate of at least one transistor is connected to the input node in each transistor group.
  • the on / off control of the two transistor sets can be performed in accordance with the input signal input from the input node. Therefore, a semiconductor integrated circuit having a desired driving capability can be realized by adjusting the number of transistors (n and m) in the first and second transistor groups.
  • the degree of freedom in designing the semiconductor integrated circuit and the semiconductor integrated circuit device including the semiconductor integrated circuit can be improved, and the performance thereof can be improved.
  • a semiconductor integrated circuit having a desired driving capability can be realized by connecting in parallel a transistor group having one or more transistors connected in series and varying the number of transistors in each transistor group.
  • FIG. 1 is a conceptual diagram illustrating a circuit configuration example of a semiconductor integrated circuit device according to a first embodiment.
  • FIG. 5 is a conceptual diagram illustrating another circuit configuration example of the semiconductor integrated circuit device according to the first embodiment. It is the figure which showed the structure of the drive circuit typically. It is the figure which showed an example of the drive circuit, and its drive capability.
  • FIG. 5 is a conceptual diagram illustrating another circuit configuration example of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 5 is a conceptual diagram illustrating another circuit configuration example of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 6 is a conceptual diagram illustrating a circuit configuration example of a semiconductor integrated circuit device according to a second embodiment.
  • FIG. 6 is a conceptual diagram illustrating a circuit configuration example of a semiconductor integrated circuit device according to a third embodiment.
  • FIG. 6 is a conceptual diagram illustrating a circuit configuration example of a semiconductor integrated circuit device according to a fourth embodiment.
  • FIG. 10 is a conceptual diagram illustrating another circuit configuration example of the semiconductor integrated circuit device according to the fourth embodiment.
  • FIG. 10 is a conceptual diagram illustrating another circuit configuration example of the semiconductor integrated circuit device according to the fourth embodiment. It is a conceptual diagram which shows the circuit structural example of the semiconductor integrated circuit device which concerns on other embodiment. It is a conceptual diagram which shows the other circuit structural example of the semiconductor integrated circuit device which concerns on other embodiment. It is a conceptual diagram which shows the other circuit structural example of the semiconductor integrated circuit device which concerns on other embodiment. It is a figure for demonstrating the structure of a fin type transistor.
  • the driving capability when k transistors (k ⁇ 1) having the same driving capability are connected in series is 1 / k times that of the transistor. Will be described. In an actual semiconductor integrated circuit, the driving capability may deviate from 1 / k times.
  • FIG. 1 is a conceptual diagram showing a circuit configuration example of a semiconductor integrated circuit device 1A according to the first embodiment.
  • the semiconductor integrated circuit device 1A is an inverter circuit including drive circuits 10 and 20 as semiconductor integrated circuits.
  • the drive circuit 10 is provided between a node n12 as a first node connected to the output node OUT and a node n13 as a second node connected to the ground, and the drive circuit 10 is connected in parallel.
  • Transistor sets G11, G12, and G13 are provided as the first or second transistor set.
  • the transistor set G11 includes an N-type transistor Tn11 connected between the node n12 and the node n13.
  • the gate of the N-type transistor Tn11 is connected to the input node n11 connected to the input node IN.
  • the transistor set G12 includes two N-type transistors Tn21 and Tn22 connected in series between the node n12 and the node n13.
  • the gates of the two N-type transistors Tn21 and Tn22 are both connected to the input node n11.
  • the transistor set G13 includes three N-type transistors Tn31, Tn32, and Tn33 connected in series between the node n12 and the node n13.
  • the gates of the three N-type transistors Tn31, Tn32, Tn33 are all connected to the input node n11.
  • the N-type transistors Tn11, Tn21, Tn22, and Tn31 to Tn33 are assumed to be transistors formed of fin-type transistors.
  • the gate length and the gate width of each fin-type transistor constituting each transistor are the same. That is, the driving capabilities of the N-type transistors Tn11, Tn21, Tn22, and Tn31 to Tn33 are assumed to be equal (the same applies to the other drawings).
  • the same means substantially the same, that is, includes some errors such as manufacturing errors.
  • “equal” means substantially equal, that is, includes some errors due to manufacturing errors and the like.
  • the drive circuit 20 includes a transistor set G21, G22, G23 as a first or second transistor set connected in parallel between a node n22 connected to the power source and a node n23 connected to the output node OUT. It has.
  • the transistor set G21 includes a P-type transistor Tp11 connected between the node n22 and the node n23.
  • the gate of the P-type transistor Tp11 is connected to the input node n21 connected to the input node IN.
  • the transistor set G22 includes two P-type transistors Tp21 and Tp22 connected in series between the node n22 and the node n23.
  • the gates of the two P-type transistors Tp21 and Tp22 are both connected to the input node n21.
  • the transistor set G23 includes three P-type transistors Tp31, Tp32, and Tp33 connected in series between the node n22 and the node n23.
  • the gates of the three P-type transistors Tp31, Tp32, Tp33 are all connected to the input node n21.
  • the P-type transistors Tp11, Tp21, Tp22, and Tp31 to Tp33 are transistors constituted by fin-type transistors.
  • the gate length and the gate width of each fin-type transistor constituting each transistor are the same. That is, the driving capabilities of the P-type transistors Tp11, Tp21, Tp22, Tp31 to Tp33 are assumed to be equal (the same applies to other drawings).
  • the drive capability is 1 ⁇ 2 of the transistor set G11.
  • the driving capability of the transistor set G13 is 1/3 that of the transistor set G11. Accordingly, the driving capability of the driving circuit 10 in which the three transistor groups G11, G12, and G13 are connected in parallel is approximately 1.8 (1 + 1/2 + 1/3) times that of the N-type transistor Tn11.
  • the drive capability of the drive circuit 20 in which the three transistor groups G21, G22, G23 are connected in parallel is about 1.8 times the drive capability of the P-type transistor Tp11.
  • a drive circuit semiconductor integrated circuit having a desired drive capability can be realized by connecting a plurality of transistor groups having different numbers of transistors connected in series in parallel.
  • the degree of freedom in design can be improved, and the performance of the drive circuit and the semiconductor integrated circuit device including the drive circuit can be improved.
  • the intermediate node n14 between the N-type transistor Tn21 and the N-type transistor Tn22 of the transistor set G12, the intermediate node n15 between the N-type transistors Tn31 and Tn32 of the transistor set G13, and / or the N-type transistor Tn32 Even if the intermediate node n16 between Tn33 and Tn33 is connected, the same effect can be obtained if the relationship in which the output node OUT is driven by the transistor sets having different numbers of series stages is maintained.
  • FIG. 1 shows an example in which each of the three transistor groups G11, G12, and G13 of the drive circuit 10 has a different number of transistors connected in series.
  • the transistor set G12 (second transistor set) may be connected in parallel.
  • each of the two transistor groups G11 and G11 includes an N-type transistor Tn11 connected between a node n12 and a node n13, and the gate of each N-type transistor Tn11 is Are connected to the input node n11.
  • the driving capability of the transistor set G12 is 1/2 that of the transistor set G11, as in FIG. Therefore, the drive capability of the drive circuit 10 in which the three transistor groups G11, G11, G12 are connected in parallel is 2.5 times the drive capability of the N-type transistor Tn11.
  • a drive circuit having a drive capability of 2.5 times the drive capability of the N-type transistor Tn11 can also be realized by connecting in parallel five transistor groups in which two N-type transistors Tn11 are connected in series.
  • the configuration of this aspect can be realized with a smaller area.
  • FIG. 3 is a diagram schematically showing the configuration of the drive circuit 10 according to this aspect.
  • the drive circuit 10 includes s (s ⁇ 1) transistor groups G11 having n (n ⁇ 1) N-type transistors connected in series, and s transistor groups G11. ,... Are connected in parallel between the node n12 and the node n13. Further, the drive circuit 10 includes t (t ⁇ 1) transistor sets G12 having m (m ⁇ 2 and m ⁇ n) N-type transistors connected in series, and the t transistor sets G12, Are connected in parallel between the node n12 and the node n13.
  • the drive circuit 10 includes y types (y ⁇ 2) of transistor sets (for example, transistor sets G11 and G12) having different numbers of transistors connected in series as described above. The nodes n12 and n13 are connected in parallel.
  • the drive circuit 10 having an N-type transistor as the same conductivity type has been described.
  • the drive circuit of the drive circuit 20 having the same conductivity type and a P-type transistor may be configured similarly. Is possible.
  • FIG. 4 is a diagram showing an example of specific drive circuits 10 and 20 configured based on FIG. 3 and the drive capability thereof.
  • the driving capabilities of the N-type transistors of the driving circuit 10 are all equal.
  • the driving capabilities of the P-type transistors of the driving circuit 20 are all equal.
  • the numerical value of the driving ability described in the table indicates how many times the driving ability is provided for one N-type transistor or one P-type transistor.
  • the driving ability is about 1.3 times.
  • a drive circuit semiconductor integrated circuit having a desired drive capability can be realized by appropriately changing the parameters shown in FIG. 3 to configure the drive circuits 10 and 20.
  • FIG. 4 shows an example in which the driving circuits 10 and 20 have a driving capability exceeding one time with respect to one N-type transistor or one P-type transistor, but n, s, m, t , Y can be changed to realize the driving circuits 10 and 20 having a driving capability of 1 times or less.
  • the drive circuits 10 and 20 shown in FIG. 4 may be formed into cells, and the drive circuits 10 and 20 formed into cells may be combined to form a semiconductor integrated circuit device.
  • design is improved and element arrangement (layout configuration) in the drive circuit can be grasped in advance, so that differences in layout between drive circuits with the same drive capability are limited, and variation in characteristics can be suppressed. become.
  • the inverter is configured by combining the drive circuits 10 and 20 according to this aspect has been described, but the present invention is not limited to this.
  • the drive circuit 10 according to this aspect may be combined with another semiconductor integrated circuit (drive circuit).
  • the semiconductor integrated circuit device 1A shown in FIG. 5 includes a drive circuit 21 instead of the drive circuit 20 of FIG.
  • the drive circuit 21 includes two P-type transistors Tp51 and Tp52 connected in parallel between the power supply and the output node OUT.
  • the gates of the P-type transistors Tp51 and Tp52 are connected to the input node IN.
  • the drive circuit 20 and a drive circuit other than the drive circuit 10 may be combined (not shown) as in FIG.
  • a semiconductor integrated circuit device 1A shown in FIG. 6 includes a drive circuit 21 instead of the drive circuit 20 of FIG. Further, the drive circuit 10 includes an N-type transistor Tn26 connected in parallel with the N-type transistor Tn22 in addition to the configuration of FIG. The gate of the N-type transistor Tn26 is connected to the input node n11.
  • the drive capability of the drive circuit 10 can be adjusted more finely.
  • the desired driving capability can be realized with a small area.
  • one N-type transistor Tn26 is connected in parallel to the N-type transistor Tn22.
  • the present invention is not limited to this.
  • N-type transistors connected in series may be connected in parallel with the N-type transistor Tn22.
  • the N-type transistor Tn26 may be connected in parallel with a plurality of N-type transistors connected in series. Specifically, for example, in FIG. 1, the N-type transistor Tn26 may be connected between the node n12 and the intermediate node n16 between the N-type transistors Tn32 and Tn33 (not shown). In this case, the N-type transistor Tn26 is connected in parallel with the N-type transistors Tn31 and Tn32.
  • a drive circuit using a P-type transistor for example, the drive circuit 20
  • the same transistor as described above can be connected in parallel, and the same effect can be obtained.
  • FIG. 7 is a conceptual diagram showing a circuit configuration example of the semiconductor integrated circuit device 2A according to the second embodiment.
  • a semiconductor integrated circuit device 2A shown in FIG. 7 includes a P-type precharge transistor Ts1 in the drive circuit 10 in addition to the semiconductor integrated circuit device 1A shown in FIG.
  • the precharge transistor Ts1 is connected between the power supply and the intermediate node n14 connecting the two N-type transistors Tn21 and Tn22 of the transistor set G12.
  • the gate of the precharge transistor Ts1 is connected to the input node n11.
  • the precharge transistor Ts1 when the input signal input from the input node IN (input node n11) is at a low level, that is, when the N-type transistors Tn21 and Tn22 are off, the precharge transistor Ts1 is turned on and the intermediate node n14 The voltage is precharged to the power supply voltage.
  • the precharge transistor Ts1 when the input signal input from the input node IN (input node n11) is at a high level, that is, when the N-type transistors Tn21 and Tn22 are on, the precharge transistor Ts1 is turned off and the precharge is released.
  • the voltage of the intermediate node n14 is precharged to the power supply voltage, so that the output signal is output to the output node OUT after receiving the input signal to the input node IN. It is possible to suppress delay variation until the signal is output.
  • connection destination of the precharge transistor Ts1 is not limited to the intermediate node n14.
  • it may be connected to an intermediate node n15 that connects two N-type transistors Tn31 and Tn32 in the transistor set G13 of the drive circuit 10.
  • the precharge transistor Ts1 may be connected to the intermediate node n16 that connects the two N-type transistors Tn32 and Tn33 of the transistor set G13.
  • the voltage to be precharged is not limited to the power supply, and may be another voltage higher than the ground and lower than the power supply.
  • leakage current can be suppressed by adjusting the gate width, gate length and / or the number of series stages of the precharge transistor to weaken the driving capability. Even in this case, the same effect as the semiconductor integrated circuit device 2A shown in FIG. 7 can be obtained.
  • connection destination of the precharge transistor is not limited to the intermediate node in the drive circuit 10.
  • it may be connected to an intermediate node n24 that connects two P-type transistors Tp21 and Tp22 in the transistor set G22 of the drive circuit 20.
  • an N-type transistor can be used as the precharge transistor.
  • the precharge transistor (N-type transistor) is connected between the intermediate node n24 and the ground, and the gate thereof is connected to the input node n21 (not shown). Even in this case, the same effect as the semiconductor integrated circuit device 2A shown in FIG. 7 can be obtained.
  • the precharge transistor (N-type transistor) may be connected to the intermediate node n25 connecting the two P-type transistors Tp31 and Tp32 of the transistor set G23, or the two P-type transistors Tp32, You may connect to the intermediate node n26 which connects Tp33.
  • FIG. 8 is a conceptual diagram showing a circuit configuration example of the semiconductor integrated circuit device 3A according to the third embodiment.
  • an intermediate node n25 connecting the P-type transistors Tp31 and Tp32 of the transistor set G23 of the drive circuit 20 is connected to a constant voltage power source. Connected as a power source.
  • the driving capability of the transistor set G23 is 1 ⁇ 2 that of the transistor set G21. Therefore, the drive capability of the drive circuit 20 is twice that of the P-type transistor Tp11.
  • the semiconductor integrated circuit device 3A shown in FIG. 8B includes an intermediate node n26 that connects the P-type transistors Tp32 and Tp33 of the transistor set G23 of the drive circuit 20 in addition to the semiconductor integrated circuit device 1A of FIG. It is connected to the node n23.
  • the driving capability of the transistor set G23 is 1 ⁇ 2 that of the transistor set G21. Therefore, the drive capability of the drive circuit 20 is twice that of the P-type transistor Tp11.
  • the drive capability of the drive circuit 10 can be adjusted in the same manner as described above.
  • the intermediate node n16 that connects the N-type transistors Tn32 and Tn33 of the transistor set G13 of the drive circuit 10 may be connected to a ground as a constant voltage power supply (not shown).
  • the driving capability of the driving circuit 10 is twice that of the N-type transistor Tn11.
  • the intermediate node n15 that connects the N-type transistors Tn31 and Tn32 of the transistor set G13 of the drive circuit 10 may be connected to the node n12.
  • the drive capability of the drive circuit 10 is twice that of the N-type transistor Tn11.
  • the drive capability can be adjusted while the number of elements of the N-type transistor of the drive circuit 10 and the P-type transistor of the drive circuit 20 are made the same. It becomes possible. This makes it possible to make the patterns of the gate and the diffusion layer uniform, and as a result, variations in the semiconductor integrated circuit device (drive circuit) and the device on which it is mounted can be suppressed.
  • a contact and a metal wiring that is not connected to any wiring may be provided in advance at an intermediate node that connects two transistors in the transistor set of the drive circuit.
  • the contact and the metal wiring are provided at the intermediate node n26 connecting the P-type transistors Tp32 and Tp33 of the transistor set G23. Then, when it is desired to adjust (increase) the drive capability of the drive circuit 20, mask correction for connecting the metal wiring to the power supply or the node n23 is performed. Further, for example, as an adjustment for reducing the driving capability, in FIG. 8A, a mask correction for cutting off the connection with the power source of the intermediate node n25 is possible.
  • FIG. 9 is a conceptual diagram showing a circuit configuration example of the semiconductor integrated circuit device 4A according to the fourth embodiment.
  • the connection destination of the gate of the N-type transistor Tn22 of the transistor set G12 is controlled from the input node n11.
  • the control node n17 is changed to supply the signal MODE1.
  • the connection destination of the gate of the N-type transistor Tn33 of the transistor set G13 is changed to the control node n18 that supplies the mode control signal MODE2 from the input node n11.
  • the mode control signal MODE1 is a control signal for controlling on / off of the N-type transistor Tn22
  • the mode control signal MODE2 is a control signal for controlling on / off of the N-type transistor Tn33.
  • the N-type transistors Tn22 and Tn33 are both controlled to be on and are both in a conductive state. Accordingly, the drive capability of the drive circuit 10 is about 1.8 times the drive capability of the N-type transistor Tn11, as in the drive circuit 10 of FIG.
  • the N-type transistor Tn22 is on-controlled while the N-type transistor Tn33 is off-controlled.
  • the transistor set G13 is turned off regardless of the input signal from the input node IN (input node n11). Therefore, the drive capability of the drive circuit 10 is 1.5 times the drive capability of the N-type transistor Tn11.
  • the drive capability of the drive circuit 10 is approximately 1.3 times the drive capability of the N-type transistor Tn11, and the mode control signals MODE1, When both MODE2 are at the low level, the drive capability of the drive circuit 10 is one time the drive capability of the N-type transistor Tn11.
  • the drive capability can be adjusted in the same manner as described above. Specifically, the drive capability can be adjusted by connecting a control node to a part of the gates of the transistors in each transistor set of the drive circuit 20 and supplying a mode control signal.
  • the drive capability of the drive circuit can be adjusted by the mode control signal.
  • the transistor is turned on by the mode control signal.
  • the transistor is turned off by the mode control signal and the leakage current is controlled. It is possible to control to reduce the amount. That is, a trade-off between the operation speed of the driving circuit and the leakage current can be achieved.
  • Such a circuit is useful, for example, as a drive circuit for a memory cell power supply when assisting memory operation.
  • the mode control signal MODE2 is connected to one N-type transistor Tn33 among the three N-type transistors Tn31, Tn32, and Tn33 connected in series in the transistor set G13. It is not limited to this.
  • the semiconductor integrated circuit device 4A even if the mode control signal MODE2 is connected to two N-type transistors Tn32, Tn33 among the three N-type transistors Tn31, Tn32, Tn33. Good. In this case, the same effect can be obtained.
  • the semiconductor integrated circuit device 4A in FIG. 10 can reduce the gate capacitance added to the input node n11 (input node IN) of the drive circuit 10 as compared with the semiconductor integrated circuit device in the other drawings.
  • power supplies may be connected to the N-type transistors to which the mode control signals MODE 1 and MODE 2 are given instead of the mode control signals MODE 1 and MODE 2.
  • the same effect as that of the circuit of FIG. 1 can be obtained, and the gate capacitance added to the input node n21 (input node IN) can be reduced.
  • an N-type transistor to which a mode control signal is given and an N-type transistor connected to the power source may be mixed.
  • the adjustment of the driving capability of the semiconductor integrated circuit device using the mode control signal is not limited to the adjustment of the driving capability in the driving circuit.
  • the driving capability may be adjusted using a mode control signal outside the driving circuit.
  • a semiconductor integrated circuit device 4B of FIG. 11 includes a drive circuit 21 connected between a power supply and an output node OUT, and three drive circuits 10A, 10B, connected in parallel between the output node OUT and the ground.
  • 10C is an inverter circuit.
  • a mode control transistor Tc1 is connected between the drive circuit 10B and the ground via a node n31.
  • a mode control transistor Tc2 is connected between the drive circuit 10C and the ground via a node n32.
  • the drive circuit 21 includes two P-type transistors Tp51 and Tp52 connected in parallel between the power supply and the output node OUT, and their gates are connected to the input node IN. ing.
  • the drive circuits 10A, 10B, and 10C include two transistor sets G11 and G12 connected in parallel.
  • the transistor sets G11 and G12 have the same configuration as that in FIG. 1, and detailed description thereof is omitted here.
  • the mode control transistor Tc1 switches the active state / inactive state of the drive circuit 10B based on the mode control signal MODE1.
  • the mode control transistor Tc2 switches the active state / inactive state of the drive circuit 10C based on the mode control signal MODE2.
  • the total drive capability (the number of active drive circuits) of the three drive circuits 10A, 10B, and 10C is changed by the mode control signals MODE1 and MODE2, and as a result, the drive capability of the semiconductor integrated circuit device 4B is adjusted. be able to.
  • the semiconductor integrated circuit device 4B includes three drive circuits 10A, 10B, and 10C connected in parallel between the output node OUT and the ground, but the power supply, the output node OUT, and In the meantime, a plurality of drive circuits having P-type transistors are connected in parallel, and a mode control transistor is connected to some or all of them to switch the active state / inactive state of these drive circuits. Good.
  • Embodiments 1 to 4 have been described as examples of the technology disclosed in the present application.
  • the technology in the present disclosure is not limited to this, and can be applied to embodiments in which combinations, changes, replacements, additions, omissions, and the like are appropriately performed.
  • the semiconductor integrated circuit device has been described as an inverter, but the present invention is not limited to this.
  • the semiconductor integrated circuit driving circuit
  • the semiconductor integrated circuit may be applied to another basic gate such as an AND circuit, a NAND circuit, an OR circuit, a NOR circuit, an EOR (Exclusive OR) circuit, an ENOR (Exclusive NOR) circuit, or a composite gate.
  • the semiconductor integrated circuit driving circuit
  • the semiconductor integrated circuit may be applied to other semiconductor integrated circuit devices such as memory cells and dynamic circuits.
  • FIG. 12 shows an example in which the drive circuits 10 and 20 according to the present disclosure are applied to a NAND circuit.
  • two semiconductor integrated circuit devices 5A NAND circuits
  • two drive circuits 20 and 20 connected in parallel between the output node OUT and the ground.
  • Drive circuits 10 and 10 connected to each other. That is, the node n22 of each drive circuit 20 is connected to the power supply, while the node n23 is connected to the output node OUT.
  • the node n12 of one drive circuit 10 (the drive circuit 10 on the upper side of the drawing) is connected to the output node OUT, while the node n13 is connected to the node n12 of the other drive circuit 10 (the drive circuit 10 on the lower side of the drawing). Has been.
  • the node n13 of the other drive circuit 10 is connected to the ground.
  • the input node n21 of one drive circuit 20 and the input node n11 of one drive circuit 10 are connected to one input node IN0 of the semiconductor integrated circuit device 5A, and the input node n21 of the other drive circuit 20 and The input node n11 of the other drive circuit 10 is connected to the other input node IN1 of the semiconductor integrated circuit device 5A.
  • Each drive circuit 10 includes two transistor sets G11 and G12 connected in parallel.
  • each drive circuit 20 includes two transistor sets G21 and G22 connected in parallel.
  • the transistor groups G11, G12, G21, and G22 have the same configuration as that in FIG. 1, and detailed description thereof is omitted here.
  • FIG. 13 shows another example in which the drive circuits 10 and 20 according to the present disclosure are applied to a NAND circuit.
  • a semiconductor integrated circuit device 5A of FIG. 13 includes a transistor set G13 in place of the transistor set G12 in the drive circuit 10 on the lower side of the drawing. Further, a drive circuit 21 similar to that shown in FIG. 5 is provided instead of the drive circuit 20 on the right side of the drawing.
  • the NAND circuit may be configured by combining drive circuits having different configurations.
  • the driving device may be applied to a bias adjustment circuit 5B as a semiconductor integrated circuit device for adjusting the bias.
  • the bias adjustment circuit 5B shown in FIG. 14 includes drive circuits 10 and 21 as in FIG.
  • the drive circuit 21 includes two P-type transistors Tp51 and Tp52 connected in parallel between the power supply and the output node OUT, and their gates are both connected to the ground.
  • the drive circuit 10 is a circuit having the same configuration as that in FIG. 5, and a detailed description thereof is omitted here.
  • the output node OUT Supplies the power supply voltage.
  • the input signal input from the input node IN input node n11
  • the N-type transistors Tn11, Tn21, Tn22, Tn31 to Tn33 are turned on, and the drive circuit 21 and the drive circuit 10 supply the power supply voltage. Is divided and output from the output node OUT.
  • the voltage level of the output signal output from the output node OUT can be adjusted by changing the driving capability of the driving circuit 10.
  • the bias adjustment circuit 5B shown in FIG. 14 can adjust the output signal output to the output node OUT to a desired voltage level. Therefore, it is useful for a semiconductor integrated circuit device or the like that requires fine adjustment of the bias voltage. Specifically, for example, it is useful when finely adjusting the voltage level of the memory cell when performing writing or reading assistance of the memory cell.
  • the same effect can be obtained by changing the P-type transistors Tp51 and Tp52 of the drive circuit 21 to N-type transistors and connecting their gates to a power source.
  • the drive circuit 21 including the P-type transistor is always on-controlled, but the present invention is not limited to this.
  • the same effect can be obtained by connecting the gates of the N-type transistors Tn11, Tn21, Tn22, and Tn31 to Tn33 of the drive circuit 10 to the power supply so that they are always on-controlled.
  • the same effect can be obtained by changing all of the N-type transistors Tn11, Tn21, Tn22, Tn31 to Tn33 of the drive circuit 10 to P-type transistors and connecting their gates to the ground.
  • the semiconductor integrated circuit according to the present disclosure can adjust the driving capability even when the gate width and the gate length are fixed values. Therefore, it is useful for a semiconductor integrated circuit device having a basic gate such as an inverter, NAND, OR, a memory cell, a dynamic circuit, and the like.

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Abstract

　駆動回路（１０）は、ノード（ｎ１２）とノード（ｎ１３）との間に設けられており、Ｎ型トランジスタ（Ｔｎ１１）を有するトランジスタ組（Ｇ１１）と、トランジスタ組（Ｇ１１）と並列に設けられており、２個直列に接続されたＮ型トランジスタ（Ｔｎ２１，Ｔｎ２２）を有するトランジスタ組（Ｇ１２）とを備える。Ｎ型トランジスタ（Ｔｎ１１）およびＮ型トランジスタ（Ｔｎ２１，Ｔｎ２２）の少なくともいずれか一方は、ゲートが、入力ノードに接続されている。

Description

半導体集積回路および半導体集積回路装置
　本発明は、フィン構造を有するフィン型トランジスタを用いた半導体集積回路装置に関する。
　従来の半導体集積回路の設計において、トランジスタの駆動能力は、そのトランジスタのゲート幅やゲート長を調整したり、並列接続するトランジスタ数を変更したりすることによって調整可能であることが知られている。
　特許文献１では、ゲート長またはゲート幅の異なる複数のトランジスタを配置し、それらのなかから必要に応じたトランジスタを選択して、接続することによって、駆動能力を調整可能にした半導体電子回路が開示されている。
　また近年、半導体デバイスの分野において、フィン構造のトランジスタ（以下、フィン型トランジスタと称する）の利用が提案されている。図１５はフィン型トランジスタの概略を示す模式図である。二次元構造のＭＯＳトランジスタと異なり、ソースおよびドレインはフィンと呼ばれる隆起した立体構造を持つ。そしてこのフィンを包むように、ゲートが配置されている。このフィン構造により、チャネル領域がフィンの３つの面で形成されるので、チャネルの制御性が従来よりも大幅に改善する。このため、リーク電力削減、オン電流の向上、さらには動作電圧の低減などの効果が得られ、半導体集積回路の性能が向上する。
特開平９－２７５５４号公報
　半導体微細プロセスにおいて、トランジスタのゲートや拡散層の形状、配線パタンの形状は、デバイスの特性の均一化や歩留まりに大きく影響する。特に、フィン型トランジスタでは、フィンの幅がトランジスタの特性に大きな影響を及ぼすため、ゲート幅およびゲート長が均一なフィン型トランジスタを用いた設計を行うことが好ましい。
　一方で、半導体集積回路の設計において、トランジスタのゲート幅およびゲート長を固定値にした場合において、例えばトランジスタの駆動能力を増減させるとき、トランジスタの並列数を増減させることが考えられる。しかしながら、この場合に取りうるトランジスタの駆動能力値は、最小能力のトランジスタの整数倍に制約されてしまうため、設計の自由度や回路の性能を下げてしまうという課題がある。
　本開示は、フィン型トランジスタを用いた半導体集積回路において、所望の駆動能力に容易に調整可能にすることを目的とする。
　本開示の第１態様では、入力ノード、並びに、第１および第２のノードと接続された半導体集積回路において、同一のゲート長および同一のゲート幅を有するフィン型トランジスタによって構成された第１導電型のトランジスタを複数個有しており、前記第１のノードと前記第２のノードとの間に設けられており、直列に接続されたｎ（ｎは整数、かつ、ｎ≧１）個の前記トランジスタを有する、第１のトランジスタ組と、前記第１のノードと前記第２のノードとの間に、前記第１のトランジスタ組と並列に設けられており、直列に接続されたｍ（ｍは整数、かつ、ｍ≧１、かつ、ｍ≠ｎ）個の前記トランジスタを有する、第２のトランジスタ組とを備え、前記第１のトランジスタ組の前記ｎ個のトランジスタのうちの少なくとも１個、および前記第２のトランジスタ組の前記ｍ個のトランジスタのうちの少なくとも１個は、ゲートが、前記入力ノードに接続されていることを特徴とする。
　本開示の第２態様では、半導体集積回路装置は、複数個の半導体集積回路を備え、前記複数個の半導体集積回路は、第１態様記載の半導体集積回路である第１の半導体集積回路を含んでいることを特徴とする。
　この態様によると、半導体集積回路は、ｎ個直列に接続されたトランジスタを有する第１のトランジスタ組と、ｍ個直列に接続されたトランジスタを有する第２のトランジスタ組とを備えており、それらが並列に接続されている。そして、第１のトランジスタ組と第２のトランジスタ組とでは、直列接続されたトランジスタ数が異なっており、各トランジスタ組で少なくとも１個のトランジスタのゲートが入力ノードに接続されている。これにより、入力ノードから入力された入力信号に応じて、上記２つのトランジスタ組のオンオフ制御が可能となる。したがって、上記の第１および第２のトランジスタ組におけるトランジスタ数（ｎおよびｍ）を調整することによって、所望の駆動能力を有する半導体集積回路を実現することができる。さらに、半導体集積回路およびこれを備えた半導体集積回路装置の設計の自由度を向上させることが可能になるとともに、その性能を向上させることができる。
　本開示によると、１個以上直列接続されたトランジスタを有するトランジスタ組を並列接続し、各トランジスタ組のトランジスタ数を異ならせることによって、所望の駆動能力を有する半導体集積回路を実現することができる。
実施形態１に係る半導体集積回路装置の回路構成例を示す概念図である。 実施形態１に係る半導体集積回路装置の他の回路構成例を示す概念図である。 駆動回路の構成を模式的に示した図である。 駆動回路の一例およびその駆動能力を示した図である。 実施形態１に係る半導体集積回路装置の他の回路構成例を示す概念図である。 実施形態１に係る半導体集積回路装置の他の回路構成例を示す概念図である。 実施形態２に係る半導体集積回路装置の回路構成例を示す概念図である。 実施形態３に係る半導体集積回路装置の回路構成例を示す概念図である。 実施形態４に係る半導体集積回路装置の回路構成例を示す概念図である。 実施形態４に係る半導体集積回路装置の他の回路構成例を示す概念図である。 実施形態４に係る半導体集積回路装置の他の回路構成例を示す概念図である。 その他の実施形態に係る半導体集積回路装置の回路構成例を示す概念図である。 その他の実施形態に係る半導体集積回路装置の他の回路構成例を示す概念図である。 その他の実施形態に係る半導体集積回路装置の他の回路構成例を示す概念図である。 フィン型トランジスタの構造を説明するための図である。
　以下、本開示に係る実施形態について図面を参照して詳細に説明する。なお、以下の実施形態において、実質的に同一の構成に対する重複説明を省略する場合がある。また、本開示において、発明の理解を容易にするために、駆動能力が等しいトランジスタがｋ個（ｋ≧１）直列に接続された場合における駆動能力は、そのトランジスタの１／ｋ倍になるものとして説明を行う。実際の半導体集積回路において、その駆動能力は、１／ｋ倍からずれる場合がある。
　［実施形態１］
　図１は実施形態１に係る半導体集積回路装置１Ａの回路構成例を示す概念図である。
　図１に示すように、半導体集積回路装置１Ａは、半導体集積回路としての駆動回路１０，２０を備えたインバータ回路である。
　駆動回路１０は、出力ノードＯＵＴに接続された第１のノードとしてのノードｎ１２と、グランドに接続された第２のノードとしてのノードｎ１３との間に設けられており、並列に接続された第１または第２のトランジスタ組としてのトランジスタ組Ｇ１１，Ｇ１２，Ｇ１３を備えている。
　トランジスタ組Ｇ１１は、ノードｎ１２とノードｎ１３との間に接続されたＮ型トランジスタＴｎ１１を備えている。Ｎ型トランジスタＴｎ１１のゲートは、入力ノードＩＮに接続された入力ノードｎ１１に接続されている。
　トランジスタ組Ｇ１２は、ノードｎ１２とノードｎ１３との間において、直列に接続された２個のＮ型トランジスタＴｎ２１，Ｔｎ２２を備えている。２個のＮ型トランジスタＴｎ２１，Ｔｎ２２のゲートは、共に入力ノードｎ１１に接続されている。
　トランジスタ組Ｇ１３は、ノードｎ１２とノードｎ１３との間において、直列に接続された３個のＮ型トランジスタＴｎ３１，Ｔｎ３２，Ｔｎ３３を備えている。３個のＮ型トランジスタＴｎ３１，Ｔｎ３２，Ｔｎ３３のゲートは、共に入力ノードｎ１１に接続されている。
　本態様において、Ｎ型トランジスタＴｎ１１，Ｔｎ２１，Ｔｎ２２，Ｔｎ３１～Ｔｎ３３は、フィン型トランジスタによって構成されたトランジスタであるものとする。また、各トランジスタを構成するそれぞれのフィン型トランジスタのゲート長およびゲート幅は、同一であるものとする。すなわち、各Ｎ型トランジスタＴｎ１１，Ｔｎ２１，Ｔｎ２２，Ｔｎ３１～Ｔｎ３３の駆動能力は等しいものとする（他の図においても同様とする）。
　なお、本開示において、同一とは、実質的に同一であることを指し、すなわち製造上の誤差等の多少の誤差を含んでいる。また、本開示において、等しいとは、実質的に等しいことを指し、すなわち製造上の誤差等に起因する多少の誤差を含んでいる。
　駆動回路２０は、電源に接続されたノードｎ２２と、出力ノードＯＵＴに接続されたノードｎ２３との間において、並列に接続された第１または第２のトランジスタ組としてのトランジスタ組Ｇ２１，Ｇ２２，Ｇ２３を備えている。
　トランジスタ組Ｇ２１は、ノードｎ２２とノードｎ２３との間に接続されたＰ型トランジスタＴｐ１１を備えている。Ｐ型トランジスタＴｐ１１のゲートは、入力ノードＩＮに接続された入力ノードｎ２１に接続されている。
　トランジスタ組Ｇ２２は、ノードｎ２２とノードｎ２３との間において、直列に接続された２個のＰ型トランジスタＴｐ２１，Ｔｐ２２を備えている。２個のＰ型トランジスタＴｐ２１，Ｔｐ２２のゲートは、共に入力ノードｎ２１に接続されている。
　トランジスタ組Ｇ２３は、ノードｎ２２とノードｎ２３との間において、直列に接続された３個のＰ型トランジスタＴｐ３１，Ｔｐ３２，Ｔｐ３３を備えている。３個のＰ型トランジスタＴｐ３１，Ｔｐ３２，Ｔｐ３３のゲートは、共に入力ノードｎ２１に接続されている。
　本態様において、Ｐ型トランジスタＴｐ１１，Ｔｐ２１，Ｔｐ２２，Ｔｐ３１～Ｔｐ３３は、フィン型トランジスタによって構成されたトランジスタであるものとする。また、各トランジスタを構成するそれぞれのフィン型トランジスタのゲート長およびゲート幅は、同一であるものとする。すなわち、各Ｐ型トランジスタＴｐ１１，Ｔｐ２１，Ｔｐ２２，Ｔｐ３１～Ｔｐ３３の駆動能力は等しいものとする（他の図においても同様とする）。
　駆動回路１０のトランジスタ組Ｇ１２では、Ｎ型トランジスタＴｎ２１，Ｔｎ２２が２個直列に接続されているため、その駆動能力は、トランジスタ組Ｇ１１の１／２である。同様に、トランジスタ組Ｇ１３の駆動能力は、トランジスタ組Ｇ１１の１／３である。したがって、３個のトランジスタ組Ｇ１１，Ｇ１２，Ｇ１３が並列接続された駆動回路１０の駆動能力は、Ｎ型トランジスタＴｎ１１の駆動能力の約１．８（１＋１／２＋１／３）倍となる。
　同様に、３個のトランジスタ組Ｇ２１，Ｇ２２，Ｇ２３が並列接続された駆動回路２０の駆動能力は、Ｐ型トランジスタＴｐ１１の駆動能力の約１．８倍となる。
　以上のように、本態様によると、直列接続されたトランジスタ数の異なる複数のトランジスタ組を並列に接続することによって、所望の駆動能力を有する駆動回路（半導体集積回路）を実現することができる。これにより、設計の自由度を向上させることが可能になるとともに、駆動回路およびその駆動回路を備える半導体集積回路装置の性能を向上させることができる。
　なお、図１において、トランジスタ組Ｇ１２のＮ型トランジスタＴｎ２１とＮ型トランジスタＴｎ２２との間の中間ノードｎ１４と、トランジスタ組Ｇ１３のＮ型トランジスタＴｎ３１，Ｔｎ３２間の中間ノードｎ１５および／またはＮ型トランジスタＴｎ３２，Ｔｎ３３間の中間ノードｎ１６とが接続されていても、直列段数の異なるトランジスタ組によって出力ノードＯＵＴが駆動される関係が保たれていれば、同様の効果が得られる。
　また、図１では、駆動回路１０の３個のトランジスタ組Ｇ１１，Ｇ１２，Ｇ１３は、それぞれ、直列接続された個数の異なるトランジスタを有する例を示しているが、例えば、図２に示すように、直列接続されたトランジスタ数が等しい複数個（図２では２個）のトランジスタ組Ｇ１１，Ｇ１１（第１および第３のトランジスタ組）と、そのトランジスタ組Ｇ１１とは直列接続された個数の異なるトランジスタを有するトランジスタ組Ｇ１２（第２のトランジスタ組）とを並列に接続してもかまわない。
　具体的には、図２に示すように、２個のトランジスタ組Ｇ１１，Ｇ１１は、それぞれノードｎ１２とノードｎ１３との間に接続されたＮ型トランジスタＴｎ１１を備え、各Ｎ型トランジスタＴｎ１１のゲートは、共に入力ノードｎ１１に接続されている。
　トランジスタ組Ｇ１２の駆動能力は、図１と同様に、トランジスタ組Ｇ１１の１／２である。したがって、３個のトランジスタ組Ｇ１１，Ｇ１１，Ｇ１２が並列接続された駆動回路１０の駆動能力は、Ｎ型トランジスタＴｎ１１の駆動能力の２．５倍となる。
　なお、Ｎ型トランジスタＴｎ１１の駆動能力の２．５倍の駆動能力を有する駆動回路は、Ｎ型トランジスタＴｎ１１が２個直列接続されたトランジスタ組を５個並列に接続することによっても実現可能であるが、図２に示すように、本態様の構成の方が小面積で実現することができる。
　図３は、本態様に係る駆動回路１０の構成を模式的に示した図である。
　図３に示すように、駆動回路１０は、ｎ（ｎ≧１）個直列に接続されたＮ型トランジスタを有するトランジスタ組Ｇ１１をｓ（ｓ≧１）個備えており、ｓ個のトランジスタ組Ｇ１１，…は、ノードｎ１２とノードｎ１３との間において並列に接続されている。さらに、駆動回路１０は、ｍ（ｍ≧２かつｍ≠ｎ）個直列に接続されたＮ型トランジスタを有するトランジスタ組Ｇ１２をｔ（ｔ≧１）個備えており、ｔ個のトランジスタ組Ｇ１２，…は、ノードｎ１２とノードｎ１３との間において並列に接続されている。そして、駆動回路１０は、上記のように直列接続された個数の異なるトランジスタを有するトランジスタ組（例えば、トランジスタ組Ｇ１１およびＧ１２）をｙ種類（ｙ≧２）備えており、ｙ種類のトランジスタ組は、ノードｎ１２とノードｎ１３との間において並列に接続されている。
　なお、図３では、同一導電型として、Ｎ型のトランジスタを有する駆動回路１０について説明したが、同一導電型として、Ｐ型のトランジスタを有する駆動回路２０についても同様にして駆動回路を構成することが可能である。
　図４は、図３に基づいて構成した具体的な駆動回路１０，２０の一例およびその駆動能力を示した図である。なお、表内において、駆動回路１０のＮ型トランジスタの駆動能力はすべて等しいものとする。同様に、駆動回路２０のＰ型トランジスタの駆動能力はすべて等しいものとする。また、表内に記載している駆動能力の数値は、１個のＮ型トランジスタまたは１個のＰ型トランジスタに対して、何倍の駆動能力を有するかを示している。
　図４に示すように、回路構成（Ａ），（Ｆ）は、図３において、ｎ＝１、ｓ＝１、ｍ＝３、ｔ＝１、ｙ＝２の場合の回路構成例を示しており、駆動能力は約１．３倍である。
　同様に、回路構成（Ｂ），（Ｇ）は、ｎ＝１、ｓ＝１、ｍ＝２、ｔ＝１、ｙ＝２の場合の回路構成例を示しており、駆動能力は１．５倍である。回路構成（Ｃ），（Ｈ）は、ｎ＝１、ｓ＝１、ｍ＝３、ｔ＝２、ｙ＝２の場合の回路構成例を示しており、駆動能力は約１．６倍である。回路構成（Ｄ），（Ｉ）は、ｎ＝１、ｓ＝１、ｍ＝２、ｔ＝１、ｙ＝３の場合の回路構成例を示しており、駆動能力は約１．８倍である。具体的には、回路構成（Ｄ），（Ｉ）は、回路構成（Ｂ），（Ｇ）に加えて、３個のＰ型トランジスタ（図４（Ｄ））または３個のＮ型トランジスタ（図４（Ｉ））が直列に接続された３種類目のトランジスタ組が並列に接続されている。回路構成（Ｅ），（Ｊ）は、ｎ＝１、ｓ＝２、ｍ＝３、ｔ＝１、ｙ＝２の場合の回路構成例を示しており、駆動能力は約２．３倍である。
　以上のように、図３のパラメータを適宜変更して駆動回路１０，２０を構成することによって、所望の駆動能力を有する駆動回路（半導体集積回路）を実現することができる。
　なお、図４では、駆動回路１０，２０について、１個のＮ型トランジスタまたは１個のＰ型トランジスタに対して１倍を超える駆動能力を有する例について示したが、ｎ，ｓ，ｍ，ｔ，ｙの設定値を変えることによって、１倍以下の駆動能力を有する駆動回路１０，２０を実現することも可能である。
　また、図４の各駆動回路１０，２０について、セル化を行い、そのセル化した駆動回路１０，２０を組み合わせて半導体集積回路装置を形成してもよい。これにより、設計の容易性が向上するとともに、あらかじめ駆動回路内の素子配置（レイアウト構成）が把握できるため、駆動能力が同じ駆動回路間におけるレイアウトの違いが限定され、特性のばらつきの抑制が可能になる。
　また、図１および図２では、本態様に係る駆動回路１０，２０を組み合わせてインバータを構成する例について説明したが、これに限定されない。例えば、図５～図７に示すように、本態様に係る駆動回路１０と、他の半導体集積回路（駆動回路）とを組み合わせてもよい。
　具体的には、図５に示す半導体集積回路装置１Ａは、図１の駆動回路２０に代えて駆動回路２１を備えている。
　駆動回路２１は、電源と出力ノードＯＵＴとの間に並列に接続された２個のＰ型トランジスタＴｐ５１，Ｔｐ５２を備えている。Ｐ型トランジスタＴｐ５１，Ｔｐ５２のゲートは、入力ノードＩＮに接続されている。
　なお、図１および図２において、図５と同様に、駆動回路２０と、駆動回路１０以外の他の駆動回路とを組み合わせてもかまわない（図示しない）。
　図６に示す半導体集積回路装置１Ａは、図２の駆動回路２０に代えて駆動回路２１を備えている。また、駆動回路１０は、図２の構成に加えて、Ｎ型トランジスタＴｎ２２と並列に接続されたＮ型トランジスタＴｎ２６を備えている。Ｎ型トランジスタＴｎ２６のゲートは、入力ノードｎ１１に接続されている。
　これにより、駆動回路１０の駆動能力の調整をより細かく実施することができる。また、所望の駆動能力を得るために必要なトランジスタ数を削減することが可能となるため、小面積で所望の駆動能力を実現することが可能になる。
　なお、図６では、Ｎ型トランジスタＴｎ２２と並列に１個のＮ型トランジスタＴｎ２６が接続されているものとしたが、これに限定されない。例えば、Ｎ型トランジスタＴｎ２２と並列に、ｑ（ｑ≧１）個直列に接続されたＮ型トランジスタが接続されていてもよい。
　また、Ｎ型トランジスタＴｎ２６は、直列接続された複数個のＮ型トランジスタと並列に接続されていてもよい。具体的には、例えば図１において、Ｎ型トランジスタＴｎ２６は、ノードｎ１２と、Ｎ型トランジスタＴｎ３２，Ｔｎ３３間の中間ノードｎ１６との間に接続されていてもかまわない（図示しない）。この場合、Ｎ型トランジスタＴｎ２６は、Ｎ型トランジスタＴｎ３１，Ｔｎ３２と並列に接続される。
　また、Ｐ型トランジスタを用いた駆動回路（例えば駆動回路２０）においても、上記と同様のトランジスタの並列接続が可能であり、同様の効果が得られる。
　［実施形態２］
　図７は実施形態２に係る半導体集積回路装置２Ａの回路構成例を示す概念図である。
　図７に示す半導体集積回路装置２Ａは、図２の半導体集積回路装置１Ａに加えて、駆動回路１０にＰ型のプリチャージトランジスタＴｓ１を備えている。
　具体的には、プリチャージトランジスタＴｓ１は、電源と、トランジスタ組Ｇ１２の２個のＮ型トランジスタＴｎ２１，Ｔｎ２２を接続する中間ノードｎ１４との間に接続されている。プリチャージトランジスタＴｓ１のゲートは、入力ノードｎ１１に接続されている。
　以下において、半導体集積回路装置２Ａ（プリチャージトランジスタＴｓ１）の動作について詳細に説明する。
　半導体集積回路装置２Ａにおいて、入力ノードＩＮ（入力ノードｎ１１）から入力される入力信号がロウレベルのとき、すなわちＮ型トランジスタＴｎ２１，Ｔｎ２２がオフのとき、プリチャージトランジスタＴｓ１はオンとなり、中間ノードｎ１４の電圧は電源電圧にプリチャージされる。一方で、入力ノードＩＮ（入力ノードｎ１１）から入力される入力信号がハイレベルのとき、すなわちＮ型トランジスタＴｎ２１，Ｔｎ２２がオンのとき、プリチャージトランジスタＴｓ１はオフとなり、プリチャージは解除される。
　このように、Ｎ型トランジスタＴｎ２１，Ｔｎ２２がオフの場合においても、中間ノードｎ１４の電圧は、電源電圧にプリチャージされているため、入力ノードＩＮに入力信号を受けてから出力ノードＯＵＴに出力信号が出力されるまでの遅延ばらつきを抑制することができる。
　なお、プリチャージトランジスタＴｓ１の接続先は、中間ノードｎ１４に限定されない。例えば、図１において、駆動回路１０のトランジスタ組Ｇ１３における２個のＮ型トランジスタＴｎ３１，Ｔｎ３２を接続する中間ノードｎ１５に接続してもよい。同様に、トランジスタ組Ｇ１３の２個のＮ型トランジスタＴｎ３２，Ｔｎ３３を接続する中間ノードｎ１６にプリチャージトランジスタＴｓ１を接続してもよい。
　また、プリチャージする電圧は、電源に限定されず、グランドより高く、かつ電源より低い他の電圧であってもかまわない。或いは、プリチャージトランジスタのゲート幅、ゲート長および／または直列段数を調整して駆動能力を弱めることで、リーク電流の抑制を図ることができる。この場合においても、図７に記載の半導体集積回路装置２Ａと同様の効果が得られる。
　また、プリチャージトランジスタの接続先は、駆動回路１０内の中間ノードに限定されない。例えば、図７において、駆動回路２０のトランジスタ組Ｇ２２における２個のＰ型トランジスタＴｐ２１，Ｔｐ２２を接続する中間ノードｎ２４に接続されていてもよい。この場合、プリチャージトランジスタは、例えば、Ｎ型トランジスタを用いることができる。具体的は、そのプリチャージトランジスタ（Ｎ型トランジスタ）は、中間ノードｎ２４とグランドとの間に接続されるとともに、そのゲートは、入力ノードｎ２１に接続される（図示しない）。この場合においても、図７に記載の半導体集積回路装置２Ａと同様の効果が得られる。
　同様に、上記のプリチャージトランジスタ（Ｎ型トランジスタ）は、トランジスタ組Ｇ２３の２個のＰ型トランジスタＴｐ３１，Ｔｐ３２を接続する中間ノードｎ２５に接続してもよいし、２個のＰ型トランジスタＴｐ３２，Ｔｐ３３を接続する中間ノードｎ２６に接続してもよい。
　［実施形態３］
　図８は実施形態３に係る半導体集積回路装置３Ａの回路構成例を示す概念図である。
　図８（ａ）に示す半導体集積回路装置３Ａは、図１の半導体集積回路装置１Ａに加えて、駆動回路２０のトランジスタ組Ｇ２３のＰ型トランジスタＴｐ３１，Ｔｐ３２を接続する中間ノードｎ２５を定電圧電源としての電源に接続している。
　これにより、Ｐ型トランジスタＴｐ３１のソース－ドレイン間が実質的にショートされるため、トランジスタ組Ｇ２３の駆動能力は、トランジスタ組Ｇ２１の１／２となる。したがって、駆動回路２０の駆動能力は、Ｐ型トランジスタＴｐ１１の駆動能力の２倍となる。
　同様に、図８（ｂ）に示す半導体集積回路装置３Ａは、図１の半導体集積回路装置１Ａに加えて、駆動回路２０のトランジスタ組Ｇ２３のＰ型トランジスタＴｐ３２，Ｔｐ３３を接続する中間ノードｎ２６をノードｎ２３に接続している。
　これにより、Ｐ型トランジスタＴｐ３３のソース－ドレイン間が実質的にショートされるため、トランジスタ組Ｇ２３の駆動能力は、トランジスタ組Ｇ２１の１／２となる。したがって、駆動回路２０の駆動能力は、Ｐ型トランジスタＴｐ１１の駆動能力の２倍となる。
　駆動回路１０においても、上記と同様にして駆動回路１０の駆動能力の調整が可能である。具体的には、例えば、駆動回路１０のトランジスタ組Ｇ１３のＮ型トランジスタＴｎ３２，Ｔｎ３３を接続する中間ノードｎ１６を定電圧電源としてのグランドに接続してもよい（図示しない）。これにより、図８（ａ）と同様に、駆動回路１０の駆動能力は、Ｎ型トランジスタＴｎ１１の駆動能力の２倍となる。
　また、駆動回路１０のトランジスタ組Ｇ１３のＮ型トランジスタＴｎ３１，Ｔｎ３２を接続する中間ノードｎ１５をノードｎ１２に接続してもよい。これにより、図８（ｂ）と同様に、駆動回路１０の駆動能力は、Ｎ型トランジスタＴｎ１１の駆動能力の２倍となる。
　以上のように、本態様によると、半導体集積回路装置３Ａにおいて、駆動回路１０のＮ型トランジスタと駆動回路２０のＰ型トランジスタとの素子数を同じにしつつ、それぞれの駆動能力を調整することが可能となる。これにより、ゲートと拡散層とのパタンを一様にすることが可能となり、その結果、半導体集積回路装置（駆動回路）およびそれを搭載したデバイスのばらつきを抑制することができる。
　なお、駆動回路のトランジスタ組における２個のトランジスタを接続する中間ノードに予めコンタクトといずれの配線にも接続しないメタル配線とを設けてもよい。これにより、マスク修正によって駆動能力を調整したい場合に、ゲート層や拡散層を変更することなく、メタル配線層の修正のみによって駆動能力の調整が可能となる。
　具体的には、例えば図８（ａ）において、トランジスタ組Ｇ２３のＰ型トランジスタＴｐ３２，Ｔｐ３３を接続する中間ノードｎ２６に上記コンタクトと上記メタル配線とを設ける。そして、駆動回路２０の駆動能力を調整（増加）したい場合に、このメタル配線を電源またはノードｎ２３に接続するマスク修正を行う。また、例えば、駆動能力を減少させる調整として、図８（ａ）において、中間ノードｎ２５の電源との接続を切断するマスク修正も可能である。
　なお、本態様では、中間ノードの接続の一例について説明したが、他のトランジスタ組、および他の中間ノードにおいても同様の接続が可能であり、本態様と同様の効果が得られる。
　［実施形態４］
　図９は実施形態４に係る半導体集積回路装置４Ａの回路構成例を示す概念図である。
　図９に示す半導体集積回路装置４Ａでは、図１の半導体集積回路装置１Ａと比較して、駆動回路１０において、トランジスタ組Ｇ１２のＮ型トランジスタＴｎ２２のゲートの接続先が、入力ノードｎ１１からモード制御信号ＭＯＤＥ１を供給する制御ノードｎ１７に変更されている。同様に、トランジスタ組Ｇ１３のＮ型トランジスタＴｎ３３のゲートの接続先が、入力ノードｎ１１からモード制御信号ＭＯＤＥ２を供給する制御ノードｎ１８に変更されている。モード制御信号ＭＯＤＥ１は、Ｎ型トランジスタＴｎ２２をオンオフ制御する制御信号であり、モード制御信号ＭＯＤＥ２は、Ｎ型トランジスタＴｎ３３をオンオフ制御する制御信号である。
　以下において、モード制御信号ＭＯＤＥ１，ＭＯＤＥ２による駆動回路１０の駆動能力の調整について詳細に説明する。
　モード制御信号ＭＯＤＥ１，ＭＯＤＥ２が共にハイレベルのとき、Ｎ型トランジスタＴｎ２２およびＴｎ３３は、共にオン制御され、共に導通状態となる。したがって、駆動回路１０の駆動能力は、図１の駆動回路１０と同様に、Ｎ型トランジスタＴｎ１１の駆動能力の約１．８倍となる。
　一方で、モード制御信号ＭＯＤＥ１がハイレベルであり、モード制御信号ＭＯＤＥ２がロウレベルのとき、Ｎ型トランジスタＴｎ２２はオン制御される一方、Ｎ型トランジスタＴｎ３３はオフ制御される。その結果、入力ノードＩＮ（入力ノードｎ１１）からの入力信号によらず、トランジスタ組Ｇ１３は非導通状態となる。したがって、駆動回路１０の駆動能力は、Ｎ型トランジスタＴｎ１１の駆動能力の１．５倍となる。同様に、モード制御信号ＭＯＤＥ１がロウレベルであり、モード制御信号ＭＯＤＥ２がハイレベルのとき、駆動回路１０の駆動能力は、Ｎ型トランジスタＴｎ１１の駆動能力の約１．３倍となり、モード制御信号ＭＯＤＥ１，ＭＯＤＥ２が共にロウレベルのとき、駆動回路１０の駆動能力は、Ｎ型トランジスタＴｎ１１の駆動能力の１倍となる。
　駆動回路２０においても、上記と同様にして、駆動能力の調整が可能である。具体的には、駆動回路２０の各トランジスタ組内におけるトランジスタの一部のゲートに制御ノードを接続して、モード制御信号を与えることによって、駆動能力を調整することができる。
　以上のように、本態様では、モード制御信号によって駆動回路の駆動能力の調整ができる。これにより、例えば、駆動回路を高速動作させたい場合には、モード制御信号によってトランジスタをオン制御する一方、駆動回路が低速動作でもよい場合には、モード制御信号によってトランジスタをオフ制御してリーク電流を削減するという制御が可能となる。すなわち、駆動回路の動作速度と、リーク電流のトレードオフを図ることができる。このような回路は、例えば、メモリの動作補助を行う際のメモリセル電源の駆動回路などで有用である。
　なお、図９では、モード制御信号ＭＯＤＥ２は、トランジスタ組Ｇ１３の直列接続された３個のＮ型トランジスタＴｎ３１，Ｔｎ３２，Ｔｎ３３のうちの１個のＮ型トランジスタＴｎ３３に接続されるものとしたが、これに限定されない。例えば、図１０に示すように、半導体集積回路装置４Ａにおいて、モード制御信号ＭＯＤＥ２が３個のＮ型トランジスタＴｎ３１，Ｔｎ３２，Ｔｎ３３のうちの２個のＮ型トランジスタＴｎ３２，Ｔｎ３３に接続されていてもよい。この場合においても、同様の効果が得られる。さらに、図１０における半導体集積回路装置４Ａは、他図における半導体集積回路装置と比較して、駆動回路１０の入力ノードｎ１１（入力ノードＩＮ）に付加されるゲート容量を削減することができる。
　また、図９，図１０において、モード制御信号ＭＯＤＥ１，ＭＯＤＥ２が与えられたＮ型トランジスタについて、モード制御信号ＭＯＤＥ１，ＭＯＤＥ２に代えて、電源が接続されていてもよい。これにより、図１の回路と同様の効果を得るとともに、入力ノードｎ２１（入力ノードＩＮ）に付加されるゲート容量を削減することができる。
　また、駆動回路において、モード制御信号が与えられたＮ型トランジスタと、上記電源に接続されたＮ型トランジスタとが混在してもかまわない。
　また、モード制御信号を用いた半導体集積回路装置の駆動能力の調整は、駆動回路内における駆動能力の調整に限定されない。例えば、図１１に示すように、駆動回路の外部において、モード制御信号を用いて駆動能力の調整を行ってもよい。
　図１１の半導体集積回路装置４Ｂは、電源と出力ノードＯＵＴとの間に接続された駆動回路２１と、出力ノードＯＵＴとグランドとの間において、３個並列に接続された駆動回路１０Ａ，１０Ｂ，１０Ｃとを備えたインバータ回路である。そして、駆動回路１０Ｂとグランドとの間には、ノードｎ３１を介してモード制御トランジスタＴｃ１が接続されている。同様に、駆動回路１０Ｃとグランドとの間には、ノードｎ３２を介してモード制御トランジスタＴｃ２が接続されている。
　駆動回路２１は、図５と同様に、電源と出力ノードＯＵＴとの間に並列に接続された２個のＰ型トランジスタＴｐ５１，Ｔｐ５２を備えており、それらのゲートは、入力ノードＩＮに接続されている。
　駆動回路１０Ａ，１０Ｂ，１０Ｃは、並列に接続された２個のトランジスタ組Ｇ１１，Ｇ１２を備えている。トランジスタ組Ｇ１１およびＧ１２は、図１と同一構成でありここではその詳細説明を省略する。
　モード制御トランジスタＴｃ１は、モード制御信号ＭＯＤＥ１に基づいて、駆動回路１０Ｂのアクティブ状態／非アクティブ状態を切り替える。同様に、モード制御トランジスタＴｃ２は、モード制御信号ＭＯＤＥ２に基づいて、駆動回路１０Ｃのアクティブ状態／非アクティブ状態を切り替える。これにより、モード制御信号ＭＯＤＥ１，ＭＯＤＥ２によって、３つの駆動回路１０Ａ，１０Ｂ，１０Ｃの合計の駆動能力（アクティブな駆動回路の数）が変わるため、結果として半導体集積回路装置４Ｂの駆動能力を調整することができる。
　なお、図１１では、半導体集積回路装置４Ｂは、出力ノードＯＵＴとグランドとの間において、３個並列に接続された駆動回路１０Ａ，１０Ｂ，１０Ｃとを備えていたが、電源と出力ノードＯＵＴとの間において、Ｐ型トランジスタを有する駆動回路を複数個並列接続し、そのうちの一部または全部にモード制御トランジスタを接続して、これらの駆動回路のアクティブ状態／非アクティブ状態を切り替えるようにしてもよい。
　［その他の実施形態］
　以上、本出願において開示する技術の例示として、実施形態１～４を説明した。しかしながら本開示における技術はこれに限定されず、適宜、組み合わせ、変更、置き換え、付加、省略などを行った実施形態にも適用可能である。
　例えば、図１～図１１において、半導体集積回路装置はインバータであるものとして説明したが、これに限定されない。例えば、半導体集積回路（駆動回路）を、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＥＯＲ（Exclusive OR）回路、ＥＮＯＲ（Exclusive NOR）回路、複合ゲートなどの他の基本ゲートに適用してもよい。また、半導体集積回路（駆動回路）をメモリセルやダイナミック回路等の他の半導体集積回路装置に適用してもよい。
　図１２は本開示に係る駆動回路１０，２０をＮＡＮＤ回路に適用した例を示している。図１２において、半導体集積回路装置５Ａ（ＮＡＮＤ回路）は、電源と出力ノードＯＵＴとの間に２個並列に接続された駆動回路２０，２０と、出力ノードＯＵＴとグランドとの間に２個直列に接続された駆動回路１０，１０とを備えている。すなわち、各駆動回路２０のノードｎ２２は電源に接続される一方、ノードｎ２３は出力ノードＯＵＴに接続されている。また、一方の駆動回路１０（図面上側の駆動回路１０）のノードｎ１２は出力ノードＯＵＴに接続される一方、ノードｎ１３は他方の駆動回路１０（図面下側の駆動回路１０）のノードｎ１２に接続されている。他方の駆動回路１０のノードｎ１３はグランドに接続されている。
　また、一方の駆動回路２０の入力ノードｎ２１および一方の駆動回路１０の入力ノードｎ１１は、半導体集積回路装置５Ａの一方の入力ノードＩＮ０が接続されており、他方の駆動回路２０の入力ノードｎ２１および他方の駆動回路１０の入力ノードｎ１１は、半導体集積回路装置５Ａの他方の入力ノードＩＮ１に接続されている。
　各駆動回路１０は、並列接続された２個のトランジスタ組Ｇ１１，Ｇ１２を備えている。同様に、各駆動回路２０は、並列接続された２個のトランジスタ組Ｇ２１，Ｇ２２を備えている。なお、トランジスタ組Ｇ１１，Ｇ１２，Ｇ２１，Ｇ２２は図１と同様の構成であり、ここではその詳細な説明を省略する。
　図１３は本開示に係る駆動回路１０，２０をＮＡＮＤ回路に適用した他の例を示している。図１３の半導体集積回路装置５Ａは、図面下側の駆動回路１０において、トランジスタ組Ｇ１２に代えて、トランジスタ組Ｇ１３を備えている。また、図面右側の駆動回路２０に代えて、図５と同様の駆動回路２１を備えている。このように、インバータと同様に、異なる構成の駆動回路を組み合わせてＮＡＮＤ回路を構成してもよい。
　また、例えば、図１４に示すように、バイアスの調整を行う半導体集積回路装置としてのバイアス調整回路５Ｂに本態様に係る駆動装置を適用してもかまわない。
　具体的には、図１４に示すバイアス調整回路５Ｂは、図５と同様に、駆動回路１０，２１を備えている。駆動回路２１は、電源と出力ノードＯＵＴとの間に並列に接続された２個のＰ型トランジスタＴｐ５１，Ｔｐ５２を備えており、それらのゲートは、共にグランドに接続されている。駆動回路１０については、図５と同じ構成の回路であり、ここではその詳細な説明を省略する。
　以下において、バイアス調整回路５Ｂの動作について詳細に説明する。
　バイアス調整回路５Ｂにおいて、入力ノードＩＮ（入力ノードｎ１１）から入力される入力信号がロウレベルのとき、すなわち駆動回路１０のＮ型トランジスタＴｎ１１，Ｔｎ２１，Ｔｎ２２，Ｔｎ３１～Ｔｎ３３がオフのとき、出力ノードＯＵＴから電源電圧が出力される。一方で、入力ノードＩＮ（入力ノードｎ１１）から入力される入力信号がハイレベルのとき、Ｎ型トランジスタＴｎ１１，Ｔｎ２１，Ｔｎ２２，Ｔｎ３１～Ｔｎ３３はオンとなり、駆動回路２１と駆動回路１０とによって電源電圧が分圧されて、出力ノードＯＵＴから出力される。そして、駆動回路１０の駆動能力を変えることによって、出力ノードＯＵＴから出力される出力信号の電圧レベルを調整することができる。
　以上のように、図１４に示すバイアス調整回路５Ｂは、出力ノードＯＵＴに出力される出力信号を所望の電圧レベルに調整することが可能である。したがって、バイアス電圧の微調整が要求される半導体集積回路装置等に有用である。具体的には、例えば、メモリセルの書き込みや読み出し補助を行う際に、メモリセルの電圧レベルを微調整するときなどに有用である。
　なお、図１４において、駆動回路２１のＰ型トランジスタＴｐ５１，Ｔｐ５２をＮ型トランジスタに変更し、そのゲートを電源に接続しても同様の効果が得られる。
　また、図１４では、Ｐ型トランジスタを含む駆動回路２１を常にオン制御するものとしたが、これに限定されない。例えば、図１において、駆動回路１０のＮ型トランジスタＴｎ１１，Ｔｎ２１，Ｔｎ２２，Ｔｎ３１～Ｔｎ３３のゲートを電源に接続し、常にオン制御するようにしても、同様の効果が得られる。
　また、図１の回路において、駆動回路１０のＮ型トランジスタＴｎ１１，Ｔｎ２１，Ｔｎ２２，Ｔｎ３１～Ｔｎ３３をすべてＰ型トランジスタに変更し、それらのゲートをグランドに接続しても同様の効果が得られる。
　本開示に係る半導体集積回路は、ゲート幅およびゲート長を固定値にした場合においても、その駆動能力を調整することが可能である。したがって、インバータ、ＮＡＮＤ、ＯＲ等の基本ゲート、メモリセル、ダイナミック回路等を有する半導体集積回路装置等に有用である。
　１Ａ，２Ａ、３Ａ，４Ａ，４Ｂ，５Ａ　半導体集積回路装置
　５Ｂ　バイアス調整回路（半導体集積回路装置）
　１０，１０Ａ，１０Ｂ，１０Ｃ，２０　駆動回路（半導体集積回路）
　Ｇ１１，Ｇ１２，Ｇ１３　トランジスタ組（第１のトランジスタ組、第２のトランジスタ組）
　Ｇ２１，Ｇ２２，Ｇ２３　トランジスタ組（第１のトランジスタ組、第２のトランジスタ組）
　Ｔｎ１１，Ｔｎ２１，Ｔｎ２２，Ｔｎ３１，Ｔｎ３２，Ｔｎ３３　Ｎ型トランジスタ（トランジスタ）
　Ｔｎ２６　Ｎ型トランジスタ（トランジスタ）
　Ｔｐ１１，Ｔｐ２１，Ｔｐ２２，Ｔｐ３１，Ｔｐ３２，Ｔｐ３３　Ｐ型トランジスタ（トランジスタ）
　Ｔｓ１　プリチャージトランジスタ
　Ｔｃ１，Ｔｃ２　モード制御トランジスタ（制御トランジスタ）
　ｎ１１　入力ノード
　ｎ１２　ノード（第１のノード）
　ｎ１３　ノード（第２のノード）
　ｎ１４，ｎ１５，ｎ１６　中間ノード
　ｎ２１　入力ノード
　ｎ２２　ノード（第１のノード）
　ｎ２３　ノード（第２のノード）
　ｎ２４，ｎ２５，ｎ２６　中間ノード
　ＭＯＤＥ１，ＭＯＤＥ２　モード制御信号
　

Claims (13)

  1. 　入力ノード、並びに、第１および第２のノードと接続された半導体集積回路であって、
    　同一のゲート長および同一のゲート幅を有するフィン型トランジスタによって構成された第１導電型のトランジスタを複数個有しており、
    　前記第１のノードと前記第２のノードとの間に設けられており、直列に接続されたｎ（ｎは整数、かつ、ｎ≧１）個の前記トランジスタを有する、第１のトランジスタ組と、
    　前記第１のノードと前記第２のノードとの間に、前記第１のトランジスタ組と並列に設けられており、直列に接続されたｍ（ｍは整数、かつ、ｍ≧１、かつ、ｍ≠ｎ）個の前記トランジスタを有する、第２のトランジスタ組とを備え、
    　前記第１のトランジスタ組の前記ｎ個のトランジスタのうちの少なくとも１個、および前記第２のトランジスタ組の前記ｍ個のトランジスタのうちの少なくとも１個は、ゲートが、前記入力ノードに接続されている
    ことを特徴とする半導体集積回路。
  2. 　請求項１記載の半導体集積回路において、
    　前記第１のノードと前記第２のノードとの間に、前記第１のトランジスタ組と並列に設けられており、直列に接続されたｎ個の前記第１導電型のトランジスタを有する、第３のトランジスタ組をさらに備えている
    ことを特徴とする半導体集積回路。
  3. 　請求項１記載の半導体集積回路において、
    　前記第２のトランジスタ組は、前記ｍ（ただし、ｍ≧２）個のトランジスタに加えて、前記ｍ個のトランジスタの一部に並列に接続された前記第１導電型のトランジスタをさらに有している
    ことを特徴とする半導体集積回路。
  4. 　請求項１記載の半導体集積回路において、
    　前記第２のトランジスタ組は、前記ｍ（ただし、ｍ≧２）個のトランジスタにおける、トランジスタ同士を接続する中間ノードのうちの少なくともいずれか１つに接続され、かつ、ゲートが前記入力ノードに接続されたトランジスタがオフのとき、前記中間ノードを所定の電圧にプリチャージするプリチャージトランジスタをさらに備えている
    ことを特徴とする半導体集積回路。
  5. 　請求項１記載の半導体集積回路において、
    　前記第２のトランジスタ組は、前記ｍ（ただし、ｍ≧２）個のトランジスタにおける、トランジスタ同士を接続する中間ノードのうちの少なくともいずれか１つに、定電圧電源、または前記第１もしくは第２のノードが接続されている
    ことを特徴とする半導体集積回路。
  6. 　請求項１記載の半導体集積回路において、
    　前記第２のトランジスタ組において、前記ｍ（ただし、ｍ≧２）個のトランジスタにおける、ゲートが前記入力ノードに接続されていないトランジスタの少なくとも１個のゲートに、当該トランジスタをオンオフ制御するモード制御信号が与えられている
    ことを特徴とする半導体集積回路。
  7. 　請求項１記載の半導体集積回路において、
    　前記第２のトランジスタ組において、前記ｍ（ただし、ｍ≧２）個のトランジスタにおける、ゲートが前記入力ノードに接続されていないトランジスタの少なくとも１個のゲートに、当該トランジスタを常時オンさせる定電圧が与えられている
    ことを特徴とする半導体集積回路。
  8. 　複数個の半導体集積回路を備え、
    　前記複数個の半導体集積回路は、請求項１記載の半導体集積回路である第１の半導体集積回路を含んでいる
    ことを特徴とする半導体集積回路装置。
  9. 　請求項８に記載の半導体集積回路装置において、
    　前記複数個の半導体集積回路は、基本ゲートを構成する
    ことを特徴とする半導体集積回路装置。
  10. 　請求項８に記載の半導体集積回路装置において、
    　前記複数個の半導体集積回路は、メモリセルを構成する
    ことを特徴とする半導体集積回路装置。
  11. 　請求項８に記載の半導体集積回路装置において、
    　前記複数個の半導体集積回路は、ダイナミック回路を構成する
    ことを特徴とする半導体集積回路装置。
  12. 　請求項９から１１のうちいずれか１項に記載の半導体集積回路装置において、
    　前記複数個の半導体集積回路は、構成が互いに異なる複数の前記第１の半導体集積回路を備えている
    ことを特徴とする半導体集積回路装置。
  13. 　請求項９から１１のうちいずれか１項に記載の半導体集積回路装置において、
    　前記第１の半導体集積回路と前記第１または第２のノードとの間に接続された制御トランジスタをさらに備え、
    　前記制御トランジスタのゲートに、当該制御トランジスタをオンオフ制御するモード制御信号が与えられている
    ことを特徴とする半導体集積回路装置。
    　
     
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