JPH04371023A - 可変バッファゲート - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ｐＭＯＳトランジスタ
の並列接続個数とｎＭＯＳトランジスタの並列接続個数
とが可変である可変バッファゲートに関する。

【０００２】

【従来の技術】従来のバッファゲートの駆動能力は、設
計段階で定められ、製造後に変更することはできない。

【０００３】

【発明が解決しようとする課題】このため、バッファゲ
ートへの入力信号が電源電圧の低下等の理由で弱くなる
と、バッファゲートを用いた装置から所望の出力が得ら
れなくなる。

【０００４】また、半導体チップにＣＭＯＳインバータ
を複数個並設した場合、ＣＭＯＳインバータを構成する
ｐＭＯＳトランジスタとｎＭＯＳトランジスタの特性に
は、僅かなばらつきがある。このため、ＣＭＯＳインバ
ータを並列接続してバッファゲートを構成し、これに微
弱な周波数変調波又は位相変調波等のアナログ信号を供
給すると、本来５０％であるべき出力信号のデューティ
比が５０％からずれて、情報が正確に伝達されなくなる
。

【０００５】本発明の目的は、このような問題点に鑑み
、駆動能力を自動調整することができ、又は、デューテ
ィ比５０％を保持して信号を増幅することができる可変
バッファゲートを提供することにある。

【０００６】

【課題を解決するための手段及びその作用】図１は、本
発明に係る可変バッファゲートの原理構成図である。こ
の可変バッファゲートは、次のような構成要素を備えて
いる。

【０００７】１はバッファゲートであり、Ｎ個（Ｎ≧２
）のｐＭＯＳトランジスタｐ０〜ｐＮと、Ｎ個のｎＭＯ
Ｓトランジスタｎ０〜ｎＮと、スイッチ回路１１とを備
えている。スイッチ回路１１は、制御信号Ｓに応じて、
Ｎｐ個（Ｎｐ≦Ｎ）のｐＭＯＳトランジスタｐ０〜ｐＮ
を互いに並列接続したものとＮｎ個（Ｎｎ≦Ｎ）のｎＭ
ＯＳトランジスタｎ０〜ｎＮを互いに並列接続したもの
との直列接続回路を形成する。バッファゲート１は、こ
れらトランジスタのゲートが信号入力端とされ、ｐＭＯ
Ｓトランジスタｐ０〜ｐＮとｎＭＯＳトランジスタｎ０
〜ｎＮとの接続点が信号出力端とされる。

【０００８】２は平滑化回路であり、バッファゲート１
の出力を平滑化する。

【０００９】３は駆動能力制御回路であり、平滑化回路
２の出力値Ｖｍに基づいて、バッファゲート１の駆動能
力を制御するための制御信号Ｓを生成してスイッチ回路
１１に供給する。

【００１０】上記構成において、入力信号ＶＩの振幅が
低下すると、平滑化電圧Ｖｍが低下する。この場合、駆
動能力制御回路３は、Ｎｐ＝Ｎｎとし、Ｎｐ及びＮｎを
増加させて、バッファゲート１の駆動能力を増大させる
。

【００１１】逆に、入力信号ＶＩの振幅が上昇すると、
平滑化電圧Ｖｍが上昇する。この場合、駆動能力制御回
路３は、Ｎｐ＝Ｎｎとし、Ｎｐ及びＮｎを減少させて、
バッファゲート１の駆動能力を減少させる。

【００１２】したがって、バッファゲート１の駆動能力
が適正に自動調整される。

【００１３】次に、入力信号ＶＩが、周波数変調波又は
位相変調波等のようにデューティ比５０％の場合を説明
する。

【００１４】バッファゲート１について、Ｎｐを増加（
減少）させると、出力パルスの立ち上がりエッジがより
急（緩やか）になり、そのデューティ比が増加（減少）
する。Ｎｎを増加（減少）させると、出力パルスの立ち
下がりエッジがより急（緩やか）になり、そのデューテ
ィ比が減少（増加）する。

【００１５】一方、バッファゲート１の出力信号ＶＯを
平滑化した電圧平滑化電圧Ｖｍは、出力信号ＶＯのパル
スのデューティ比に依存する。具体的には、平滑化電圧
Ｖｍは、デューティ比が増加すると増加し、デューティ
比が減少すると減少する。

【００１６】したがって、制御信号Ｓにより、バッファ
ゲート１の出力パルスをデューティ比５０％に自動調整
することができ、デューティ比５０％を保持して入力信
号ＶＩを増幅することができる。

【００１７】本発明の第１態様では、駆動能力制御回路
３は、例えば図３に示す如く、バッファゲートの出力を
互いに異なる基準値Ｖ１〜Ｖ５と比較する複数の比較回
路３１〜３５と、比較回路３１〜３５の出力値に基づい
て制御信号Ｓ１〜Ｓ６を生成するデータ変換回路３６と
を備えており、構成が簡単であるという利点を有する。

【００１８】本発明の第２態様では、スイッチ回路１１
は、例えば図２に示す如く、ｐＭＯＳトランジスタｐ１
〜ｐ３に直列接続されたｐＭＯＳトランジスタＡ１〜Ａ
３と、ｎＭＯＳトランジスタｎ１〜ｎ３に直列接続され
たｎＭＯＳトランジスタＡ４〜Ａ６とを備えており、構
成素子数が少ないという利点を有する。

【００１９】本発明の第３態様では、スイッチ回路１１
は、例えば図５に示す如く、バッファゲート１Ｂへの入
力信号ＶＩと制御信号Ｓ１〜Ｓ３との論理積をｐＭＯＳ
トランジスタｐ１〜ｐ３のゲートに供給する論理ゲート
Ｂ１〜Ｂ３と、入力信号ＶＩと制御信号Ｓ４〜Ｓ６との
論理積をｎＭＯＳトランジスタｎ１〜ｎ３のゲートに供
給する論理ゲートＢ４〜Ｂ６とを備えている。

【００２０】上記第２態様では、例えば図２において、
トランジスタＡ１〜Ａ６はオン状態にしても端子間抵抗
を無視できないので、トランジスタＡ１〜Ａ６のサイズ
をｐＭＯＳトランジスタｐ１〜ｐ３及びｎＭＯＳトラン
ジスタｎ１〜ｎ３のサイズよりも大きくする必要がある
。しかし、本第３態様ではトランジスタＡ１〜Ａ６を用
いていないので、この問題点が解決される。

【００２１】

【実施例】以下、図面に基づいて本発明に係る可変バッ
ファゲートの実施例を説明する。

【００２２】（１）第１実施例 第１実施例の可変バッファゲートでは、図１に示すバッ
ファゲート１として、図２に示す回路１Ａを用い、図１
に示す駆動能力制御回路３として、図３に示す回路３Ａ
を用いている。

【００２３】バッファゲート１Ａは、ｐＭＯＳトランジ
スタＡ１〜Ａ３とｎＭＯＳトランジスタＡ４〜Ａ６とか
らなるスイッチ回路を除くと、４個のＣＭＯＳインバー
タが並列接続された形になっている。

【００２４】すなわち、ｐＭＯＳトランジスタｐ０〜ｐ
３のソースＳが電源供給線ＶＣＣに接続され、ｎＭＯＳ
トランジスタｎ０〜ｎ３のソースＳが接地線に接続され
ている。ｐＭＯＳトランジスタｐ０〜ｐ３及びｎＭＯＳ
トランジスタｎ０〜ｎ３のゲートは共通に接続され、こ
れに入力信号ＶＩが供給される。出力信号ＶＯが取り出
される配線には、ｐＭＯＳトランジスタｐ０及びｎＭＯ
Ｓトランジスタｎ０のドレインが接続され、かつ、ｐＭ
ＯＳトランジスタｐ１〜ｐ３及びｎＭＯＳトランジスタ
ｎ１〜ｎ３のドレインがそれぞれｐＭＯＳトランジスタ
Ａ１〜Ａ３及びｎＭＯＳトランジスタＡ４〜Ａ６を介し
て接続されている。

【００２５】ｐＭＯＳトランジスタＡ１〜Ａ３及びｎＭ
ＯＳトランジスタＡ４〜Ａ６のゲートにはそれぞれ、図
３に示す駆動能力制御回路３Ａから出力される制御信号
Ｓ１〜Ｓ６が供給される。

【００２６】この駆動能力制御回路３Ａは、直列接続さ
れた抵抗Ｒ１〜Ｒ６と、比較器３１〜３５と、データ変
換回路３６とを備えている。抵抗Ｒ１〜Ｒ６の抵抗Ｒ１
側端子は接地線に接続され、抵抗Ｒ６側端子は電源供給
線ＶＣＣに接続されており、抵抗Ｒ１〜６の各接続点か
ら基準電圧Ｖ１〜Ｖ５が取り出される。これら基準電圧
Ｖ１〜Ｖ５は、比較器３１〜３５の反転入力端に供給さ
れる。比較器３１〜３５の非反転入力端には、図１に示
す平滑化回路２から出力される平滑化電圧Ｖｍが供給さ
れる。比較器３１〜３５の出力は、データ変換回路３６
に供給され、データ変換回路３６は、制御信号Ｓ１〜Ｓ
６を出力する。データ変換回路３６は、論理回路又はＲ
ＯＭで構成される。

【００２７】次に、上記の如く構成された本実施例の動
作を、駆動能力を自動調整する場合とデューティ比５０
％を保持して入力信号ＶＩを増幅する場合とに分けて説
明する。

【００２８】（Ａ）駆動能力を自動調整する場合例えば
、バッファゲート１Ａへの入力信号ＶＩの振幅が普通の
大きさの場合、制御信号Ｓ１、Ｓ５及びＳ６が低レベル
、制御信号Ｓ２〜Ｓ４が高レベルで、平滑化電圧Ｖｍが
Ｖｍ０であるとする。このとき、バッファゲート１Ａは
、２個のＣＯＭＳインバータが並列接続された形になる
。

【００２９】この状態から、入力信号ＶＩの振幅が低下
し、平滑化回２から出力される平滑化電圧Ｖｍが低下し
てＶｍ＜Ｖｍ０−ΔＶとなると、駆動能力制御回路３Ａ
は、制御信号Ｓ１、Ｓ２、及びＳ６を低レベルにし、制
御信号Ｓ３〜Ｓ５を高レベルにして、バッファゲート１
ＡのＣＭＯＳインバータ並列接続個数を３とすることに
より、バッファゲート１Ａの駆動能力を増大させる。Ｖ
ｍ＜Ｖｍ０−２ΔＶとなると、前記同様にしてバッファ
ゲート１ＡのＣＭＯＳインバータ並列接続個数を４とす
ることにより、バッファゲート１Ａの駆動能力をさらに
増大させる。

【００３０】逆に、入力信号ＶＩの振幅が上昇し、平滑
化電圧Ｖｍが上昇してＶｍ＞Ｖｍ０＋　　ΔＶとなると
、駆動能力制御回路３Ａは、制御信号Ｓ１〜Ｓ３を高レ
ベルにし、制御信号Ｓ４〜Ｓ６を低レベルにして、ＣＭ
ＯＳインバータ並列接続個数を１とすることにより、バ
ッファゲート１Ａの駆動能力を減少させる。

【００３１】このようにして、バッファゲート１Ａの駆
動能力が適正に自動調整される。

【００３２】（Ｂ）デューティ比５０％を保持して入力
信号ＶＩを増幅する場合 バッファゲート１Ａに供給される入力信号ＶＩは、微弱
なアナログ信号であって、周波数変調波又は位相変調波
であるとする。

【００３３】制御信号Ｓ１〜Ｓ３を低レベルにしてｐＭ
ＯＳトランジスタＡ１〜Ａ３をオン状態にし、制御信号
Ｓ４〜Ｓ６を高レベルにしてｎＭＯＳトランジスタＡ４
〜Ａ６をオン状態にすると、バッファゲート１Ａは４個
のＣＯＭＳインバータが並列接続された形になる。この
ときの出力信号ＶＯの波形は、例えば図４（Ａ）に示す
如くなり、パルス周期をＴ、パルス幅をＷ０とすると、
デューティ比が１００Ｗ０／Ｔ＝５０％となる。

【００３４】図１において、出力信号ＶＯのデューティ
比が５０％のときの平滑化電圧ＶｍをＶｍ０とする。出
力信号ＶＯのデューティ比が５０％よりも小さくなり、
Ｖｍ＜Ｖｍ０−ΔＶとなると、駆動能力制御回路４Ａは
、例えば制御信号Ｓ１〜Ｓ４を低レベルにし、制御信号
Ｓ５及びＳ６を高レベルにする。これにより、ｐＭＯＳ
トランジスタＡ１〜Ａ３、ｎＭＯＳトランジスタＡ５及
びＡ６がオン状態となり、ｎＭＯＳトランジスタＡ４が
オフ状態となって、出力信号ＶＯの立ち下がり波形が図
４（Ｂ）に示す如く、図４（Ａ）の場合よりも緩やかに
なる。したがって、パルス幅Ｗ０がＷ１と長くなり、出
力信号ＶＯのデューティ比が増加する。

【００３５】上記と逆に、出力信号ＶＯのデューティ比
が５０％よりも大きくなり、Ｖｍ＞Ｖｍ０＋ΔＶとなる
と、駆動能力制御回路４Ａは、例えば制御信号Ｓ１及び
Ｓ２を低レベルにし、制御信号Ｓ３〜Ｓ６を高レベルに
する。これにより、ｐＭＯＳトランジスタＡ１、Ａ２及
びｎＭＯＳトランジスタＡ４〜Ａ６がオン状態となり、
ｐＭＯＳトランジスタＡ３がオフ状態となって、出力信
号ＶＯの立ち上がり波形が図４（Ｃ）に示す如く、図４
（Ａ）の場合よりも緩やかになる。したがって、パルス
幅Ｗ０がＷ２と短くなり、出力信号ＶＯのデューティ比
が減少する。

【００３６】上記説明から明らかなように、出力信号Ｖ
Ｏのデューティ比のずれに応じて、ｐＭＯＳトランジス
タＡ１〜Ａ３のオン状態の個数及びｎＭＯＳトランジス
タＡ４〜Ａ６のオン状態の個数を変えることにより、出
力信号ＶＯのデューティ比を５０％に近づけることが可
能となる。

【００３７】なお、ｐＭＯＳトランジスタｐ１〜ｐ３の
サイズとｎＭＯＳトランジスタｎ１〜ｎ３のサイズを異
ならせておき、ｐＭＯＳトランジスタＡ１とｎＭＯＳト
ランジスタＡ４のゲートを共通に接続し、ｐＭＯＳトラ
ンジスタＡ２とｎＭＯＳトランジスタＡ５のゲートを共
通に接続し、ｐＭＯＳトランジスタＡ３とｎＭＯＳトラ
ンジスタＡ６のゲートを共通に接続して、各ＣＭＯＳイ
ンバータ単位で動作状態又は非動作状態にしてもよい。 この場合、出力信号ＶＯのデューティ比を上記の場合よ
りも細かく制御することが可能となり、出力信号ＶＯの
デューティ比の制御精度が向上する。

【００３８】（２）第２実施例 図５は、第２実施例のバッファゲート１Ｂを示す。

【００３９】このバッファゲート１Ｂは、図２に示すｐ
ＭＯＳトランジスタＡ１〜Ａ３及びｎＭＯＳトランジス
タＡ４〜Ａ６を用いずに、ｐＭＯＳトランジスタｐ１〜
ｐ３のドレインをそれぞれｎＭＯＳトランジスタｎ１〜
ｎ３のドレインに直接接続している。また、ｐＭＯＳト
ランジスタｐ１〜ｐ３のゲートをそれぞれナンドゲート
Ｂ１〜Ｂ３の出力端に接続し、ｎＭＯＳトランジスタｎ
１〜ｎ３のゲートをそれぞれアンドゲートＢ４〜Ｂ６の
出力端に接続している。ナンドゲートＢ１〜Ｂ３及びア
ンドゲートＢ４〜Ｂ６の一方の入力端は、ｐＭＯＳトラ
ンジスタｐ０及びｎＭＯＳトランジスタｎ０のゲートに
共通に接続され、ナンドゲートＢ１〜Ｂ３及びアンドゲ
ートＢ４〜Ｂ６の他方の入力端には、制御信号Ｓ１〜Ｓ
６が供給される。他の点は、上記第１実施例と同一にな
っている。

【００４０】図２の回路の場合、スイッチ回路としての
ｐＭＯＳトランジスタＡ１〜Ａ３及びｎＭＯＳトランジ
スタＡ４〜Ａ６は、これらをオン状態にしても端子間抵
抗を無視できないので、ｐＭＯＳトランジスタＡ１〜Ａ
３及びｎＭＯＳトランジスタＡ４〜Ａ６のサイズをｐＭ
ＯＳトランジスタｐ１〜ｐ３及びｎＭＯＳトランジスタ
ｎ１〜ｎ３のサイズよりも大きくする必要がある。これ
に対し、本第２実施例では、図２に示すトランジスタＡ
１〜Ａ６を用いていないので、この問題点が解決される
。

【００４１】（３）第３実施例 図６は、第３実施例のバッファゲート１Ｃを示す。この
バッファゲート１Ｃでは、図５に示すスイッチ回路とし
てのアンドゲートＢ１〜Ｂ６の代わりに、スイッチ回路
Ｃ１〜Ｃ６を用いている。

【００４２】スイッチ回路Ｃｉ（ｉ＝１〜３）は、ｐＭ
ＯＳトランジスタｐｉのゲートと電源供給線ＶＣＣとの
間にｐＭＯＳトランジスタＣｉ１が接続され、ｐＭＯＳ
トランジスタＣｉ１のゲートに転送ゲートＣｉ２の一方
のゲート及びインバータＣｉ３の出力端が接続され、転
送ゲートＣｉ２の他方のゲートとインバータＣｉ３の入
力端とが共通に接続されて、これに制御信号Ｓｉが供給
される。転送ゲートＣｉ２は、ｐＭＯＳトランジスタと
ｎＭＯＳトランジスタｎ１とを並列接続したものであり
、その入力端は、ｐＭＯＳトランジスタｐ０及びｎＭＯ
Ｓトランジスタｎ０のゲートに接続され、出力端は、ｐ
ＭＯＳトランジスタｐｉのゲートに接続されている。

【００４３】スイッチ回路Ｃｉ（ｉ＝４〜６）は、ｎＭ
ＯＳトランジスタｎｉ−３のゲートと接地線との間にｎ
ＭＯＳトランジスタＣｉ１が接続され、ｎＭＯＳトラン
ジスタＣｉ１のゲートに転送ゲートＣｉ２の一方のゲー
ト及びインバータＣｉ３の出力端が接続され、転送ゲー
トＣｉ２の他方のゲートとインバータＣｉ３の入力端と
が接続されて、これに制御信号Ｓｉが供給される。転送
ゲートＣｉ２は、その入力端がｐＭＯＳトランジスタｐ
０及びｎＭＯＳトランジスタｎ０のゲートに接続され、
出力端がｐＭＯＳトランジスタｐｉのゲートに接続され
ている。

【００４４】例えば制御信号Ｓ１を低レベルにすると、
転送ゲートＣ１２がオン状態になり、ｐＭＯＳトランジ
スタｐ０とｐＭＯＳトランジスタｐ１とが並列接続され
た形になる。このとき、ｐＭＯＳトランジスタＣ１１は
オフ状態となっている。制御信号Ｓ１を高レベルにする
と、転送ゲートＣ１２がオフ状態、ｐＭＯＳトランジス
タＣ１１がオン状態となり、ｐＭＯＳトランジスタｐ１
がオフ状態となって、ｐＭＯＳトランジスタｐ１がｐＭ
ＯＳトランジスタｐ０から切り離された形になる。スイ
ッチ回路Ｃ２及びＣ３の動作は、スイッチ回路Ｃ１と同
様である。

【００４５】同様に、制御信号Ｓ４を高レベルにすると
、転送ゲートＣ４２がオン状態になり、ｎＭＯＳトラン
ジスタｎ０とｎＭＯＳトランジスタｎ１とが並列接続さ
れた形になる。このとき、ｎＭＯＳトランジスタＣ４１
はオフ状態となっている。制御信号Ｓ４を低レベルにす
ると、転送ゲートＣ４２がオフ状態、ｎＭＯＳトランジ
スタＣ４１がオン状態となり、ｎＭＯＳトランジスタｎ
１がオフ状態となって、ｎＭＯＳトランジスタｎ１がｎ
ＭＯＳトランジスタｎ０から切り離された形になる。 スイッチ回路Ｃ５及びＣ６の動作は、スイッチ回路Ｃ４
と同様である。

【００４６】本第３実施例も、上記第２実施例と同様に
、図２に示すようなトランジスタＡ１〜Ａ６を用いてい
ないので、上記問題点が解決される。

【００４７】

【発明の効果】以上説明した如く、本発明に係る可変バ
ッファゲートによれば、駆動能力を自動調整することが
でき、又は、デューティ比５０％を保持して信号を増幅
することができるという効果を奏し、情報伝達の正確化
に寄与するところが大きい。

【００４８】本発明の上記第１態様によれば、駆動能力
制御回路の構成を簡単にすることができるという効果を
奏する。

【００４９】本発明の第２態様によれば、スイッチ回路
の構成素子数を少なくすることができるという効果を奏
する。

【００５０】本発明の第３態様によれば、スイッチ回路
の回路素子サイズを前記第２態様よりも小さくすること
ができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明に係る可変バッファゲートの原理構成図
である。

【図２】本発明の第１実施例のバッファゲート回路図で
ある。

【図３】本発明の第１実施例の駆動能力制御回路図であ
る。

【図４】図２のバッファゲートの出力信号波形図である
。

【図５】本発明の第２実施例のバッファゲート回路図で
ある。

【図６】本発明の第３実施例のバッファゲート回路図で
ある。

【符号の説明】

１、１Ａ〜１Ｃ　　バッファゲート ２　　平滑化回路 ３、３Ａ　　駆動能力制御回路 ｐ０〜ｐ３、Ａ１〜Ａ３、Ｃ１１、Ｃ２１、Ｃ３１、Ｃ
４１、Ｃ５１、Ｃ６１ ｐＭＯＳトランジスタ ｎ０〜ｎ３、Ａ４〜Ａ６　　ｎＭＯＳトランジスタＲ１
〜Ｒ６　　抵抗 ３１〜３５　　比較器 ３６　　データ変換回路 Ｂ１〜Ｂ６　　アンドゲート Ｃ１〜Ｃ６　　スイッチ回路 Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２、Ｃ５２、Ｃ６２　　
転送ゲート Ｃ１３、Ｃ２３、Ｃ３３、Ｃ４３、Ｃ５３、Ｃ６３　　
インバータ

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　Ｎ個（Ｎ≧２）のｐＭＯＳトランジス
   タ（ｐ０〜ｐＮ）と、Ｎ個のｎＭＯＳトランジスタ（ｎ
   ０〜ｎＮ）と、制御信号（Ｓ）に応じて、Ｎｐ個（Ｎｐ
   ≦Ｎ）の該ｐＭＯＳトランジスタを互いに並列接続した
   ものとＮｎ個（Ｎｎ≦Ｎ）の該ｎＭＯＳトランジスタを
   互いに並列接続したものとの直列接続回路を形成するス
   イッチ回路（１１）とを備え、該トランジスタのゲート
   が信号入力端とされ、該ｐＭＯＳトランジスタと該ｎＭ
   ＯＳトランジスタとの接続点が信号出力端とされるバッ
   ファゲート（１）と、該バッファゲートの出力を平滑化
   する平滑化回路（２）と、該平滑化回路の出力値に基づ
   いて、該バッファゲートの駆動能力を制御するための該
   制御信号を生成して該スイッチ回路に供給する駆動能力
   制御回路（３）と、を有することを特徴とする可変バッ
   ファゲート。
2. 【請求項２】　　前記駆動能力制御回路（３、３Ａ）は
   、前記バッファゲート（１）の出力を互いに異なる基準
   値と比較する複数の比較回路（３１〜３５）と、該比較
   回路の出力値に基づいて前記制御信号（Ｓ、制御信号Ｓ
   １〜Ｓ６）を生成するデータ変換回路（３６）と、を有
   することを特徴とする請求項１記載の可変バッファゲー
   ト。
3. 【請求項３】　　前記スイッチ回路（１１）は、前記ｐ
   ＭＯＳトランジスタ（ｐ１〜ｐ３）に直列接続されたｐ
   ＭＯＳトランジスタ（Ａ１〜Ａ３）と、前記ｎＭＯＳト
   ランジスタ（ｎ１〜ｎ３）に直列接続されたｎＭＯＳト
   ランジスタ（Ａ４〜Ａ６）と、を有することを特徴とす
   る請求項１又は平滑化回路２記載の可変バッファゲート
   。
4. 【請求項４】　　前記スイッチ回路（１１）は、前記バ
   ッファゲート（１）への入力信号（ＶＩ）と前記制御信
   号（Ｓ、制御信号Ｓ１〜Ｓ３）の１ビットとの論理積を
   前記ｐＭＯＳトランジスタ（ｐ１〜ｐ３）のゲートに供
   給する論理ゲート（Ｂ１〜Ｂ３）と、前記バッファゲー
   トへの入力信号と前記制御信号の１ビットとの論理積を
   前記ｎＭＯＳトランジスタ（ｎ１〜ｎ３）のゲートに供
   給する論理ゲート（ｎ１〜ｎ３）と、を有することを特
   徴とする請求項１又は平滑化回路２記載の可変バッファ
   ゲート。