JPH04371012A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、周波数変調波又は位相
変調波等を遅延させる遅延回路に関する。

【０００２】

【従来の技術】図７は、遅延回路が適用された回路図で
ある。

【０００３】撮像装置１０から出力されたビデオ信号は
画像処理回路２０に供給され、所定の画像処理が行われ
る。画像処理回路２０の処理時間は、例えば１μｓ〜１
００ｍｓであり、ビデオ信号を信号遅延回路３０にも供
給して、この処理時間だけ遅延させる。画像処理回路２
０及び信号遅延回路３０の出力は、混合器４０を介して
表示装置５０に供給され、画像処理回路２０で得られた
情報の画像が撮影画像に合成されて、表示装置５０に表
示される。

【０００４】信号遅延回路３０は、例えば、インバータ
を多数段直列接続して構成される。その段数は、２０，
０００以上になる場合もあり、このため、各インバータ
のサイズが、例えば４μｍ×３μｍ程度と大変小さくな
り、駆動能力が小さい。そこで、後段では、最終段側に
向ってインバータのサイズを大きくし、その駆動能力を
上げている。

【０００５】

【発明が解決しようとする課題】ＣＭＯＳインバータを
構成するｐＭＯＳトランジスタとｎＭＯＳトランジスタ
の特性には、同一チップ内のものであっても僅かなばら
つきがあり、インバータのサイズが全て同一でないこと
がこのばらつきを大きくする。インバータの接続段数が
非常に大きいので、インバータの特性の僅かなばらつき
により、本来５０％であるべき出力信号のデューティ比
が５０％からずれて、映像情報が正確に伝達されなくな
る。

【０００６】本発明の目的は、このような問題点に鑑み
、デューティ比５０％を保持して信号を遅延させること
ができる遅延回路を提供することにある。

【０００７】

【課題を解決するための手段及びその作用】図１は、本
発明に係る遅延回路の原理構成図である。この遅延回路
は、次のような構成要素を備えている。

【０００８】１はエッジ調整回路であり、Ｎ個（Ｎ≧２
）のｐＭＯＳトランジスタｐ０〜ｐＮと、Ｎ個のｎＭＯ
Ｓトランジスタｎ０〜ｎＮと、スイッチ回路１１とを備
えている。スイッチ回路１１は、制御信号Ｓに応じて、
Ｎｐ個（Ｎｐ≦Ｎ）のｐＭＯＳトランジスタｐ０〜ｐＮ
を互いに並列接続したものとＮｎ個（Ｎｎ≦Ｎ）のｎＭ
ＯＳトランジスタｎ０〜ｎＮを互いに並列接続したもの
との直列接続回路を形成する。エッジ調整回路１は、こ
れらトランジスタのゲートが信号入力端とされ、ｐＭＯ
Ｓトランジスタｐ０〜ｐＮとｎＭＯＳトランジスタｎ０
〜ｎＮとの接続点が信号出力端とされる。

【０００９】２は多段インバータであり、インバータ２
１〜２ｎが複数個直列接続され、エッジ調整回路１の出
力が供給される。

【００１０】３は平滑化回路であり、多段インバータ２
１〜２ｎの出力を平滑化する。

【００１１】４はデューティ比制御回路であり、平滑化
回路３の出力値Ｖｍに基づいて、多段インバータ２１〜
２ｎの出力パルス波形がデューティ比５０％になるよう
に、制御信号Ｓを生成してスイッチ回路１１に供給する
。

【００１２】エッジ調整回路１Ａに供給される入力信号
ＶＩは、例えば周波数変調波又は位相変調波であり、そ
のデューティ比はほぼ５０％である。

【００１３】エッジ調整回路１について、Ｎｐを増加（
減少）させると、出力パルスの立ち上がりエッジがより
急（緩やか）になり、そのデューティ比が増加（減少）
する。Ｎｎを増加（減少）させると、出力パルスの立ち
下がりエッジがより急（緩やか）になり、そのデューテ
ィ比が減少（増加）する。

【００１４】一方、エッジ調整回路１の出力ＶＳを多段
インバータ２に通し、多段インバータ２の出力を平滑化
した電圧Ｖｍは、出力信号ＶＯのパルスのデューティ比
に依存する。具体的には、平滑化電圧Ｖｍは、デューテ
ィ比が増加すると増加し、デューティ比が減少すると減
少する。

【００１５】したがって、制御信号Ｓにより、多段イン
バータ２１〜２ｎの出力パルス波形をデューティ比５０
％に自動制御することができ、デューティ比５０％を保
持して入力信号ＶＩを遅延させることができる。

【００１６】本発明の第１態様では、デューティ比制御
回路４は、例えば図３に示す如く、エッジ調整回路の出
力を互いに異なる基準値Ｖ１〜Ｖ５と比較する複数の比
較回路４１〜４５と、比較回路４１〜４５の出力値に基
づいて制御信号Ｓ１〜Ｓ６を生成するデータ変換回路４
６とを備えており、構成が簡単であるという利点を有す
る。

【００１７】本発明の第２態様では、スイッチ回路１１
は、例えば図２に示す如く、ｐＭＯＳトランジスタｐ１
〜ｐ３に直列接続されたｐＭＯＳトランジスタＡ１〜Ａ
３と、ｎＭＯＳトランジスタｎ１〜ｎ３に直列接続され
たｎＭＯＳトランジスタＡ４〜Ａ６とを備えており、構
成素子数が少ないという利点を有する。

【００１８】本発明の第３態様では、スイッチ回路１１
は、例えば図５に示す如く、エッジ調整回路１Ｂへの入
力信号ＶＩと制御信号Ｓ１〜Ｓ３との論理積をｐＭＯＳ
トランジスタｐ１〜ｐ３のゲートに供給する論理ゲート
Ｂ１〜Ｂ３と、入力信号ＶＩと制御信号Ｓ４〜Ｓ６との
論理積をｎＭＯＳトランジスタｎ１〜ｎ３のゲートに供
給する論理ゲートＢ４〜Ｂ６とを備えている。

【００１９】上記第２態様では、例えば図２において、
トランジスタＡ１〜Ａ６はオン状態にしても端子間抵抗
を無視できないので、トランジスタＡ１〜Ａ６のサイズ
をｐＭＯＳトランジスタｐ１〜ｐ３及びｎＭＯＳトラン
ジスタｎ１〜ｎ３のサイズよりも大きくする必要がある
。しかし、本第３態様ではトランジスタＡ１〜Ａ６を用
いていないので、この問題点が解決される。

【００２０】

【実施例】以下、図面に基づいて本発明の実施例を説明
する。

【００２１】（１）第１実施例 この遅延回路では、図１に示すエッジ調整回路１として
、図２に示す回路１Ａを用い、図１に示すデューティ比
制御回路４として、図３に示す回路４Ａを用いている。

【００２２】エッジ調整回路１Ａは、ｐＭＯＳトランジ
スタＡ１〜Ａ３とｎＭＯＳトランジスタＡ４〜Ａ６とか
らなるスイッチ回路を除くと、４個のＣＭＯＳインバー
タが並列接続された形になっている。

【００２３】すなわち、ｐＭＯＳトランジスタｐ０〜ｐ
３のソースＳが電源供給線ＶＣＣに接続され、ｎＭＯＳ
トランジスタｎ０〜ｎ３のソースＳが接地線に接続され
ている。ｐＭＯＳトランジスタｐ０〜ｐ３及びｎＭＯＳ
トランジスタｎ０〜ｎ３のゲートは共通に接続され、こ
れに入力信号ＶＩが供給される。中間信号ＶＳが取り出
される配線には、ｐＭＯＳトランジスタｐ０及びｎＭＯ
Ｓトランジスタｎ０のドレインが接続され、かつ、ｐＭ
ＯＳトランジスタｐ１〜ｐ３及びｎＭＯＳトランジスタ
ｎ１〜ｎ３のドレインがそれぞれｐＭＯＳトランジスタ
Ａ１〜Ａ３及びｎＭＯＳトランジスタＡ４〜Ａ６を介し
て接続されている。

【００２４】ｐＭＯＳトランジスタＡ１〜Ａ３及びｎＭ
ＯＳトランジスタＡ４〜Ａ６のゲートにはそれぞれ、図
３に示すデューティ比制御回路４Ａから出力される制御
信号Ｓ１〜Ｓ６が供給される。

【００２５】このデューティ比制御回路４Ａは、直列接
続された抵抗Ｒ１〜Ｒ６と、比較器４１〜４５と、デー
タ変換回路４６とを備えている。抵抗Ｒ１〜Ｒ６の抵抗
Ｒ１側端子は接地線に接続され、抵抗Ｒ６側端子は電源
供給線ＶＣＣに接続されており、抵抗Ｒ１〜６の各接続
点から基準電圧Ｖ１〜Ｖ５が取り出される。これら基準
電圧Ｖ１〜Ｖ５は、比較器４１〜４５の反転入力端に供
給される。比較器４１〜４５の非反転入力端には、図１
に示す平滑化回路３から出力される平滑化電圧Ｖｍが供
給される。比較器４１〜４５の出力は、データ変換回路
４６に供給され、データ変換回路４６は、後述の如く、
図１に示す多段インバータ２の出力信号ＶＯのデューテ
ィ比を５０％にするための制御信号Ｓ１〜Ｓ６を出力す
る。このデータ変換回路４６は、論理回路又はＲＯＭで
構成される。

【００２６】次に、上記の如く構成された本実施例の動
作を説明する。

【００２７】エッジ調整回路１Ａに供給される入力信号
ＶＩは、周波数変調波又は位相変調波等であって、その
デューティ比はほぼ５０％である。

【００２８】制御信号Ｓ１〜Ｓ３を低レベルにしてｐＭ
ＯＳトランジスタＡ１〜Ａ３をオン状態にし、制御信号
Ｓ４〜Ｓ６を高レベルにしてｎＭＯＳトランジスタＡ４
〜Ａ６をオン状態にすると、エッジ調整回路１Ａは４個
のＣＯＭＳインバータが並列接続された形になる。この
ときの中間信号ＶＳの波形は、例えば図４（Ａ）に示す
如くなり、パルス周期をＴ、パルス幅をＷ０とすると、
デューティ比が１００Ｗ０／Ｔ＝５０％となる。

【００２９】図１において、出力信号ＶＯのデューティ
比が５０％のときの平滑化電圧ＶｍをＶｍ０とすると、
出力信号ＶＯのデューティ比が５０％よりも小さくなれ
ば、Ｖｍ＜Ｖｍ０となる。このとき、デューティ比制御
回路４Ａは、例えば制御信号Ｓ１〜Ｓ４を低レベルにし
、制御信号Ｓ５及びＳ６を高レベルにする。これにより
、ｐＭＯＳトランジスタＡ１〜Ａ３、ｎＭＯＳトランジ
スタＡ５及びＡ６がオン状態となり、ｎＭＯＳトランジ
スタＡ４がオフ状態となって、中間信号ＶＳの立ち下が
り波形が図４（Ｂ）に示す如く、図４（Ａ）の場合より
も緩やかになる。したがって、パルス幅Ｗ０がＷ１と長
くなり、中間信号ＶＳのデューティ比が増加して、出力
信号ＶＯのデューティ比も増加する。

【００３０】上記と逆に、出力信号ＶＯのデューティ比
が５０％よりも大きくなれば、Ｖｍ＞Ｖｍ０となる。こ
のとき、デューティ比制御回路４Ａは、例えば制御信号
Ｓ１及びＳ２を低レベルにし、制御信号Ｓ３〜Ｓ６を高
レベルにする。これにより、ｐＭＯＳトランジスタＡ１
、Ａ２及びｎＭＯＳトランジスタＡ４〜Ａ６がオン状態
となり、ｐＭＯＳトランジスタＡ３がオフ状態となって
、中間信号ＶＳの立ち上がり波形が図４（Ｃ）に示す如
く、図４（Ａ）の場合よりも緩やかになる。したがって
、パルス幅Ｗ０がＷ２と短くなり、中間信号ＶＳのデュ
ーティ比が減少して、出力信号ＶＯのデューティ比も減
少する。

【００３１】上記説明から明らかなように、出力信号Ｖ
Ｏのデューティ比のずれに応じて、ｐＭＯＳトランジス
タＡ１〜Ａ３のオン状態の個数及びｎＭＯＳトランジス
タＡ４〜Ａ６のオン状態の個数を変えることにより、出
力信号ＶＯのデューティ比を５０％に近づけることが可
能となる。

【００３２】なお、ｐＭＯＳトランジスタｐ１〜ｐ３の
サイズとｎＭＯＳトランジスタｎ１〜ｎ３のサイズを異
ならせておき、ｐＭＯＳトランジスタＡ１とｎＭＯＳト
ランジスタＡ４のゲートを共通に接続し、ｐＭＯＳトラ
ンジスタＡ２とｎＭＯＳトランジスタＡ５のゲートを共
通に接続し、ｐＭＯＳトランジスタＡ３とｎＭＯＳトラ
ンジスタＡ６のゲートを共通に接続して、各ＣＭＯＳイ
ンバータ単位で動作状態又は非動作状態にしてもよい。 この場合、中間信号ＶＳのデューティ比を上記の場合よ
りも細かく制御することが可能となり、出力信号ＶＯの
デューティ比の制御精度が向上する。

【００３３】（２）第２実施例 図５は、第２実施例のエッジ調整回路１Ｂを示す。

【００３４】このエッジ調整回路１Ｂは、図２に示すｐ
ＭＯＳトランジスタＡ１〜Ａ３及びｎＭＯＳトランジス
タＡ４〜Ａ６を用いずに、ｐＭＯＳトランジスタｐ１〜
ｐ３のドレインをそれぞれｎＭＯＳトランジスタｎ１〜
ｎ３のドレインに直接接続している。また、ｐＭＯＳト
ランジスタｐ１〜ｐ３のゲートをそれぞれナンドゲート
Ｂ１〜Ｂ３の出力端に接続し、ｎＭＯＳトランジスタｎ
１〜ｎ３のゲートをそれぞれアンドゲートＢ４〜Ｂ６の
出力端に接続している。ナンドゲートＢ１〜Ｂ３及びア
ンドゲートＢ４〜Ｂ６の一方の入力端は、ｐＭＯＳトラ
ンジスタｐ０及びｎＭＯＳトランジスタｎ０のゲートに
共通に接続され、ナンドゲートＢ１〜Ｂ３及びアンドゲ
ートＢ４〜Ｂ６の他方の入力端には、制御信号Ｓ１〜Ｓ
６が供給される。他の点は、上記第１実施例と同一にな
っている。図２の回路の場合、スイッチ回路としてのｐ
ＭＯＳトランジスタＡ１〜Ａ３及びｎＭＯＳトランジス
タＡ４〜Ａ６は、これらをオン状態にしても端子間抵抗
を無視できないので、ｐＭＯＳトランジスタＡ１〜Ａ３
及びｎＭＯＳトランジスタＡ４〜Ａ６のサイズをｐＭＯ
Ｓトランジスタｐ１〜ｐ３及びｎＭＯＳトランジスタｎ
１〜ｎ３のサイズよりも大きくする必要がある。これに
対し、本第２実施例では、図２に示すトランジスタＡ１
〜Ａ６を用いていないので、この問題点が解決される。

【００３５】（３）第３実施例 図６は、第３実施例のエッジ調整回路１Ｃを示す。この
エッジ調整回路１Ｃでは、図５に示すスイッチ回路とし
てのアンドゲートＢ１〜Ｂ６の代わりに、スイッチ回路
Ｃ１〜Ｃ６を用いている。

【００３６】スイッチ回路Ｃｉ（ｉ＝１〜３）は、ｐＭ
ＯＳトランジスタｐｉのゲートと電源供給線ＶＣＣとの
間にｐＭＯＳトランジスタＣｉ１が接続され、ｐＭＯＳ
トランジスタＣｉ１のゲートに転送ゲートＣｉ２の一方
のゲート及びインバータＣｉ３の出力端が接続され、転
送ゲートＣｉ２の他方のゲートとインバータＣｉ３の入
力端とが共通に接続されて、これに制御信号Ｓｉが供給
される。転送ゲートＣｉ２は、ｐＭＯＳトランジスタと
ｎＭＯＳトランジスタｎ１とを並列接続したものであり
、その入力端は、ｐＭＯＳトランジスタｐ０及びｎＭＯ
Ｓトランジスタｎ０のゲートに接続され、出力端は、ｐ
ＭＯＳトランジスタｐｉのゲートに接続されている。

【００３７】スイッチ回路Ｃｉ（ｉ＝４〜６）は、ｎＭ
ＯＳトランジスタｎｉ−３のゲートと接地線との間にｎ
ＭＯＳトランジスタＣｉ１が接続され、ｎＭＯＳトラン
ジスタＣｉ１のゲートに転送ゲートＣｉ２の一方のゲー
ト及びインバータＣｉ３の出力端が接続され、転送ゲー
トＣｉ２の他方のゲートとインバータＣｉ３の入力端と
が接続されて、これに制御信号Ｓｉが供給される。転送
ゲートＣｉ２は、その入力端がｐＭＯＳトランジスタｐ
０及びｎＭＯＳトランジスタｎ０のゲートに接続され、
出力端がｐＭＯＳトランジスタｐｉのゲートに接続され
ている。

【００３８】例えば制御信号Ｓ１を低レベルにすると、
転送ゲートＣ１２がオン状態になり、ｐＭＯＳトランジ
スタｐ０とｐＭＯＳトランジスタｐ１とが並列接続され
た形になる。このとき、ｐＭＯＳトランジスタＣ１１は
オフ状態となっている。制御信号Ｓ１を高レベルにする
と、転送ゲートＣ１２がオフ状態、ｐＭＯＳトランジス
タＣ１１がオン状態となり、ｐＭＯＳトランジスタｐ１
がオフ状態となって、ｐＭＯＳトランジスタｐ１がｐＭ
ＯＳトランジスタｐ０から切り離された形になる。スイ
ッチ回路Ｃ２及びＣ３の動作は、スイッチ回路Ｃ１と同
様である。

【００３９】同様に、制御信号Ｓ４を高レベルにすると
、転送ゲートＣ４２がオン状態になり、ｎＭＯＳトラン
ジスタｎ０とｎＭＯＳトランジスタｎ１とが並列接続さ
れた形になる。このとき、ｎＭＯＳトランジスタＣ４１
はオフ状態となっている。制御信号Ｓ４を低レベルにす
ると、転送ゲートＣ４２がオフ状態、ｎＭＯＳトランジ
スタＣ４１がオン状態となり、ｎＭＯＳトランジスタｎ
１がオフ状態となって、ｎＭＯＳトランジスタｎ１がｎ
ＭＯＳトランジスタｎ０から切り離された形になる。 スイッチ回路Ｃ５及びＣ６の動作は、スイッチ回路Ｃ４
と同様である。

【００４０】本第３実施例も、上記第２実施例と同様に
、図２に示すようなトランジスタＡ１〜Ａ６を用いてい
ないので、上記問題点が解決される。

【００４１】

【発明の効果】以上説明した如く、本発明に係る遅延回
路によれば、デューティ比５０％を保持して信号を遅延
させることができるという効果を奏し、情報伝達の正確
化に寄与するところが大きい。

【００４２】本発明の上記第１態様によれば、デューテ
ィ比制御回路の構成を簡単にすることができるという効
果を奏する。

【００４３】本発明の第２態様によれば、スイッチ回路
の構成素子数を少なくすることができるという効果を奏
する。

【００４４】本発明の第３態様によれば、スイッチ回路
の回路素子サイズを前記第２態様よりも小さくすること
ができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の第１実施例のエッジ調整回路図である
。

【図３】本発明の第１実施例のデューティ比制御回路図
である。

【図４】図２のエッジ調整回路の出力波形図である。

【図５】本発明の第２実施例のエッジ調整回路図である
。

【図６】本発明の第３実施例のエッジ調整回路図である
。

【図７】信号遅延回路が適用された回路図である。

【符号の説明】

１、１Ａ〜１Ｃ　　エッジ調整回路 ２　　多段インバータ ３　　平滑化回路 ４、４Ａ　　デューティ比制御回路 ｐ０〜ｐ３、Ａ１〜Ａ３、Ｃ１１、Ｃ２１、Ｃ３１、Ｃ
４１、Ｃ５１、Ｃ６１ ｐＭＯＳトランジスタ ｎ０〜ｎ３、Ａ４〜Ａ６　　ｎＭＯＳトランジスタＳ１
〜Ｓ６　　制御信号 Ｒ１〜Ｒ６　　抵抗 ４１〜４５　　比較器 ４６　　データ変換回路 Ｂ１〜Ｂ６　　アンドゲート Ｃ１〜Ｃ６　　スイッチ回路 Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２、Ｃ５２、Ｃ６２　　
転送ゲート Ｃ１３、Ｃ２３、Ｃ３３、Ｃ４３、Ｃ５３、Ｃ６３　　
インバータ

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　Ｎ個（Ｎ≧２）のｐＭＯＳトランジス
   タ（ｐ０〜ｐＮ）と、Ｎ個のｎＭＯＳトランジスタ（ｎ
   ０〜ｎＮ）と、制御信号（Ｓ）に応じて、Ｎｐ個（Ｎｐ
   ≦Ｎ）の該ｐＭＯＳトランジスタを互いに並列接続した
   ものとＮｎ個（Ｎｎ≦Ｎ）の該ｎＭＯＳトランジスタを
   互いに並列接続したものとの直列接続回路を形成するス
   イッチ回路（１１）とを備え、該トランジスタのゲート
   が信号入力端とされ、該ｐＭＯＳトランジスタと該ｎＭ
   ＯＳトランジスタとの接続点が信号出力端とされるエッ
   ジ調整回路（１）と、インバータ（２１〜２ｎ）が複数
   個直列接続され、該エッジ調整回路の出力が供給される
   多段インバータ（２）と、該多段インバータの出力を平
   滑化する平滑化回路（３）と、該平滑化回路の出力値に
   基づいて、該多段インバータの出力パルス波形がデュー
   ティ比５０％になるように、該制御信号を生成して該ス
   イッチ回路に供給するデューティ比制御回路（４）と、
   を有することを特徴とする遅延回路。
2. 【請求項２】　　前記デューティ比制御回路（４、４Ａ
   ）は、前記エッジ調整回路（１）の出力を互いに異なる
   基準値と比較する複数の比較回路（４１〜４５）と、該
   比較回路の出力値に基づいて前記制御信号（Ｓ、Ｓ１〜
   Ｓ６）を生成するデータ変換回路（４６）と、を有する
   ことを特徴とする請求項１記載の遅延回路。
3. 【請求項３】　　前記スイッチ回路（１１）は、前記ｐ
   ＭＯＳトランジスタ（ｐ１〜ｐ３）に直列接続されたｐ
   ＭＯＳトランジスタ（Ａ１〜Ａ３）と、前記ｎＭＯＳト
   ランジスタ（ｎ１〜ｎ３）に直列接続されたｎＭＯＳト
   ランジスタ（Ａ４〜Ａ６）と、を有することを特徴とす
   る請求項１又は２記載の遅延回路。
4. 【請求項４】　　前記スイッチ回路（１１）は、前記エ
   ッジ調整回路（１）への入力信号（ＶＩ）と前記制御信
   号（Ｓ、Ｓ１〜Ｓ３）の１ビットとの論理積を前記ｐＭ
   ＯＳトランジスタ（ｐ１〜ｐ３）のゲートに供給する論
   理ゲート（Ｂ１〜Ｂ３）と、前記エッジ調整回路への入
   力信号と前記制御信号の１ビットとの論理積を前記ｎＭ
   ＯＳトランジスタ（ｎ１〜ｎ３）のゲートに供給する論
   理ゲート（ｎ１〜ｎ３）と、を有することを特徴とする
   請求項１又は２記載の遅延回路。