JPH04371012A - 遅延回路 - Google Patents

遅延回路

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JPH04371012A
JPH04371012A JP14762091A JP14762091A JPH04371012A JP H04371012 A JPH04371012 A JP H04371012A JP 14762091 A JP14762091 A JP 14762091A JP 14762091 A JP14762091 A JP 14762091A JP H04371012 A JPH04371012 A JP H04371012A
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JP
Japan
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circuit
transistors
output
duty ratio
signal
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Withdrawn
Application number
JP14762091A
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English (en)
Inventor
Fumitaka Asami
文孝 浅見
Shinya Uto
真也 鵜戸
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Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
Original Assignee
Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、周波数変調波又は位相
変調波等を遅延させる遅延回路に関する。
【0002】
【従来の技術】図7は、遅延回路が適用された回路図で
ある。
【0003】撮像装置10から出力されたビデオ信号は
画像処理回路20に供給され、所定の画像処理が行われ
る。画像処理回路20の処理時間は、例えば1μs〜1
00msであり、ビデオ信号を信号遅延回路30にも供
給して、この処理時間だけ遅延させる。画像処理回路2
0及び信号遅延回路30の出力は、混合器40を介して
表示装置50に供給され、画像処理回路20で得られた
情報の画像が撮影画像に合成されて、表示装置50に表
示される。
【0004】信号遅延回路30は、例えば、インバータ
を多数段直列接続して構成される。その段数は、20,
000以上になる場合もあり、このため、各インバータ
のサイズが、例えば4μm×3μm程度と大変小さくな
り、駆動能力が小さい。そこで、後段では、最終段側に
向ってインバータのサイズを大きくし、その駆動能力を
上げている。
【0005】
【発明が解決しようとする課題】CMOSインバータを
構成するpMOSトランジスタとnMOSトランジスタ
の特性には、同一チップ内のものであっても僅かなばら
つきがあり、インバータのサイズが全て同一でないこと
がこのばらつきを大きくする。インバータの接続段数が
非常に大きいので、インバータの特性の僅かなばらつき
により、本来50%であるべき出力信号のデューティ比
が50%からずれて、映像情報が正確に伝達されなくな
る。
【0006】本発明の目的は、このような問題点に鑑み
、デューティ比50%を保持して信号を遅延させること
ができる遅延回路を提供することにある。
【0007】
【課題を解決するための手段及びその作用】図1は、本
発明に係る遅延回路の原理構成図である。この遅延回路
は、次のような構成要素を備えている。
【0008】1はエッジ調整回路であり、N個(N≧2
)のpMOSトランジスタp0〜pNと、N個のnMO
Sトランジスタn0〜nNと、スイッチ回路11とを備
えている。スイッチ回路11は、制御信号Sに応じて、
Np個(Np≦N)のpMOSトランジスタp0〜pN
を互いに並列接続したものとNn個(Nn≦N)のnM
OSトランジスタn0〜nNを互いに並列接続したもの
との直列接続回路を形成する。エッジ調整回路1は、こ
れらトランジスタのゲートが信号入力端とされ、pMO
Sトランジスタp0〜pNとnMOSトランジスタn0
〜nNとの接続点が信号出力端とされる。
【0009】2は多段インバータであり、インバータ2
1〜2nが複数個直列接続され、エッジ調整回路1の出
力が供給される。
【0010】3は平滑化回路であり、多段インバータ2
1〜2nの出力を平滑化する。
【0011】4はデューティ比制御回路であり、平滑化
回路3の出力値Vmに基づいて、多段インバータ21〜
2nの出力パルス波形がデューティ比50%になるよう
に、制御信号Sを生成してスイッチ回路11に供給する
【0012】エッジ調整回路1Aに供給される入力信号
VIは、例えば周波数変調波又は位相変調波であり、そ
のデューティ比はほぼ50%である。
【0013】エッジ調整回路1について、Npを増加(
減少)させると、出力パルスの立ち上がりエッジがより
急(緩やか)になり、そのデューティ比が増加(減少)
する。Nnを増加(減少)させると、出力パルスの立ち
下がりエッジがより急(緩やか)になり、そのデューテ
ィ比が減少(増加)する。
【0014】一方、エッジ調整回路1の出力VSを多段
インバータ2に通し、多段インバータ2の出力を平滑化
した電圧Vmは、出力信号VOのパルスのデューティ比
に依存する。具体的には、平滑化電圧Vmは、デューテ
ィ比が増加すると増加し、デューティ比が減少すると減
少する。
【0015】したがって、制御信号Sにより、多段イン
バータ21〜2nの出力パルス波形をデューティ比50
%に自動制御することができ、デューティ比50%を保
持して入力信号VIを遅延させることができる。
【0016】本発明の第1態様では、デューティ比制御
回路4は、例えば図3に示す如く、エッジ調整回路の出
力を互いに異なる基準値V1〜V5と比較する複数の比
較回路41〜45と、比較回路41〜45の出力値に基
づいて制御信号S1〜S6を生成するデータ変換回路4
6とを備えており、構成が簡単であるという利点を有す
る。
【0017】本発明の第2態様では、スイッチ回路11
は、例えば図2に示す如く、pMOSトランジスタp1
〜p3に直列接続されたpMOSトランジスタA1〜A
3と、nMOSトランジスタn1〜n3に直列接続され
たnMOSトランジスタA4〜A6とを備えており、構
成素子数が少ないという利点を有する。
【0018】本発明の第3態様では、スイッチ回路11
は、例えば図5に示す如く、エッジ調整回路1Bへの入
力信号VIと制御信号S1〜S3との論理積をpMOS
トランジスタp1〜p3のゲートに供給する論理ゲート
B1〜B3と、入力信号VIと制御信号S4〜S6との
論理積をnMOSトランジスタn1〜n3のゲートに供
給する論理ゲートB4〜B6とを備えている。
【0019】上記第2態様では、例えば図2において、
トランジスタA1〜A6はオン状態にしても端子間抵抗
を無視できないので、トランジスタA1〜A6のサイズ
をpMOSトランジスタp1〜p3及びnMOSトラン
ジスタn1〜n3のサイズよりも大きくする必要がある
。しかし、本第3態様ではトランジスタA1〜A6を用
いていないので、この問題点が解決される。
【0020】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
【0021】(1)第1実施例 この遅延回路では、図1に示すエッジ調整回路1として
、図2に示す回路1Aを用い、図1に示すデューティ比
制御回路4として、図3に示す回路4Aを用いている。
【0022】エッジ調整回路1Aは、pMOSトランジ
スタA1〜A3とnMOSトランジスタA4〜A6とか
らなるスイッチ回路を除くと、4個のCMOSインバー
タが並列接続された形になっている。
【0023】すなわち、pMOSトランジスタp0〜p
3のソースSが電源供給線VCCに接続され、nMOS
トランジスタn0〜n3のソースSが接地線に接続され
ている。pMOSトランジスタp0〜p3及びnMOS
トランジスタn0〜n3のゲートは共通に接続され、こ
れに入力信号VIが供給される。中間信号VSが取り出
される配線には、pMOSトランジスタp0及びnMO
Sトランジスタn0のドレインが接続され、かつ、pM
OSトランジスタp1〜p3及びnMOSトランジスタ
n1〜n3のドレインがそれぞれpMOSトランジスタ
A1〜A3及びnMOSトランジスタA4〜A6を介し
て接続されている。
【0024】pMOSトランジスタA1〜A3及びnM
OSトランジスタA4〜A6のゲートにはそれぞれ、図
3に示すデューティ比制御回路4Aから出力される制御
信号S1〜S6が供給される。
【0025】このデューティ比制御回路4Aは、直列接
続された抵抗R1〜R6と、比較器41〜45と、デー
タ変換回路46とを備えている。抵抗R1〜R6の抵抗
R1側端子は接地線に接続され、抵抗R6側端子は電源
供給線VCCに接続されており、抵抗R1〜6の各接続
点から基準電圧V1〜V5が取り出される。これら基準
電圧V1〜V5は、比較器41〜45の反転入力端に供
給される。比較器41〜45の非反転入力端には、図1
に示す平滑化回路3から出力される平滑化電圧Vmが供
給される。比較器41〜45の出力は、データ変換回路
46に供給され、データ変換回路46は、後述の如く、
図1に示す多段インバータ2の出力信号VOのデューテ
ィ比を50%にするための制御信号S1〜S6を出力す
る。このデータ変換回路46は、論理回路又はROMで
構成される。
【0026】次に、上記の如く構成された本実施例の動
作を説明する。
【0027】エッジ調整回路1Aに供給される入力信号
VIは、周波数変調波又は位相変調波等であって、その
デューティ比はほぼ50%である。
【0028】制御信号S1〜S3を低レベルにしてpM
OSトランジスタA1〜A3をオン状態にし、制御信号
S4〜S6を高レベルにしてnMOSトランジスタA4
〜A6をオン状態にすると、エッジ調整回路1Aは4個
のCOMSインバータが並列接続された形になる。この
ときの中間信号VSの波形は、例えば図4(A)に示す
如くなり、パルス周期をT、パルス幅をW0とすると、
デューティ比が100W0/T=50%となる。
【0029】図1において、出力信号VOのデューティ
比が50%のときの平滑化電圧VmをVm0とすると、
出力信号VOのデューティ比が50%よりも小さくなれ
ば、Vm<Vm0となる。このとき、デューティ比制御
回路4Aは、例えば制御信号S1〜S4を低レベルにし
、制御信号S5及びS6を高レベルにする。これにより
、pMOSトランジスタA1〜A3、nMOSトランジ
スタA5及びA6がオン状態となり、nMOSトランジ
スタA4がオフ状態となって、中間信号VSの立ち下が
り波形が図4(B)に示す如く、図4(A)の場合より
も緩やかになる。したがって、パルス幅W0がW1と長
くなり、中間信号VSのデューティ比が増加して、出力
信号VOのデューティ比も増加する。
【0030】上記と逆に、出力信号VOのデューティ比
が50%よりも大きくなれば、Vm>Vm0となる。こ
のとき、デューティ比制御回路4Aは、例えば制御信号
S1及びS2を低レベルにし、制御信号S3〜S6を高
レベルにする。これにより、pMOSトランジスタA1
、A2及びnMOSトランジスタA4〜A6がオン状態
となり、pMOSトランジスタA3がオフ状態となって
、中間信号VSの立ち上がり波形が図4(C)に示す如
く、図4(A)の場合よりも緩やかになる。したがって
、パルス幅W0がW2と短くなり、中間信号VSのデュ
ーティ比が減少して、出力信号VOのデューティ比も減
少する。
【0031】上記説明から明らかなように、出力信号V
Oのデューティ比のずれに応じて、pMOSトランジス
タA1〜A3のオン状態の個数及びnMOSトランジス
タA4〜A6のオン状態の個数を変えることにより、出
力信号VOのデューティ比を50%に近づけることが可
能となる。
【0032】なお、pMOSトランジスタp1〜p3の
サイズとnMOSトランジスタn1〜n3のサイズを異
ならせておき、pMOSトランジスタA1とnMOSト
ランジスタA4のゲートを共通に接続し、pMOSトラ
ンジスタA2とnMOSトランジスタA5のゲートを共
通に接続し、pMOSトランジスタA3とnMOSトラ
ンジスタA6のゲートを共通に接続して、各CMOSイ
ンバータ単位で動作状態又は非動作状態にしてもよい。 この場合、中間信号VSのデューティ比を上記の場合よ
りも細かく制御することが可能となり、出力信号VOの
デューティ比の制御精度が向上する。
【0033】(2)第2実施例 図5は、第2実施例のエッジ調整回路1Bを示す。
【0034】このエッジ調整回路1Bは、図2に示すp
MOSトランジスタA1〜A3及びnMOSトランジス
タA4〜A6を用いずに、pMOSトランジスタp1〜
p3のドレインをそれぞれnMOSトランジスタn1〜
n3のドレインに直接接続している。また、pMOSト
ランジスタp1〜p3のゲートをそれぞれナンドゲート
B1〜B3の出力端に接続し、nMOSトランジスタn
1〜n3のゲートをそれぞれアンドゲートB4〜B6の
出力端に接続している。ナンドゲートB1〜B3及びア
ンドゲートB4〜B6の一方の入力端は、pMOSトラ
ンジスタp0及びnMOSトランジスタn0のゲートに
共通に接続され、ナンドゲートB1〜B3及びアンドゲ
ートB4〜B6の他方の入力端には、制御信号S1〜S
6が供給される。他の点は、上記第1実施例と同一にな
っている。図2の回路の場合、スイッチ回路としてのp
MOSトランジスタA1〜A3及びnMOSトランジス
タA4〜A6は、これらをオン状態にしても端子間抵抗
を無視できないので、pMOSトランジスタA1〜A3
及びnMOSトランジスタA4〜A6のサイズをpMO
Sトランジスタp1〜p3及びnMOSトランジスタn
1〜n3のサイズよりも大きくする必要がある。これに
対し、本第2実施例では、図2に示すトランジスタA1
〜A6を用いていないので、この問題点が解決される。
【0035】(3)第3実施例 図6は、第3実施例のエッジ調整回路1Cを示す。この
エッジ調整回路1Cでは、図5に示すスイッチ回路とし
てのアンドゲートB1〜B6の代わりに、スイッチ回路
C1〜C6を用いている。
【0036】スイッチ回路Ci(i=1〜3)は、pM
OSトランジスタpiのゲートと電源供給線VCCとの
間にpMOSトランジスタCi1が接続され、pMOS
トランジスタCi1のゲートに転送ゲートCi2の一方
のゲート及びインバータCi3の出力端が接続され、転
送ゲートCi2の他方のゲートとインバータCi3の入
力端とが共通に接続されて、これに制御信号Siが供給
される。転送ゲートCi2は、pMOSトランジスタと
nMOSトランジスタn1とを並列接続したものであり
、その入力端は、pMOSトランジスタp0及びnMO
Sトランジスタn0のゲートに接続され、出力端は、p
MOSトランジスタpiのゲートに接続されている。
【0037】スイッチ回路Ci(i=4〜6)は、nM
OSトランジスタni−3のゲートと接地線との間にn
MOSトランジスタCi1が接続され、nMOSトラン
ジスタCi1のゲートに転送ゲートCi2の一方のゲー
ト及びインバータCi3の出力端が接続され、転送ゲー
トCi2の他方のゲートとインバータCi3の入力端と
が接続されて、これに制御信号Siが供給される。転送
ゲートCi2は、その入力端がpMOSトランジスタp
0及びnMOSトランジスタn0のゲートに接続され、
出力端がpMOSトランジスタpiのゲートに接続され
ている。
【0038】例えば制御信号S1を低レベルにすると、
転送ゲートC12がオン状態になり、pMOSトランジ
スタp0とpMOSトランジスタp1とが並列接続され
た形になる。このとき、pMOSトランジスタC11は
オフ状態となっている。制御信号S1を高レベルにする
と、転送ゲートC12がオフ状態、pMOSトランジス
タC11がオン状態となり、pMOSトランジスタp1
がオフ状態となって、pMOSトランジスタp1がpM
OSトランジスタp0から切り離された形になる。スイ
ッチ回路C2及びC3の動作は、スイッチ回路C1と同
様である。
【0039】同様に、制御信号S4を高レベルにすると
、転送ゲートC42がオン状態になり、nMOSトラン
ジスタn0とnMOSトランジスタn1とが並列接続さ
れた形になる。このとき、nMOSトランジスタC41
はオフ状態となっている。制御信号S4を低レベルにす
ると、転送ゲートC42がオフ状態、nMOSトランジ
スタC41がオン状態となり、nMOSトランジスタn
1がオフ状態となって、nMOSトランジスタn1がn
MOSトランジスタn0から切り離された形になる。 スイッチ回路C5及びC6の動作は、スイッチ回路C4
と同様である。
【0040】本第3実施例も、上記第2実施例と同様に
、図2に示すようなトランジスタA1〜A6を用いてい
ないので、上記問題点が解決される。
【0041】
【発明の効果】以上説明した如く、本発明に係る遅延回
路によれば、デューティ比50%を保持して信号を遅延
させることができるという効果を奏し、情報伝達の正確
化に寄与するところが大きい。
【0042】本発明の上記第1態様によれば、デューテ
ィ比制御回路の構成を簡単にすることができるという効
果を奏する。
【0043】本発明の第2態様によれば、スイッチ回路
の構成素子数を少なくすることができるという効果を奏
する。
【0044】本発明の第3態様によれば、スイッチ回路
の回路素子サイズを前記第2態様よりも小さくすること
ができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の原理構成図である。
【図2】本発明の第1実施例のエッジ調整回路図である
【図3】本発明の第1実施例のデューティ比制御回路図
である。
【図4】図2のエッジ調整回路の出力波形図である。
【図5】本発明の第2実施例のエッジ調整回路図である
【図6】本発明の第3実施例のエッジ調整回路図である
【図7】信号遅延回路が適用された回路図である。
【符号の説明】
1、1A〜1C  エッジ調整回路 2  多段インバータ 3  平滑化回路 4、4A  デューティ比制御回路 p0〜p3、A1〜A3、C11、C21、C31、C
41、C51、C61 pMOSトランジスタ n0〜n3、A4〜A6  nMOSトランジスタS1
〜S6  制御信号 R1〜R6  抵抗 41〜45  比較器 46  データ変換回路 B1〜B6  アンドゲート C1〜C6  スイッチ回路 C12、C22、C32、C42、C52、C62  
転送ゲート C13、C23、C33、C43、C53、C63  
インバータ

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】  N個(N≧2)のpMOSトランジス
    タ(p0〜pN)と、N個のnMOSトランジスタ(n
    0〜nN)と、制御信号(S)に応じて、Np個(Np
    ≦N)の該pMOSトランジスタを互いに並列接続した
    ものとNn個(Nn≦N)の該nMOSトランジスタを
    互いに並列接続したものとの直列接続回路を形成するス
    イッチ回路(11)とを備え、該トランジスタのゲート
    が信号入力端とされ、該pMOSトランジスタと該nM
    OSトランジスタとの接続点が信号出力端とされるエッ
    ジ調整回路(1)と、インバータ(21〜2n)が複数
    個直列接続され、該エッジ調整回路の出力が供給される
    多段インバータ(2)と、該多段インバータの出力を平
    滑化する平滑化回路(3)と、該平滑化回路の出力値に
    基づいて、該多段インバータの出力パルス波形がデュー
    ティ比50%になるように、該制御信号を生成して該ス
    イッチ回路に供給するデューティ比制御回路(4)と、
    を有することを特徴とする遅延回路。
  2. 【請求項2】  前記デューティ比制御回路(4、4A
    )は、前記エッジ調整回路(1)の出力を互いに異なる
    基準値と比較する複数の比較回路(41〜45)と、該
    比較回路の出力値に基づいて前記制御信号(S、S1〜
    S6)を生成するデータ変換回路(46)と、を有する
    ことを特徴とする請求項1記載の遅延回路。
  3. 【請求項3】  前記スイッチ回路(11)は、前記p
    MOSトランジスタ(p1〜p3)に直列接続されたp
    MOSトランジスタ(A1〜A3)と、前記nMOSト
    ランジスタ(n1〜n3)に直列接続されたnMOSト
    ランジスタ(A4〜A6)と、を有することを特徴とす
    る請求項1又は2記載の遅延回路。
  4. 【請求項4】  前記スイッチ回路(11)は、前記エ
    ッジ調整回路(1)への入力信号(VI)と前記制御信
    号(S、S1〜S3)の1ビットとの論理積を前記pM
    OSトランジスタ(p1〜p3)のゲートに供給する論
    理ゲート(B1〜B3)と、前記エッジ調整回路への入
    力信号と前記制御信号の1ビットとの論理積を前記nM
    OSトランジスタ(n1〜n3)のゲートに供給する論
    理ゲート(n1〜n3)と、を有することを特徴とする
    請求項1又は2記載の遅延回路。
JP14762091A 1991-06-19 1991-06-19 遅延回路 Withdrawn JPH04371012A (ja)

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