JPS58129830A - 変換回路 - Google Patents

変換回路

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JPS58129830A
JPS58129830A JP57010878A JP1087882A JPS58129830A JP S58129830 A JPS58129830 A JP S58129830A JP 57010878 A JP57010878 A JP 57010878A JP 1087882 A JP1087882 A JP 1087882A JP S58129830 A JPS58129830 A JP S58129830A
Authority
JP
Japan
Prior art keywords
transistor
fet
voltage shift
voltage
source
Prior art date
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Pending
Application number
JP57010878A
Other languages
English (en)
Inventor
Tatsuo Baba
馬場竜雄
Takeshi Takeya
武谷健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
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Publication of JPS58129830A publication Critical patent/JPS58129830A/ja
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008Arrangements for reducing power consumption
    • H03K19/0013Arrangements for reducing power consumption in field effect transistor circuits

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  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、信号レベルを変換するための、Nチャネルト
ランジスタとPチャネルトランジスタを使って構成され
た変換回路の低消費電力化に関するものである。
この種の変換回路はたとえば、バイポーラ系の論理回路
からの信号をMOS )ランジスタの論理回路の信号に
変換するようなインターフェース回路に用いられ、従来
、第1図に示すように、第10FETトランジスタとし
てたとえばPチャネルトランジスタQP%第2の逆特性
のPET トランジスタとしてたとえばNチャネルトラ
ンジスタ軸ヲ使い、トランジスタへのソースを第!の電
源S1に接続し、トランジスタQNのドレインとトラン
ジスタQPのドレインを接続して出力端子とし、トラン
ジスタQPのソースを第・の電源52(Sl)値<82
の値)に接続し、トランジスタQ、とQNのそれぞれの
ゲートを接続して入力端子として構成されていた。これ
はいわゆるCMOSインバータであり、この構成では電
源S2の値に対して入力信号のノ・イレベルが低いとき
にトランジスタQ、が導通状態に保たれる可能性がある
。(たとえばS2が5vのとき入力信号としてTTL信
号を使う場合などがこの例にあたる。)このとき、゛ト
ランジスタQNも導通状態であるか、ら、トランジスタ
QP、QNを通してS、、  S2間に直流バスが形成
され電力を消費してしまう。しかも入力信号がノ・イン
ベル時でもトランジスタQPが導通しているため出力信
号はSlの値まで下らない。またこの点を改善するため
トランジスタQNのチャネル巾を大きくして導通状態で
の抵抗値を下げようとすると入力端子の容量が増し、同
時に消費電力も増大する。
以上説明したように、従来の変換回路には消費電力が大
きく、出力信号のロウレベルが高いという欠点があった
本発明の目的は、これらの欠点を除去するため、入力信
号がノ・インベル時に、変換回路を構成するPチャネル
トランジスタを非導′通にするようにPチャネルトラン
ジスタのドレインに印加する電圧を電圧シフト回路を使
って制御するものであゆ、以下図面について詳細に説明
する。
第2図は本発明の第1の実施例であって、第)のFET
トランジスタとしてPチャネルトラソジスタQp z逆
特性の第2のFET )ランジスタとしてNチャネルト
ランジスタ軸、電圧シフト回路Lヲ用イ、トランジスタ
QNのソースを第2の電源S1、トランジスタQNのド
レインをトランジスタQPのドレインと接続して出力端
子とじ1 トランジスタQPのソースを電圧シフト回路
りの一方の端子に接続し、電圧シフト回路りのもう一方
の端子を第3の電源S2に接続し、トランジスタQ、、
 QNのそれぞれのゲートを接続して入力端子として構
成される。そして、電圧シフト回路りにより、トランジ
スタQPのソース電圧v1を、入力信号の71イレベル
にトランジスタQPのしきい値電圧の絶対値を加えた値
以下に設定しておく。
このように設定しておけば入力信号がノ・インペル時に
トランジスタQpを非導通にできるため電力をカットで
き、しかもこのとき出力電圧もSlの値まで低下する。
またたとえ電圧v1の値が上記回路りにより電圧v1の
値が電源S2の値より低下していれば、入力信号がハイ
レベル時にトランジスタQPは導通するものの、流れる
電流が従来例より小さくなるため消費電力は削減でき、
そのときの出力電圧も従来例より低くなる。
次に、本発明の第2の実施例を第3図に示す。
この実施例では第1の実施例で示した変換回路を複数個
縦続液、続している。このとき、各段では第1の実施例
のように電圧シフト回路Lnにより、Pチャネルトラン
ジスタQPnのソース電圧Vnを、各段に対する入力信
号vINnのハイレベルにトランジスタQPnのしきい
値電圧の絶対値を加えた値以下に限定し、しかも電圧シ
フト回路t、nによる電源S2O値からの降下分JVn
(>O)をΔv、 ) Δv2 >Δv3・・・・・・
・・・となるように設定する。
このように設定すれば、各段の入力信号VINnがハイ
レベル時に、トランジスタQPnを非導通に    1
して電力をカットしたまま最終段の出力信号の・・イレ
ペルを高い電圧値(ただしS2の値以下)に設定するこ
とができる。即ち、前記のようにΔvnを設定すること
により、各段の出力信号のハイジベルを後段になるに従
って高くすることができ(V  のハイレベル〈vIN
2のハイレベル〈・・・曲・・IN+ 〈v1Nnノハイレベル)、適当な段数の縦続により最
終段の出力信号のハイレベルを所望の高い電圧値に設定
することができる。
まだこの場合に、電圧Vnの値が上記の条件を完全に満
していなくとも電源S2の値よりvnを低く設定すれば
入力信号vINnがハイレベル時にトランジスタQPn
が導通しても流れる電流は従来例より小さくなるため消
費電力が削減でき、そのときの出力電圧も従来例より低
くなる。
本発明の第3の実施例を第4図に示す。本実施例は、第
1の実施例に示した変換回路をM個(I、。
■2.・・・・・・・・・、IM)使い、M番目の変換
回路IMを構成するPチャネルトランジスタQPMのソ
ースと、電源S2に新たなPチャネルトランジスタQP
のドレイン、ソースをそれぞれ接続し、■、から■(M
−1)までを使って第2の実施例の変換回路を構成し、
その最終段の出力端子に%のゲートを接続17、変換回
路IMの入力端子を変換回路工、の入力端子に接続して
いる。(ただし、・エラの入力端子は11から工(M−
r )の内、奇数番目の任意の変換回路の入力端子に接
続してよい。) この構成では変換回路エヤの入力として人力信号vIN
1を使うため、入力信号V工N1に対する出力電圧V。
の応答が、第2の実施例の構成と比べて速く1 しかも
、トランジスタQ/Pにより、最終的な出力電圧のハイ
レベルは電源S2の値にまで達する。この入力信号に対
する出力信号の変化の例を第5図に示す。入力信号がハ
イレベルからロウレベルに変化すると変換回路1M1段
の動作遅延時間の後出力信号がロウレベルからハイレベ
ルに変化する。さらに変換回路I、から工(M−1)に
よって構成される変換回路の動作遅延時間の後、トラン
ジスタQ′Pが導通し、出力のハイレベル電圧が電源S
2の値まで上昇する。従って第2の実施例に比べ、応答
が速く、最終的な出力レベルは電源S2の値まで達する
また第6図のようにトランジスタq21のドレインを直
接出力に接続する構成も考えられる。この構成を使うと
第4図の実施例と比べ高速に出力端子をトランジスタQ
′Pにより電源電圧まで上昇させることができる。
以上述べた4種の実施例で使われる電圧シフト回路とし
ては、第7図に示すような、Nチャネル又はPチャネル
トランジスタを1個又は数個直列接続したものなどを用
いればよい。
また以上の実施例は入力信号のハイレベルが低い場合を
例にとったが、入力信号のロウレベルが高い場合には、
同様の方法で入力信号がロウレベル時に従来例では導通
してしまうトランジスタQNを非導通にでき電力の削減
が図れる。さらに、入力信号のハイレベルが低く、ロウ
レベルが高い場合はSl、82両側に電圧シフト回路を
設ければよい0 以上説明したように、本発明はNチャネルトランジスタ
とPチャネルトランジスタを使って構成された変換回路
に新たに電圧シフト回路を付加したことによシ、入力信
号のハイレベルが低い値のときあるいはロウレベルが高
い値のときに、変換回路で消費される電力をカットする
ことができるものである。
【図面の簡単な説明】
第1図は従来の変換回路例、第2図、第3図、第4図、
第6図は本発明の実施例、第5図は本発明の実施例の出
力波形例、第7図は電圧シフト回路の例をそれぞれ示す
ものである。 Q p+ Q’p+ Q p 1 + Q p□、・・
・・・・・”、Q、n: Pfヤネルトランジスタ、 
QNI QNl、 QN21・・・・・・・・・、QN
n:Nチャネルトランジスタ、LI L1+ T、2+
・・・・・・・・・+Ln’  電圧シフト回路、 v
l、 v2. v3.・・・・・・+Vn’ノード電圧
、 vlNl、vIN2.vINy・・・・・曲、vl
Nn:入力信号電圧、 S1#  82  ”  定電
圧源、 vo:出力電圧。

Claims (4)

    【特許請求の範囲】
  1. (1)Pチャネルの第10FET )ランジスタと、N
    チャネルの第2のFET トランジスタと、少くとも1
    個の電圧シフト回路とを用い、前記第1のFETトラン
    ジスタのドレインと前記第2のFET )ランジスタの
    ドレインを接続してこれ・を出力端子とし、前記第1の
    FET )ランジスタのゲートと前記第2のFET )
    ランジスタのゲートを接続して入力端子とし、前記第1
    のFET )ランジスタのソースト第1の電源との間、
    または前記第2のFET )ランジスタのソースと第2
    の電源との間の一方または両方に前記電圧シフト回路を
    接続し、その電圧シフト回路に接続され九FIT )ラ
    ンジスタのソース電圧とそのFET )ランジスタを非
    導通とすべき入力信号のレベルとの差を小さくするよう
    前記電圧シフト回路の電圧シフト量を設定したことを特
    徴とする変換回路。
  2. (2)第1のF’ET )ランジスタのソースと第1の
    電源との間に接続された電圧シフト回路の電圧シフト量
    は、前記第10FET )ランジスタのソース電圧が入
    力信号のハイレベルにその第1のFET )ランジスタ
    のしきい値電圧の絶対値を加えた値以下に保たれるよう
    設定され、第2のFET )ランジスタのソースと第2
    の電源との間に接続された電圧シフト回路の電圧シフト
    量は、前記第2のFETトランジスタのソース電圧が入
    )力信号のロウレベルからその第2のFET )ランジ
    ズタのしきい値電圧の絶対値を引いた値以上に保たれる
    よう設定されることを特徴とする特許請求の範囲第(1
    )項記載の変換回路。
  3. (3)Pチャネルの第1のFET トランジスタと、N
    チャネルの第20FET トランジスタと、少くとも1
    個の電圧シフト回路とを用い、前記第1のFETトラン
    ジスタのドレインと前記第2のFF1T )ランジスタ
    のドレインを接続してこれを出力端子とし、前記第1の
    FET −)ランジスタのゲートと前記第2のFIT 
    )ランジスタのゲートを接続して入力端子とし、前記第
    1のFET)ランジスタや、ソースと第1の電源との間
    、または前記第2のFET )ランジスタのソースと第
    2の電源との間の一方または両方に前記電圧シフト回路
    を接続し、その電圧シフト回路に接続されたFET )
    ランジスタのソース電圧とそのFET )ランジスタを
    非導通とすべき入力信号のレベルとの差を小さくするよ
    う前記電圧シフト回路の電圧シフト量を設定した変換回
    路を複数個縦続接続し、各段の前記電圧シフト回路の電
    圧シフト量(ΔVn )を後段になる程小さく設定した
    ことを特徴とする変換回路。
  4. (4)Pチャネルの第1のFET トランジスタと、N
    チャネルの第2のFET )ランジスタと、少くとも1
    個の電圧シフト回路とを用い、前記第1のFET )ラ
    ンジスタのドレインと前記第20FET トランジスタ
    のドレインを接続してこれを出力端子とし、前記第1の
    FET )ランジスタのゲートと前記第2 (D FE
    T )ランジスタのゲートを接続して入力端子とし、前
    記第10FETトランジスタのソースと第1の電源との
    間、または前記第20FET トたは両方に前記電圧シ
    フト回路を接続し、その電圧シフト回路に接続されたF
    ET )ランジスタのソース電圧とそのFET )ラン
    ジスタを非導通とすべき入力信号のレベルとの差を小さ
    くするよう前記電圧シフト回路の電圧シフト量を設定し
    た変換回路をM個(Mは正の奇数)と、前記電圧シフト
    回路に接続された第1または第2のFET トランジス
    是t りと同じ導電型の少くとも1個p  トランジスタを用
    い、前記新たなFET )ラジジスタのソースを第1ま
    たは第2の電源に、ドレインをM番目の変換回路内の電
    圧シフト回路と第1tたは第2のFET )ランジスタ
    の接続点、または出力端子に、それぞれ接続し、1番目
    から(M−1)番目の変換回路を縦続接続し、その内張
    終段の変換回路の出力端子を前記新たなFET )ラン
    ジスタのゲートニ接続し、前記M番目の変換回路の入力
    端子を前記縦続接続した変換回路の内、奇数番目の変換
    回路の入力端子に接続して構成されることを特徴とする
    変換回路。
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