JPS58129830A - 変換回路 - Google Patents
変換回路Info
- Publication number
- JPS58129830A JPS58129830A JP57010878A JP1087882A JPS58129830A JP S58129830 A JPS58129830 A JP S58129830A JP 57010878 A JP57010878 A JP 57010878A JP 1087882 A JP1087882 A JP 1087882A JP S58129830 A JPS58129830 A JP S58129830A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- fet
- voltage shift
- voltage
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、信号レベルを変換するための、Ｎチャネルト
ランジスタとＰチャネルトランジスタを使って構成され
た変換回路の低消費電力化に関するものである。
ランジスタとＰチャネルトランジスタを使って構成され
た変換回路の低消費電力化に関するものである。
この種の変換回路はたとえば、バイポーラ系の論理回路
からの信号をＭＯＳ ）ランジスタの論理回路の信号に
変換するようなインターフェース回路に用いられ、従来
、第１図に示すように、第１０ＦＥＴトランジスタとし
てたとえばＰチャネルトランジスタＱＰ％第２の逆特性
のＰＥＴ トランジスタとしてたとえばＮチャネルトラ
ンジスタ軸ヲ使い、トランジスタへのソースを第！の電
源Ｓ１に接続し、トランジスタＱＮのドレインとトラン
ジスタＱＰのドレインを接続して出力端子とし、トラン
ジスタＱＰのソースを第・の電源５２（Ｓｌ）値＜８２
の値）に接続し、トランジスタＱ、とＱＮのそれぞれの
ゲートを接続して入力端子として構成されていた。これ
はいわゆるＣＭＯＳインバータであり、この構成では電
源Ｓ２の値に対して入力信号のノ・イレベルが低いとき
にトランジスタＱ、が導通状態に保たれる可能性がある
。（たとえばＳ２が５ｖのとき入力信号としてＴＴＬ信
号を使う場合などがこの例にあたる。）このとき、゛ト
ランジスタＱＮも導通状態であるか、ら、トランジスタ
ＱＰ、ＱＮを通してＳ、、 Ｓ２間に直流バスが形成
され電力を消費してしまう。しかも入力信号がノ・イン
ベル時でもトランジスタＱＰが導通しているため出力信
号はＳｌの値まで下らない。またこの点を改善するため
トランジスタＱＮのチャネル巾を大きくして導通状態で
の抵抗値を下げようとすると入力端子の容量が増し、同
時に消費電力も増大する。
からの信号をＭＯＳ ）ランジスタの論理回路の信号に
変換するようなインターフェース回路に用いられ、従来
、第１図に示すように、第１０ＦＥＴトランジスタとし
てたとえばＰチャネルトランジスタＱＰ％第２の逆特性
のＰＥＴ トランジスタとしてたとえばＮチャネルトラ
ンジスタ軸ヲ使い、トランジスタへのソースを第！の電
源Ｓ１に接続し、トランジスタＱＮのドレインとトラン
ジスタＱＰのドレインを接続して出力端子とし、トラン
ジスタＱＰのソースを第・の電源５２（Ｓｌ）値＜８２
の値）に接続し、トランジスタＱ、とＱＮのそれぞれの
ゲートを接続して入力端子として構成されていた。これ
はいわゆるＣＭＯＳインバータであり、この構成では電
源Ｓ２の値に対して入力信号のノ・イレベルが低いとき
にトランジスタＱ、が導通状態に保たれる可能性がある
。（たとえばＳ２が５ｖのとき入力信号としてＴＴＬ信
号を使う場合などがこの例にあたる。）このとき、゛ト
ランジスタＱＮも導通状態であるか、ら、トランジスタ
ＱＰ、ＱＮを通してＳ、、 Ｓ２間に直流バスが形成
され電力を消費してしまう。しかも入力信号がノ・イン
ベル時でもトランジスタＱＰが導通しているため出力信
号はＳｌの値まで下らない。またこの点を改善するため
トランジスタＱＮのチャネル巾を大きくして導通状態で
の抵抗値を下げようとすると入力端子の容量が増し、同
時に消費電力も増大する。
以上説明したように、従来の変換回路には消費電力が大
きく、出力信号のロウレベルが高いという欠点があった
。
きく、出力信号のロウレベルが高いという欠点があった
。
本発明の目的は、これらの欠点を除去するため、入力信
号がノ・インベル時に、変換回路を構成するＰチャネル
トランジスタを非導′通にするようにＰチャネルトラン
ジスタのドレインに印加する電圧を電圧シフト回路を使
って制御するものであゆ、以下図面について詳細に説明
する。
号がノ・インベル時に、変換回路を構成するＰチャネル
トランジスタを非導′通にするようにＰチャネルトラン
ジスタのドレインに印加する電圧を電圧シフト回路を使
って制御するものであゆ、以下図面について詳細に説明
する。
第２図は本発明の第１の実施例であって、第）のＦＥＴ
トランジスタとしてＰチャネルトラソジスタＱｐ ｚ逆
特性の第２のＦＥＴ ）ランジスタとしてＮチャネルト
ランジスタ軸、電圧シフト回路Ｌヲ用イ、トランジスタ
ＱＮのソースを第２の電源Ｓ１、トランジスタＱＮのド
レインをトランジスタＱＰのドレインと接続して出力端
子とじ１ トランジスタＱＰのソースを電圧シフト回路
りの一方の端子に接続し、電圧シフト回路りのもう一方
の端子を第３の電源Ｓ２に接続し、トランジスタＱ、、
ＱＮのそれぞれのゲートを接続して入力端子として構
成される。そして、電圧シフト回路りにより、トランジ
スタＱＰのソース電圧ｖ１を、入力信号の７１イレベル
にトランジスタＱＰのしきい値電圧の絶対値を加えた値
以下に設定しておく。
トランジスタとしてＰチャネルトラソジスタＱｐ ｚ逆
特性の第２のＦＥＴ ）ランジスタとしてＮチャネルト
ランジスタ軸、電圧シフト回路Ｌヲ用イ、トランジスタ
ＱＮのソースを第２の電源Ｓ１、トランジスタＱＮのド
レインをトランジスタＱＰのドレインと接続して出力端
子とじ１ トランジスタＱＰのソースを電圧シフト回路
りの一方の端子に接続し、電圧シフト回路りのもう一方
の端子を第３の電源Ｓ２に接続し、トランジスタＱ、、
ＱＮのそれぞれのゲートを接続して入力端子として構
成される。そして、電圧シフト回路りにより、トランジ
スタＱＰのソース電圧ｖ１を、入力信号の７１イレベル
にトランジスタＱＰのしきい値電圧の絶対値を加えた値
以下に設定しておく。
このように設定しておけば入力信号がノ・インペル時に
トランジスタＱｐを非導通にできるため電力をカットで
き、しかもこのとき出力電圧もＳｌの値まで低下する。
トランジスタＱｐを非導通にできるため電力をカットで
き、しかもこのとき出力電圧もＳｌの値まで低下する。
またたとえ電圧ｖ１の値が上記回路りにより電圧ｖ１の
値が電源Ｓ２の値より低下していれば、入力信号がハイ
レベル時にトランジスタＱＰは導通するものの、流れる
電流が従来例より小さくなるため消費電力は削減でき、
そのときの出力電圧も従来例より低くなる。
値が電源Ｓ２の値より低下していれば、入力信号がハイ
レベル時にトランジスタＱＰは導通するものの、流れる
電流が従来例より小さくなるため消費電力は削減でき、
そのときの出力電圧も従来例より低くなる。
次に、本発明の第２の実施例を第３図に示す。
この実施例では第１の実施例で示した変換回路を複数個
縦続液、続している。このとき、各段では第１の実施例
のように電圧シフト回路Ｌｎにより、Ｐチャネルトラン
ジスタＱＰｎのソース電圧Ｖｎを、各段に対する入力信
号ｖＩＮｎのハイレベルにトランジスタＱＰｎのしきい
値電圧の絶対値を加えた値以下に限定し、しかも電圧シ
フト回路ｔ、ｎによる電源Ｓ２Ｏ値からの降下分ＪＶｎ
（＞Ｏ）をΔｖ、 ） Δｖ２ ＞Δｖ３・・・・・・
・・・となるように設定する。
縦続液、続している。このとき、各段では第１の実施例
のように電圧シフト回路Ｌｎにより、Ｐチャネルトラン
ジスタＱＰｎのソース電圧Ｖｎを、各段に対する入力信
号ｖＩＮｎのハイレベルにトランジスタＱＰｎのしきい
値電圧の絶対値を加えた値以下に限定し、しかも電圧シ
フト回路ｔ、ｎによる電源Ｓ２Ｏ値からの降下分ＪＶｎ
（＞Ｏ）をΔｖ、 ） Δｖ２ ＞Δｖ３・・・・・・
・・・となるように設定する。
このように設定すれば、各段の入力信号ＶＩＮｎがハイ
レベル時に、トランジスタＱＰｎを非導通に １
して電力をカットしたまま最終段の出力信号の・・イレ
ペルを高い電圧値（ただしＳ２の値以下）に設定するこ
とができる。即ち、前記のようにΔｖｎを設定すること
により、各段の出力信号のハイジベルを後段になるに従
って高くすることができ（Ｖ のハイレベル〈ｖＩＮ
２のハイレベル〈・・・曲・・ＩＮ＋ 〈ｖ１Ｎｎノハイレベル）、適当な段数の縦続により最
終段の出力信号のハイレベルを所望の高い電圧値に設定
することができる。
レベル時に、トランジスタＱＰｎを非導通に １
して電力をカットしたまま最終段の出力信号の・・イレ
ペルを高い電圧値（ただしＳ２の値以下）に設定するこ
とができる。即ち、前記のようにΔｖｎを設定すること
により、各段の出力信号のハイジベルを後段になるに従
って高くすることができ（Ｖ のハイレベル〈ｖＩＮ
２のハイレベル〈・・・曲・・ＩＮ＋ 〈ｖ１Ｎｎノハイレベル）、適当な段数の縦続により最
終段の出力信号のハイレベルを所望の高い電圧値に設定
することができる。
まだこの場合に、電圧Ｖｎの値が上記の条件を完全に満
していなくとも電源Ｓ２の値よりｖｎを低く設定すれば
入力信号ｖＩＮｎがハイレベル時にトランジスタＱＰｎ
が導通しても流れる電流は従来例より小さくなるため消
費電力が削減でき、そのときの出力電圧も従来例より低
くなる。
していなくとも電源Ｓ２の値よりｖｎを低く設定すれば
入力信号ｖＩＮｎがハイレベル時にトランジスタＱＰｎ
が導通しても流れる電流は従来例より小さくなるため消
費電力が削減でき、そのときの出力電圧も従来例より低
くなる。
本発明の第３の実施例を第４図に示す。本実施例は、第
１の実施例に示した変換回路をＭ個（Ｉ、。
１の実施例に示した変換回路をＭ個（Ｉ、。
■２．・・・・・・・・・、ＩＭ）使い、Ｍ番目の変換
回路ＩＭを構成するＰチャネルトランジスタＱＰＭのソ
ースと、電源Ｓ２に新たなＰチャネルトランジスタＱＰ
のドレイン、ソースをそれぞれ接続し、■、から■（Ｍ
−１）までを使って第２の実施例の変換回路を構成し、
その最終段の出力端子に％のゲートを接続１７、変換回
路ＩＭの入力端子を変換回路工、の入力端子に接続して
いる。（ただし、・エラの入力端子は１１から工（Ｍ−
ｒ ）の内、奇数番目の任意の変換回路の入力端子に接
続してよい。） この構成では変換回路エヤの入力として人力信号ｖＩＮ
１を使うため、入力信号Ｖ工Ｎ１に対する出力電圧Ｖ。
回路ＩＭを構成するＰチャネルトランジスタＱＰＭのソ
ースと、電源Ｓ２に新たなＰチャネルトランジスタＱＰ
のドレイン、ソースをそれぞれ接続し、■、から■（Ｍ
−１）までを使って第２の実施例の変換回路を構成し、
その最終段の出力端子に％のゲートを接続１７、変換回
路ＩＭの入力端子を変換回路工、の入力端子に接続して
いる。（ただし、・エラの入力端子は１１から工（Ｍ−
ｒ ）の内、奇数番目の任意の変換回路の入力端子に接
続してよい。） この構成では変換回路エヤの入力として人力信号ｖＩＮ
１を使うため、入力信号Ｖ工Ｎ１に対する出力電圧Ｖ。
の応答が、第２の実施例の構成と比べて速く１ しかも
、トランジスタＱ／Ｐにより、最終的な出力電圧のハイ
レベルは電源Ｓ２の値にまで達する。この入力信号に対
する出力信号の変化の例を第５図に示す。入力信号がハ
イレベルからロウレベルに変化すると変換回路１Ｍ１段
の動作遅延時間の後出力信号がロウレベルからハイレベ
ルに変化する。さらに変換回路Ｉ、から工（Ｍ−１）に
よって構成される変換回路の動作遅延時間の後、トラン
ジスタＱ′Ｐが導通し、出力のハイレベル電圧が電源Ｓ
２の値まで上昇する。従って第２の実施例に比べ、応答
が速く、最終的な出力レベルは電源Ｓ２の値まで達する
。
、トランジスタＱ／Ｐにより、最終的な出力電圧のハイ
レベルは電源Ｓ２の値にまで達する。この入力信号に対
する出力信号の変化の例を第５図に示す。入力信号がハ
イレベルからロウレベルに変化すると変換回路１Ｍ１段
の動作遅延時間の後出力信号がロウレベルからハイレベ
ルに変化する。さらに変換回路Ｉ、から工（Ｍ−１）に
よって構成される変換回路の動作遅延時間の後、トラン
ジスタＱ′Ｐが導通し、出力のハイレベル電圧が電源Ｓ
２の値まで上昇する。従って第２の実施例に比べ、応答
が速く、最終的な出力レベルは電源Ｓ２の値まで達する
。
また第６図のようにトランジスタｑ２１のドレインを直
接出力に接続する構成も考えられる。この構成を使うと
第４図の実施例と比べ高速に出力端子をトランジスタＱ
′Ｐにより電源電圧まで上昇させることができる。
接出力に接続する構成も考えられる。この構成を使うと
第４図の実施例と比べ高速に出力端子をトランジスタＱ
′Ｐにより電源電圧まで上昇させることができる。
以上述べた４種の実施例で使われる電圧シフト回路とし
ては、第７図に示すような、Ｎチャネル又はＰチャネル
トランジスタを１個又は数個直列接続したものなどを用
いればよい。
ては、第７図に示すような、Ｎチャネル又はＰチャネル
トランジスタを１個又は数個直列接続したものなどを用
いればよい。
また以上の実施例は入力信号のハイレベルが低い場合を
例にとったが、入力信号のロウレベルが高い場合には、
同様の方法で入力信号がロウレベル時に従来例では導通
してしまうトランジスタＱＮを非導通にでき電力の削減
が図れる。さらに、入力信号のハイレベルが低く、ロウ
レベルが高い場合はＳｌ、８２両側に電圧シフト回路を
設ければよい０ 以上説明したように、本発明はＮチャネルトランジスタ
とＰチャネルトランジスタを使って構成された変換回路
に新たに電圧シフト回路を付加したことによシ、入力信
号のハイレベルが低い値のときあるいはロウレベルが高
い値のときに、変換回路で消費される電力をカットする
ことができるものである。
例にとったが、入力信号のロウレベルが高い場合には、
同様の方法で入力信号がロウレベル時に従来例では導通
してしまうトランジスタＱＮを非導通にでき電力の削減
が図れる。さらに、入力信号のハイレベルが低く、ロウ
レベルが高い場合はＳｌ、８２両側に電圧シフト回路を
設ければよい０ 以上説明したように、本発明はＮチャネルトランジスタ
とＰチャネルトランジスタを使って構成された変換回路
に新たに電圧シフト回路を付加したことによシ、入力信
号のハイレベルが低い値のときあるいはロウレベルが高
い値のときに、変換回路で消費される電力をカットする
ことができるものである。
第１図は従来の変換回路例、第２図、第３図、第４図、
第６図は本発明の実施例、第５図は本発明の実施例の出
力波形例、第７図は電圧シフト回路の例をそれぞれ示す
ものである。 Ｑ ｐ＋ Ｑ’ｐ＋ Ｑ ｐ １ ＋ Ｑ ｐ□、・・
・・・・・”、Ｑ、ｎ： Ｐｆヤネルトランジスタ、
ＱＮＩ ＱＮｌ、 ＱＮ２１・・・・・・・・・、ＱＮ
ｎ：Ｎチャネルトランジスタ、ＬＩ Ｌ１＋ Ｔ、２＋
・・・・・・・・・＋Ｌｎ’ 電圧シフト回路、 ｖ
ｌ、 ｖ２． ｖ３．・・・・・・＋Ｖｎ’ノード電圧
、 ｖｌＮｌ、ｖＩＮ２．ｖＩＮｙ・・・・・曲、ｖｌ
Ｎｎ：入力信号電圧、 Ｓ１＃ ８２ ” 定電
圧源、 ｖｏ：出力電圧。
第６図は本発明の実施例、第５図は本発明の実施例の出
力波形例、第７図は電圧シフト回路の例をそれぞれ示す
ものである。 Ｑ ｐ＋ Ｑ’ｐ＋ Ｑ ｐ １ ＋ Ｑ ｐ□、・・
・・・・・”、Ｑ、ｎ： Ｐｆヤネルトランジスタ、
ＱＮＩ ＱＮｌ、 ＱＮ２１・・・・・・・・・、ＱＮ
ｎ：Ｎチャネルトランジスタ、ＬＩ Ｌ１＋ Ｔ、２＋
・・・・・・・・・＋Ｌｎ’ 電圧シフト回路、 ｖ
ｌ、 ｖ２． ｖ３．・・・・・・＋Ｖｎ’ノード電圧
、 ｖｌＮｌ、ｖＩＮ２．ｖＩＮｙ・・・・・曲、ｖｌ
Ｎｎ：入力信号電圧、 Ｓ１＃ ８２ ” 定電
圧源、 ｖｏ：出力電圧。
Claims (4)
- （１）Ｐチャネルの第１０ＦＥＴ ）ランジスタと、Ｎ
チャネルの第２のＦＥＴ トランジスタと、少くとも１
個の電圧シフト回路とを用い、前記第１のＦＥＴトラン
ジスタのドレインと前記第２のＦＥＴ ）ランジスタの
ドレインを接続してこれ・を出力端子とし、前記第１の
ＦＥＴ ）ランジスタのゲートと前記第２のＦＥＴ ）
ランジスタのゲートを接続して入力端子とし、前記第１
のＦＥＴ ）ランジスタのソースト第１の電源との間、
または前記第２のＦＥＴ ）ランジスタのソースと第２
の電源との間の一方または両方に前記電圧シフト回路を
接続し、その電圧シフト回路に接続され九ＦＩＴ ）ラ
ンジスタのソース電圧とそのＦＥＴ ）ランジスタを非
導通とすべき入力信号のレベルとの差を小さくするよう
前記電圧シフト回路の電圧シフト量を設定したことを特
徴とする変換回路。 - （２）第１のＦ’ＥＴ ）ランジスタのソースと第１の
電源との間に接続された電圧シフト回路の電圧シフト量
は、前記第１０ＦＥＴ ）ランジスタのソース電圧が入
力信号のハイレベルにその第１のＦＥＴ ）ランジスタ
のしきい値電圧の絶対値を加えた値以下に保たれるよう
設定され、第２のＦＥＴ ）ランジスタのソースと第２
の電源との間に接続された電圧シフト回路の電圧シフト
量は、前記第２のＦＥＴトランジスタのソース電圧が入
）力信号のロウレベルからその第２のＦＥＴ ）ランジ
ズタのしきい値電圧の絶対値を引いた値以上に保たれる
よう設定されることを特徴とする特許請求の範囲第（１
）項記載の変換回路。 - （３）Ｐチャネルの第１のＦＥＴ トランジスタと、Ｎ
チャネルの第２０ＦＥＴ トランジスタと、少くとも１
個の電圧シフト回路とを用い、前記第１のＦＥＴトラン
ジスタのドレインと前記第２のＦＦ１Ｔ ）ランジスタ
のドレインを接続してこれを出力端子とし、前記第１の
ＦＥＴ −）ランジスタのゲートと前記第２のＦＩＴ
）ランジスタのゲートを接続して入力端子とし、前記第
１のＦＥＴ）ランジスタや、ソースと第１の電源との間
、または前記第２のＦＥＴ ）ランジスタのソースと第
２の電源との間の一方または両方に前記電圧シフト回路
を接続し、その電圧シフト回路に接続されたＦＥＴ ）
ランジスタのソース電圧とそのＦＥＴ ）ランジスタを
非導通とすべき入力信号のレベルとの差を小さくするよ
う前記電圧シフト回路の電圧シフト量を設定した変換回
路を複数個縦続接続し、各段の前記電圧シフト回路の電
圧シフト量（ΔＶｎ ）を後段になる程小さく設定した
ことを特徴とする変換回路。 - （４）Ｐチャネルの第１のＦＥＴ トランジスタと、Ｎ
チャネルの第２のＦＥＴ ）ランジスタと、少くとも１
個の電圧シフト回路とを用い、前記第１のＦＥＴ ）ラ
ンジスタのドレインと前記第２０ＦＥＴ トランジスタ
のドレインを接続してこれを出力端子とし、前記第１の
ＦＥＴ ）ランジスタのゲートと前記第２ （Ｄ ＦＥ
Ｔ ）ランジスタのゲートを接続して入力端子とし、前
記第１０ＦＥＴトランジスタのソースと第１の電源との
間、または前記第２０ＦＥＴ トたは両方に前記電圧シ
フト回路を接続し、その電圧シフト回路に接続されたＦ
ＥＴ ）ランジスタのソース電圧とそのＦＥＴ ）ラン
ジスタを非導通とすべき入力信号のレベルとの差を小さ
くするよう前記電圧シフト回路の電圧シフト量を設定し
た変換回路をＭ個（Ｍは正の奇数）と、前記電圧シフト
回路に接続された第１または第２のＦＥＴ トランジス
是ｔ りと同じ導電型の少くとも１個ｐ トランジスタを用
い、前記新たなＦＥＴ ）ラジジスタのソースを第１ま
たは第２の電源に、ドレインをＭ番目の変換回路内の電
圧シフト回路と第１ｔたは第２のＦＥＴ ）ランジスタ
の接続点、または出力端子に、それぞれ接続し、１番目
から（Ｍ−１）番目の変換回路を縦続接続し、その内張
終段の変換回路の出力端子を前記新たなＦＥＴ ）ラン
ジスタのゲートニ接続し、前記Ｍ番目の変換回路の入力
端子を前記縦続接続した変換回路の内、奇数番目の変換
回路の入力端子に接続して構成されることを特徴とする
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57010878A JPS58129830A (ja) | 1982-01-28 | 1982-01-28 | 変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57010878A JPS58129830A (ja) | 1982-01-28 | 1982-01-28 | 変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58129830A true JPS58129830A (ja) | 1983-08-03 |
Family
ID=11762580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57010878A Pending JPS58129830A (ja) | 1982-01-28 | 1982-01-28 | 変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129830A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60143498A (ja) * | 1983-12-29 | 1985-07-29 | Mitsubishi Electric Corp | 半導体入力回路 |
| JPS61237515A (ja) * | 1985-04-12 | 1986-10-22 | Nec Ic Microcomput Syst Ltd | インバ−タ回路 |
| JPS6257318A (ja) * | 1985-09-03 | 1987-03-13 | モトロ−ラ・インコ−ポレ−テツド | Ｔｔｌレベル入力を受信するｃｍｏｓバツフア回路 |
| JPS62175015A (ja) * | 1985-10-28 | 1987-07-31 | Nec Corp | 半導体集積回路 |
| JPS6315521A (ja) * | 1986-07-08 | 1988-01-22 | Toshiba Corp | 半導体回路装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123533A (en) * | 1975-04-21 | 1976-10-28 | Fujitsu Ltd | Transistor circuit |
| JPS533886A (en) * | 1976-07-01 | 1978-01-13 | Allied Chem | Method and apparatus for gas spectrochemical analysis |
| JPS5723640B2 (ja) * | 1976-02-23 | 1982-05-19 | ||
| JPS5864828A (ja) * | 1981-10-14 | 1983-04-18 | Toshiba Corp | Ｃｍｏｓ論理回路装置 |
-
1982
- 1982-01-28 JP JP57010878A patent/JPS58129830A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123533A (en) * | 1975-04-21 | 1976-10-28 | Fujitsu Ltd | Transistor circuit |
| JPS5723640B2 (ja) * | 1976-02-23 | 1982-05-19 | ||
| JPS533886A (en) * | 1976-07-01 | 1978-01-13 | Allied Chem | Method and apparatus for gas spectrochemical analysis |
| JPS5864828A (ja) * | 1981-10-14 | 1983-04-18 | Toshiba Corp | Ｃｍｏｓ論理回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60143498A (ja) * | 1983-12-29 | 1985-07-29 | Mitsubishi Electric Corp | 半導体入力回路 |
| JPS61237515A (ja) * | 1985-04-12 | 1986-10-22 | Nec Ic Microcomput Syst Ltd | インバ−タ回路 |
| JPS6257318A (ja) * | 1985-09-03 | 1987-03-13 | モトロ−ラ・インコ−ポレ−テツド | Ｔｔｌレベル入力を受信するｃｍｏｓバツフア回路 |
| JPS62175015A (ja) * | 1985-10-28 | 1987-07-31 | Nec Corp | 半導体集積回路 |
| JPS6315521A (ja) * | 1986-07-08 | 1988-01-22 | Toshiba Corp | 半導体回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60200615A (ja) | スイツチング回路 | |
| EP0439149A1 (en) | Semiconductor digital circuits | |
| US6879198B2 (en) | Differential input receiver with hysteresis | |
| EP0840454B1 (en) | Level shift circuit | |
| JPS58129830A (ja) | 変換回路 | |
| US5880630A (en) | Gain stage and offset voltage elimination method | |
| WO2008014383A1 (en) | Junction field effect transistor level shifting circuit | |
| JPH0613884A (ja) | 信号トランスレータ回路 | |
| US5426382A (en) | Complementary logic recovered energy circuit | |
| JPH0129096B2 (ja) | ||
| JPH08181600A (ja) | レベルシフト回路 | |
| US5751167A (en) | CMOS output buffer circuit which converts CMOS logic signals to ECL logic signals and which discharges parasitic load capacitances | |
| JPS60142620A (ja) | 半導体集積回路 | |
| JPH05110419A (ja) | Ｃｍｏｓインバータ回路 | |
| JP2637773B2 (ja) | 相補型ｍｏｓ集積回路 | |
| JPH0362053B2 (ja) | ||
| JPH06132806A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPH0529847A (ja) | 能動負荷回路及びそれを用いた差動増幅器 | |
| JPH02114718A (ja) | 出力バッファ回路 | |
| JPS6083419A (ja) | 出力バツフア回路 | |
| JP2541289B2 (ja) | 出力回路 | |
| JPH0774556A (ja) | 差動形ｃｍｏｓ論理回路 | |
| JPS5834619A (ja) | 波形整形回路 | |
| JPS5990426A (ja) | ３ステ−トバツフア回路 | |
| JPS6333373Y2 (ja) |