JPS60142620A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60142620A JPS60142620A JP58250850A JP25085083A JPS60142620A JP S60142620 A JPS60142620 A JP S60142620A JP 58250850 A JP58250850 A JP 58250850A JP 25085083 A JP25085083 A JP 25085083A JP S60142620 A JPS60142620 A JP S60142620A
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- circuit
- signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）を用いた半導体集積回路に関するもの°である。
スタ）を用いた半導体集積回路に関するもの°である。
従来例の構成とその問題点
半導体集積回路において、１つの信号源からの信号と同
−論理値、あるいは逆論理値の大出力信号を必要とする
場合が多い。このだめの回路として従来からインバータ
回路を複数段設け、その最終段のインバータを構成する
トランジスタを大きくすることによシ得ていた。第１図
は、入力信号３・・ ／ と同一の論理値を出力する０Ｍ０３回路の１例を示す。
−論理値、あるいは逆論理値の大出力信号を必要とする
場合が多い。このだめの回路として従来からインバータ
回路を複数段設け、その最終段のインバータを構成する
トランジスタを大きくすることによシ得ていた。第１図
は、入力信号３・・ ／ と同一の論理値を出力する０Ｍ０３回路の１例を示す。
第１図は、入力信号端子１から入力された信号をインバ
ータＩＮＶ、で反転し、その出力信号を最終出力段の大
出力のＰチャネ／Ｌ／ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｔ Ｐ
とＮチャネ／Ｌ／ Ｍ ＯＳ Ｆ Ｋ Ｔ Ｔ Ｎのゲ
ートに加え、入力信号と同−論理値信号を出力端子Ｏに
出力する。
ータＩＮＶ、で反転し、その出力信号を最終出力段の大
出力のＰチャネ／Ｌ／ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｔ Ｐ
とＮチャネ／Ｌ／ Ｍ ＯＳ Ｆ Ｋ Ｔ Ｔ Ｎのゲ
ートに加え、入力信号と同−論理値信号を出力端子Ｏに
出力する。
第１図のような回路では、入力信号Ｉがハイレベル（以
下・Ｈｅと記載）からロウレベル（以下％Ｌｙと記載）
あるいは′Ｈ′から′Ｈ′に変化する過渡時にＴＰとＴ
Ｎが同時に導通状態となり電源より接地に向う貫通電流
が流れる。すなわち第２図の動作波形図に示すように、
入力信号端子工の電位が％ＬＮからゞＨ′に変化したと
き、１Ｎｖ１の出力節点にの電位は′Ｈ′から％ Ｌ
Ｉに変化する。このとき、節点Ｎの電位がＰチャネルＭ
Ｏ８ＦＸＴ ＴＰＯヌレッショルド電圧ｖＴｐまで下が
った時点からＰチャネｚＩ／ＭＯ８ＦＥＴ ＴＰが導通
状態になり、ＮチャネルＭＯ８ＦＫＴ ＴＮも導通状態
にあるため、電源→ＴＰ−＋ＴＮ→接地の電流径ｉ網１
１１ＲＧ（１−１４２６２０（２）路が形成され第２図
１２の貫通電流１が流れる。
下・Ｈｅと記載）からロウレベル（以下％Ｌｙと記載）
あるいは′Ｈ′から′Ｈ′に変化する過渡時にＴＰとＴ
Ｎが同時に導通状態となり電源より接地に向う貫通電流
が流れる。すなわち第２図の動作波形図に示すように、
入力信号端子工の電位が％ＬＮからゞＨ′に変化したと
き、１Ｎｖ１の出力節点にの電位は′Ｈ′から％ Ｌ
Ｉに変化する。このとき、節点Ｎの電位がＰチャネルＭ
Ｏ８ＦＸＴ ＴＰＯヌレッショルド電圧ｖＴｐまで下が
った時点からＰチャネｚＩ／ＭＯ８ＦＥＴ ＴＰが導通
状態になり、ＮチャネルＭＯ８ＦＫＴ ＴＮも導通状態
にあるため、電源→ＴＰ−＋ＴＮ→接地の電流径ｉ網１
１１ＲＧ（１−１４２６２０（２）路が形成され第２図
１２の貫通電流１が流れる。
この電流は節点Ｈの電位がＮチャネｔｖ Ｍ ＯＳ Ｆ
Ｋ ＴＴＮのスレッショルド電圧ＶＴＩＩに下がるま
で続きその後はＰチャネ）ｖＭＯ８ＦＥＴ ＴＰのみが
導通状態を保ち出力端子０が電源電位に達するまで充電
される。また、入力信号が５Ｈ′からゞＬ′に変化する
場合にも同様の現象が生じ、この場合には第２図の１２
の貫通電流２が流れる。
Ｋ ＴＴＮのスレッショルド電圧ＶＴＩＩに下がるま
で続きその後はＰチャネ）ｖＭＯ８ＦＥＴ ＴＰのみが
導通状態を保ち出力端子０が電源電位に達するまで充電
される。また、入力信号が５Ｈ′からゞＬ′に変化する
場合にも同様の現象が生じ、この場合には第２図の１２
の貫通電流２が流れる。
以上説明したように、第１図のような回路ではこの貫通
電流が生じ、この貫通電流は論理回路動作になんら寄与
せず、ＭＯＳＦＥＴ ＴＰおよびＴＩが大きいほど電流
値も大きくなり、消費電力を増大し、特に出力バッファ
のような大きな出力を必要とするような回路に用いられ
る場合にはその消費電力が無視できないものになる。さ
らに、この大きな貫通電流によシミ源供給線に雑音を発
生し論、理回路に誤動作を生じる場合があるなどの欠点
を有していた。
電流が生じ、この貫通電流は論理回路動作になんら寄与
せず、ＭＯＳＦＥＴ ＴＰおよびＴＩが大きいほど電流
値も大きくなり、消費電力を増大し、特に出力バッファ
のような大きな出力を必要とするような回路に用いられ
る場合にはその消費電力が無視できないものになる。さ
らに、この大きな貫通電流によシミ源供給線に雑音を発
生し論、理回路に誤動作を生じる場合があるなどの欠点
を有していた。
発明の目的
本発明は、以上説明したような欠点を除き低油６１．７
費電力化を図った、立上り時間および立下り時間の短い
出力信号を得られる半導体集積回路を得ることを目的と
する。
出力信号を得られる半導体集積回路を得ることを目的と
する。
発明の構成
本発明は、ドレインが共通接続され、各ソースが各ＭＩ
ＳＦＥＴの導電型に応じた電位に固定されたＰチャネル
およびＮチャネ／ｌ／ Ｍ Ｉ Ｓ Ｆ １１ Ｔで構
成される出力回路と、前記Ｈチャネ／Ｌ／ Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔのゲートに加えられる信号が低電位になっ
た場合にのみ前記Ｐチャネ／ｌ／ Ｍ Ｉ ８ ＦＥＴ
のゲートに低電位の出力を加えることが可能である入力
回路と、前記Ｐチャネ／ｌ／ Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
のゲートに加えられる信号が高電位になった場合にのみ
前記ＮチャネルＭＩＳＦＥＴのゲートに高電位の出力を
加えることができる入力回路より構成される。
ＳＦＥＴの導電型に応じた電位に固定されたＰチャネル
およびＮチャネ／ｌ／ Ｍ Ｉ Ｓ Ｆ １１ Ｔで構
成される出力回路と、前記Ｈチャネ／Ｌ／ Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔのゲートに加えられる信号が低電位になっ
た場合にのみ前記Ｐチャネ／ｌ／ Ｍ Ｉ ８ ＦＥＴ
のゲートに低電位の出力を加えることが可能である入力
回路と、前記Ｐチャネ／ｌ／ Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
のゲートに加えられる信号が高電位になった場合にのみ
前記ＮチャネルＭＩＳＦＥＴのゲートに高電位の出力を
加えることができる入力回路より構成される。
実施例の説明
第３図は本発明を０Ｍ０８回路で構成した場合の第１の
実施例である。第３図の回路は入力信号端子工に入力さ
れた信号と同−論理値の信号を出力端子Ｏに出力する回
路であり、出力段のＰチャ６１．７ ネルＭＯ８ＦＥＴ ＴＰのゲートに加える信号を出力段
のにチャネ／Ｌ／ＭＯ８ＦＥＴ ＴＮのゲートに加えら
れる信号の反転信号を制御信号とし、入力信号端子工に
加えられる信号を入力信号としてＰチャネ／Ｉ／ＭＯ８
ＦＩＣＴ ＭＰｌとＮチャネ／ｌ／ Ｍ ＯＳ Ｆ Ｅ
Ｔ ＭＮ １およびＭＮ２ で構成されるトライステ
ートインバータで得、出力段のＮチャネｌｖＭＯ８ＦＩ
！：Ｔ ＴＨのゲートに加えられる信号を出力段のＰチ
ャネルＭＯ８ＦＥＴ ＴＰＯゲートに加えられる信号の
反転信号を制御信号とし、入力信号端子Ｉに加えられる
信号を入力信号として、ＰチャネルＭＯ８ＦΣＴＭＰ２
およびＭＰ、とＮチャネ／ｌ／ＭＯ８ＦＩＣＴ ＭＮ、
で構成されるトライステートインバータで得るようにし
ている。
実施例である。第３図の回路は入力信号端子工に入力さ
れた信号と同−論理値の信号を出力端子Ｏに出力する回
路であり、出力段のＰチャ６１．７ ネルＭＯ８ＦＥＴ ＴＰのゲートに加える信号を出力段
のにチャネ／Ｌ／ＭＯ８ＦＥＴ ＴＮのゲートに加えら
れる信号の反転信号を制御信号とし、入力信号端子工に
加えられる信号を入力信号としてＰチャネ／Ｉ／ＭＯ８
ＦＩＣＴ ＭＰｌとＮチャネ／ｌ／ Ｍ ＯＳ Ｆ Ｅ
Ｔ ＭＮ １およびＭＮ２ で構成されるトライステ
ートインバータで得、出力段のＮチャネｌｖＭＯ８ＦＩ
！：Ｔ ＴＨのゲートに加えられる信号を出力段のＰチ
ャネルＭＯ８ＦＥＴ ＴＰＯゲートに加えられる信号の
反転信号を制御信号とし、入力信号端子Ｉに加えられる
信号を入力信号として、ＰチャネルＭＯ８ＦΣＴＭＰ２
およびＭＰ、とＮチャネ／ｌ／ＭＯ８ＦＩＣＴ ＭＮ、
で構成されるトライステートインバータで得るようにし
ている。
第瀘図は、第３図の回路の動作波形図を示している。今
、入力信号端子Ｉの信号がＩＬ′からＩＨ′に変化する
場合を考える。まず、入力信号端子工がゞＬ′の時節点
Ｈ４およびＮ２はゝＨ′節点Ｎ３およびＮ４は′″Ｌｌ
、出力端子ＯもＩＬ′であり、この時Ｐチャネ／Ｉ／Ｍ
Ｏ８ＦＥＴ ＴＰと 、７ベージ Ｎ ｆ ヤネ／ｌ／ＭＯ８ＦＫＴ ＭＮ、 〜ＭＮ３が
非導通状態にあり、その他のＭＯ８Ｆ１ｉ：Ｔは導通状
態にある。
、入力信号端子Ｉの信号がＩＬ′からＩＨ′に変化する
場合を考える。まず、入力信号端子工がゞＬ′の時節点
Ｈ４およびＮ２はゝＨ′節点Ｎ３およびＮ４は′″Ｌｌ
、出力端子ＯもＩＬ′であり、この時Ｐチャネ／Ｉ／Ｍ
Ｏ８ＦＥＴ ＴＰと 、７ベージ Ｎ ｆ ヤネ／ｌ／ＭＯ８ＦＫＴ ＭＮ、 〜ＭＮ３が
非導通状態にあり、その他のＭＯ８Ｆ１ｉ：Ｔは導通状
態にある。
次に、入力信号を″Ｈ′に上げていくと、Ｐチャネｌｖ
Ｍ ＯＳ Ｆ Ｅ Ｔ ＭＰ １およびＭＰ、は非導通
状態。
Ｍ ＯＳ Ｆ Ｅ Ｔ ＭＰ １およびＭＰ、は非導通
状態。
ＮチャネｌｖＭＯ８ＦＫＴ ＭＮｌｋｌびＭＮ２は導通
状態になり、節点Ｎ１は′Ｈ′を維持したまま高インピ
ーダンス状態となり、節点Ｎ２の電位が″Ｌ′に変化し
、これにとも々いＮチャネルＭＯ８ＦＩＣＴＴＮが非導
通状態となり、出力端子ＯがＬ＃を維持したまま高イン
ピーダンス状態になる。さらに節点Ｎ２が１Ｌ′に変化
した時節点Ｎ４はＩＨ′となり、ＮチャネルＭＯ８ＦＫ
Ｔ ＭＮ２が導通状態になり、節点Ｎ１が′ＬＩとなり
、これにともないＰチャネ／ｌ／ＭＯ５ＦＦ、Ｔ ＴＰ
が導通状態になって第本図の１１に示すような電流によ
り出力端子０が“Ｈ′に充電される。
状態になり、節点Ｎ１は′Ｈ′を維持したまま高インピ
ーダンス状態となり、節点Ｎ２の電位が″Ｌ′に変化し
、これにとも々いＮチャネルＭＯ８ＦＩＣＴＴＮが非導
通状態となり、出力端子ＯがＬ＃を維持したまま高イン
ピーダンス状態になる。さらに節点Ｎ２が１Ｌ′に変化
した時節点Ｎ４はＩＨ′となり、ＮチャネルＭＯ８ＦＫ
Ｔ ＭＮ２が導通状態になり、節点Ｎ１が′ＬＩとなり
、これにともないＰチャネ／ｌ／ＭＯ５ＦＦ、Ｔ ＴＰ
が導通状態になって第本図の１１に示すような電流によ
り出力端子０が“Ｈ′に充電される。
また、節点Ｎ、がＩＬ′に変化した時、節点Ｎ３は′Ｈ
′に変化してＰチャネルＭＯ８ＦＥＴＭＰ２を非導通状
態にする。以上説明したように、第３図の回路は入力信
号が′ＬＩから′Ｈ′に変特開昭ＧＯ−１４２Ｇ２０（
３） 化する時、出力段のＮチャネ／ｌ／ＭＯ８ＦＩＣＴ Ｔ
Ｎを非導通状態とし、出力端子０を一時高インピーダン
ス状態にしてからＰチャネ／Ｌ／ＭＯ３ＦＩＣＴ ＴＰ
ｉ導通状態として出力端子Ｏｉ’Ｌ’からＩＨ′に炉 充電するため、第本図に示すように、±１と１２が同時
に流れる貫通電流は流えない。以上は入力信号が′ＬＩ
から′Ｈ′に変化する場合について説明したが、入力信
号が′Ｈ″から′ＬＩに変化する場合についても同じよ
うにして説明でき、この場合には、まず、出力段のＰチ
ャネ）ｖ Ｍ ＯＳ Ｆ Ｅ Ｔが非導通状態になシ、
出力端子０を一時高インピーダンス状態にしてからＮチ
ャネルＭＯ８ＦＥＴを導通状態として出力端子ｏ −＋
′ＨＦから′Ｌ″に放電し、この場合にも第本図に示
すように１１と１２が同時に流れる貫通電流は流れない
。
′に変化してＰチャネルＭＯ８ＦＥＴＭＰ２を非導通状
態にする。以上説明したように、第３図の回路は入力信
号が′ＬＩから′Ｈ′に変特開昭ＧＯ−１４２Ｇ２０（
３） 化する時、出力段のＮチャネ／ｌ／ＭＯ８ＦＩＣＴ Ｔ
Ｎを非導通状態とし、出力端子０を一時高インピーダン
ス状態にしてからＰチャネ／Ｌ／ＭＯ３ＦＩＣＴ ＴＰ
ｉ導通状態として出力端子Ｏｉ’Ｌ’からＩＨ′に炉 充電するため、第本図に示すように、±１と１２が同時
に流れる貫通電流は流えない。以上は入力信号が′ＬＩ
から′Ｈ′に変化する場合について説明したが、入力信
号が′Ｈ″から′ＬＩに変化する場合についても同じよ
うにして説明でき、この場合には、まず、出力段のＰチ
ャネ）ｖ Ｍ ＯＳ Ｆ Ｅ Ｔが非導通状態になシ、
出力端子０を一時高インピーダンス状態にしてからＮチ
ャネルＭＯ８ＦＥＴを導通状態として出力端子ｏ −＋
′ＨＦから′Ｌ″に放電し、この場合にも第本図に示
すように１１と１２が同時に流れる貫通電流は流れない
。
以上説明したように、入力信号が′Ｌ′から′Ｈ′ある
いはＩ ＨｊからゝＬ′に変化する場合に出力段のＭＯ
ＳＦＥＴ対に貫通電流は流れず、したがって回路の消費
電力を減少することができ。
いはＩ ＨｊからゝＬ′に変化する場合に出力段のＭＯ
ＳＦＥＴ対に貫通電流は流れず、したがって回路の消費
電力を減少することができ。
また、大きな貫通電流により生じる電源供給線の９ベジ
雑音を除去することができる。さらに、出力段に貫通電
流が流れないだめ、Ｐチャネ）ｖ Ｍ ＯＳ Ｆ Ｅ
ＴＴＰに流れる電流ｉ、かすへて出力端子０の充電電流
となり、Ｎチャネ／ｌ／ＭＯ８ＦＥＴ ＴＮに流れる電
流１２がすべて出力端子０の放電電流となるため、出力
端子０の立上シおよび立下りを急峻にし立上り時間およ
び立下シ時間を短くすることができる。なお、第３図に
おいて、Ｈチャネ／ｌ／ Ｍ ＯＳＦＥＴＭＮｌおよび
ＭＮ２の接続が互いに逆であっても、ｔた、Ｐ ｆ ＋
＋ｚＬ／ＭＯ８ＦＥＴ ＭＰ２およびｋＰ、の接続が
互いに逆であっても、以上説明した効果が得られること
はいうまでもない。
流が流れないだめ、Ｐチャネ）ｖ Ｍ ＯＳ Ｆ Ｅ
ＴＴＰに流れる電流ｉ、かすへて出力端子０の充電電流
となり、Ｎチャネ／ｌ／ＭＯ８ＦＥＴ ＴＮに流れる電
流１２がすべて出力端子０の放電電流となるため、出力
端子０の立上シおよび立下りを急峻にし立上り時間およ
び立下シ時間を短くすることができる。なお、第３図に
おいて、Ｈチャネ／ｌ／ Ｍ ＯＳＦＥＴＭＮｌおよび
ＭＮ２の接続が互いに逆であっても、ｔた、Ｐ ｆ ＋
＋ｚＬ／ＭＯ８ＦＥＴ ＭＰ２およびｋＰ、の接続が
互いに逆であっても、以上説明した効果が得られること
はいうまでもない。
第１図は、本発明を（３ＭＯ８回路ア構成、た場合の第
２の実施例であり、入力信号端子工に入力された信号と
逆論理値の信号を出力端子０に出力する回路である。第
６図は第２図の回路の動作波形図であり、この図を参照
して動作を説明する。
２の実施例であり、入力信号端子工に入力された信号と
逆論理値の信号を出力端子０に出力する回路である。第
６図は第２図の回路の動作波形図であり、この図を参照
して動作を説明する。
今、入力信号端子工の信号が％ Ｌ ＃から１Ｈ′に変
化する場合を考える。まず入力信号がＩＬ′の時節点Ｎ
１．Ｎ２および出力端子０が′Ｈ′、節点１ｏベージ Ｎ３およびＮ４はゝＬ′であり、この時、Ｎチャネ／Ｌ
／ＭＯ８ＦＥＴ ＭＮ１〜ＭＮ３およびＴＮが非導通状
態にあり、その他のＭＯＳＦＥＴは導通状態にある。
化する場合を考える。まず入力信号がＩＬ′の時節点Ｎ
１．Ｎ２および出力端子０が′Ｈ′、節点１ｏベージ Ｎ３およびＮ４はゝＬ′であり、この時、Ｎチャネ／Ｌ
／ＭＯ８ＦＥＴ ＭＮ１〜ＭＮ３およびＴＮが非導通状
態にあり、その他のＭＯＳＦＥＴは導通状態にある。
次に入力信号端子工の信号を１Ｈ′に上けていくと、Ｎ
チャネルＭＯ８ＦＥＴ ＭＮ、およびＭＮ２が導通状態
、Ｐチャネ／Ｌ／ＭＯ８ＦＥＴ ＭＰ２およびＭＰ。
チャネルＭＯ８ＦＥＴ ＭＮ、およびＭＮ２が導通状態
、Ｐチャネ／Ｌ／ＭＯ８ＦＥＴ ＭＰ２およびＭＰ。
は非導通状態となり、節点Ｎ１はＬ′に変化し、節点Ｎ
２は″Ｈ′を維持したまま高インピーダンス状態となる
。さらに、節点Ｎ１が１Ｌ′に変化した時、節点Ｎ３は
ゞＨ′となり、ＰチャネルＭＯ８ＦＸＴ ＴＰが非導通
状態となり、出力端子０が′Ｈ′を維持したまま高イン
ピーダンス状態となる。また、節点Ｎ５が′Ｈｔとなる
と、Ｎチャネ／１／ＭＯ８ＦＥＴ ＭＮ３が導通状態と
なり、節点Ｎ２が′Ｌ′、したがって、節点Ｎ４がＨ＃
に変化し、Ｎチャネ／ｌ／ＭＯ８ＦＥＴ ＴＮが導通状
態となり第６図の１２に示すような電流によ多出力端子
ＯをＨ′から″Ｌ′に放電する。入力端子工の電位が′
Ｈ′から′ＬＩに変化する場合にも第６図り を参照して同じように説明される。第皐図のよう１１ｔ
°ジ な回路でも、第３図の場合に述べたように、出力端子０
の電位がＨ′からＬ′あるいはＬ″から′Ｈ′に変化す
る場合、出力端子０−ｉｚ一時高インピーダンス状態に
しだ後、Ｐチャネ／Ｌ／ Ｍ Ｏ５ＦＩＴ ＴＰ ある
いはｌ’ｊ’ ｆ ヤネ／Ｌ／ＭＯ８ＦＥＴ ＴＮを導
通状態にするため、ＴＰおよびＴＨに同時に流れるよう
な貫通電流は存在せず、第３図の回路の説明で述べたと
同様な効果を得ることができる。
２は″Ｈ′を維持したまま高インピーダンス状態となる
。さらに、節点Ｎ１が１Ｌ′に変化した時、節点Ｎ３は
ゞＨ′となり、ＰチャネルＭＯ８ＦＸＴ ＴＰが非導通
状態となり、出力端子０が′Ｈ′を維持したまま高イン
ピーダンス状態となる。また、節点Ｎ５が′Ｈｔとなる
と、Ｎチャネ／１／ＭＯ８ＦＥＴ ＭＮ３が導通状態と
なり、節点Ｎ２が′Ｌ′、したがって、節点Ｎ４がＨ＃
に変化し、Ｎチャネ／ｌ／ＭＯ８ＦＥＴ ＴＮが導通状
態となり第６図の１２に示すような電流によ多出力端子
ＯをＨ′から″Ｌ′に放電する。入力端子工の電位が′
Ｈ′から′ＬＩに変化する場合にも第６図り を参照して同じように説明される。第皐図のよう１１ｔ
°ジ な回路でも、第３図の場合に述べたように、出力端子０
の電位がＨ′からＬ′あるいはＬ″から′Ｈ′に変化す
る場合、出力端子０−ｉｚ一時高インピーダンス状態に
しだ後、Ｐチャネ／Ｌ／ Ｍ Ｏ５ＦＩＴ ＴＰ ある
いはｌ’ｊ’ ｆ ヤネ／Ｌ／ＭＯ８ＦＥＴ ＴＮを導
通状態にするため、ＴＰおよびＴＨに同時に流れるよう
な貫通電流は存在せず、第３図の回路の説明で述べたと
同様な効果を得ることができる。
第７図は本発明’ｉｃＭＯ８回路で実施した場合の第３
の実施例であシ、制御信号端子Ｃの信号により出力が制
御されるトライヌテートバッファ回路である。この回路
は制御信号入力端子Ｃに′Ｌ″が入力された時には、Ｐ
チャネ／ｌ／ＭＯ８ＦＥＴ ＭＰ４およびＮチャネ／Ｌ
／ Ｍ ＯＳ Ｆ ＩＣＴ ＭＮ ｓが導通状態、Ｐチ
ャネ）ｖＭＯ８ＦＩｃＴ ＭＰ５およびＮチャネ／Ｌ／
Ｍ ＯＳＦＥＴＭＮ４が非導通状態となり節点Ｎ１が
ｈ Ｈ″′節点Ｎ２が′Ｌ′となり出力端子が高インピ
ーダンス状態となる。一方、制御信号入力端子Ｃに５Ｈ
′が入力された場合には、ＰチャネルＭＯ８ＦＫＴＭＰ
４およびＮチャネ／ｌ／ＭＯ８ＦＥＴＭＮ５ が非導通
状態、ＰチャネｌｖＭＯ８ＦＥＴ ＭＰ５およびＮチャ
ネｌ Ｍ ＯＳ Ｆ Ｋ Ｔ ＭＮが導通状態となシ、
第３図の回路と同様な動作をし、同様々効果が得られる
。
の実施例であシ、制御信号端子Ｃの信号により出力が制
御されるトライヌテートバッファ回路である。この回路
は制御信号入力端子Ｃに′Ｌ″が入力された時には、Ｐ
チャネ／ｌ／ＭＯ８ＦＥＴ ＭＰ４およびＮチャネ／Ｌ
／ Ｍ ＯＳ Ｆ ＩＣＴ ＭＮ ｓが導通状態、Ｐチ
ャネ）ｖＭＯ８ＦＩｃＴ ＭＰ５およびＮチャネ／Ｌ／
Ｍ ＯＳＦＥＴＭＮ４が非導通状態となり節点Ｎ１が
ｈ Ｈ″′節点Ｎ２が′Ｌ′となり出力端子が高インピ
ーダンス状態となる。一方、制御信号入力端子Ｃに５Ｈ
′が入力された場合には、ＰチャネルＭＯ８ＦＫＴＭＰ
４およびＮチャネ／ｌ／ＭＯ８ＦＥＴＭＮ５ が非導通
状態、ＰチャネｌｖＭＯ８ＦＥＴ ＭＰ５およびＮチャ
ネｌ Ｍ ＯＳ Ｆ Ｋ Ｔ ＭＮが導通状態となシ、
第３図の回路と同様な動作をし、同様々効果が得られる
。
第８図は本発明の第４の実施例であり、この場合にも、
制御信号入力端子ＣにＩＬ９が入力された時、出力端子
０は高インピーダンス状態となり制御信号入力端子Ｃに
″Ｈ′が入力された場合にμ は第電図の回路と同様な動作をし、同様な効果を得るこ
とができる。
制御信号入力端子ＣにＩＬ９が入力された時、出力端子
０は高インピーダンス状態となり制御信号入力端子Ｃに
″Ｈ′が入力された場合にμ は第電図の回路と同様な動作をし、同様な効果を得るこ
とができる。
第９図および第１０図は互いに相補な２つの入力信号よ
りそのいずれかの信号と同−論理値の信号を出力する回
路の本発明の実施例であり、この場合にも、Ｐチャネ）
ｖＭＯ８ＦＥＴ ＴＰおよびＮｆヤネ／ｌ／ＭＯ８ＦＥ
Ｔに同時に流れるような貫通電流は流れない。
りそのいずれかの信号と同−論理値の信号を出力する回
路の本発明の実施例であり、この場合にも、Ｐチャネ）
ｖＭＯ８ＦＥＴ ＴＰおよびＮｆヤネ／ｌ／ＭＯ８ＦＥ
Ｔに同時に流れるような貫通電流は流れない。
さらに、第１１図および第１２図は第９図および第１０
図の回路を制御信号端子ＣおよびＣの信号により出力を
制御するトライヌテートバッファ回路とした場合の回路
を示しており、この場合に１３ぺ、−ジ も前述のような貫通電流は流れない。
図の回路を制御信号端子ＣおよびＣの信号により出力を
制御するトライヌテートバッファ回路とした場合の回路
を示しており、この場合に１３ぺ、−ジ も前述のような貫通電流は流れない。
上述した各実施例では、出力段のＭＯＳＦＥＴ対の一方
のＭＯＳＦＥＴのゲートに印加される信号あるいはその
反転信号を制御信号とするトライヌテートインバータ、
あるいはトライステートＮＯＲ回路またはトライステー
トＮＯＲ回路を用いている場合を示したが、ＮＡＮＤ回
路やＮＯＲ回路を用いても構成することができる。その
−例を第１３図および第１４図に示す。第１３図は第３
図のトライステートインバータｆ：、ＨＡＮＤ回路およ
びＮＯＲ回路に変えたものであり、第１４図はり 第６図のトライヌテートインバーターｊｉｂ、ＮＡＮＤ
回路およびＮＯＲ回路でおきかえたものであり、これら
の場合にも前述のような貫通電流は流れ々い。以上述べ
たように、第７図ないし第１２図についてもトライステ
ートのインバータ回路やＮＡＮＤ回路あるいはＮＯＲ回
路をＮＡＮＤ回路やＮＯＲ回路で構成でき、いずれの場
合にも出力段のＭＯＳＦＥＴ対に貫通電流が流れない。
のＭＯＳＦＥＴのゲートに印加される信号あるいはその
反転信号を制御信号とするトライヌテートインバータ、
あるいはトライステートＮＯＲ回路またはトライステー
トＮＯＲ回路を用いている場合を示したが、ＮＡＮＤ回
路やＮＯＲ回路を用いても構成することができる。その
−例を第１３図および第１４図に示す。第１３図は第３
図のトライステートインバータｆ：、ＨＡＮＤ回路およ
びＮＯＲ回路に変えたものであり、第１４図はり 第６図のトライヌテートインバーターｊｉｂ、ＮＡＮＤ
回路およびＮＯＲ回路でおきかえたものであり、これら
の場合にも前述のような貫通電流は流れ々い。以上述べ
たように、第７図ないし第１２図についてもトライステ
ートのインバータ回路やＮＡＮＤ回路あるいはＮＯＲ回
路をＮＡＮＤ回路やＮＯＲ回路で構成でき、いずれの場
合にも出力段のＭＯＳＦＥＴ対に貫通電流が流れない。
発明の効果
１４ページ
以上説明したように、本発明による集積回路では、出力
段のＭＩＳＦＥＴ対に同時に流れるような貫通電流が流
れず、回路の消費電力を減少し、まだ大きな貫通電流に
よシ生じる電源供給線の雑音を除去し、さらに、立上り
時間および立下り時間の短い急峻な信号を出力端子に得
られるという効果を有する。
段のＭＩＳＦＥＴ対に同時に流れるような貫通電流が流
れず、回路の消費電力を減少し、まだ大きな貫通電流に
よシ生じる電源供給線の雑音を除去し、さらに、立上り
時間および立下り時間の短い急峻な信号を出力端子に得
られるという効果を有する。
第１図は従来のＣＭＯ８回路図、第２図は第１ダ
図の動作波形図、第３図・第電図・第７図〜第１４図は
本発明の実施例のＣＭＯ８回路図、第電図は〆 第３図の動作波形図、第６図は第６図の動作波形図であ
る。 ＭＰ１〜ＭＰ６． ＴＰ 、、、、、、 Ｐチャネ）ｖ
ＭＯ８ＦＥＴ。 ＭＮ、〜ＭＷ６．ＴＩ・・・・・・ＮチャネルＭＯ８Ｆ
ＥＴ、ｉ４． ｉｚ ・・・・・・電流、ＩＩ・・・・
・・入力信号端子、０・・・・・・出力信号端子、ＣＣ
・・・・・・制御信号端子、Ｎ１〜Ｎ４ ・・・・・・
節点、工ｖ１．Ｉｖ２・・・・・・インバータ回路、Ｎ
ＡＮＤ・・・・・・ＮＡＮＤ回路、ＮＯＲ・・・・・・
ＮＯＲ回路。 巣 １ 図 ＷＡ ２ 因 １ＪＪ３図 第４図 第５ｒＩＪ 第６図 第９図 第１＋（２） 纂Ｉ２図 第１３図 第１４図
本発明の実施例のＣＭＯ８回路図、第電図は〆 第３図の動作波形図、第６図は第６図の動作波形図であ
る。 ＭＰ１〜ＭＰ６． ＴＰ 、、、、、、 Ｐチャネ）ｖ
ＭＯ８ＦＥＴ。 ＭＮ、〜ＭＷ６．ＴＩ・・・・・・ＮチャネルＭＯ８Ｆ
ＥＴ、ｉ４． ｉｚ ・・・・・・電流、ＩＩ・・・・
・・入力信号端子、０・・・・・・出力信号端子、ＣＣ
・・・・・・制御信号端子、Ｎ１〜Ｎ４ ・・・・・・
節点、工ｖ１．Ｉｖ２・・・・・・インバータ回路、Ｎ
ＡＮＤ・・・・・・ＮＡＮＤ回路、ＮＯＲ・・・・・・
ＮＯＲ回路。 巣 １ 図 ＷＡ ２ 因 １ＪＪ３図 第４図 第５ｒＩＪ 第６図 第９図 第１＋（２） 纂Ｉ２図 第１３図 第１４図
Claims (2)
- （１） ソースが電源に接続されたＰチャネ）ｖ Ｍ
Ｉ ５ＦＩＴとソースが接地されたｈチャネ）ｖ Ｍ
Ｉ Ｓ Ｆ ＩＣＴよりなり、前記Ｐチャネ）ｖ Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔのドレインと前記Ｎチャネｉｖ Ｍ
Ｉ Ｓ Ｆ ’Ｅ Ｔのドレインが共通に出力端子に
接続され、前記Ｐチャネ／ｌ／ＭＩＳＦＩＣＴのゲート
と前記Ｎチャネ７ｔ／ＭＩ８ＮＥＴのゲートがそれぞれ
異なる入力端子である出力回路と、この出力回路のにチ
ャネ／ｌ／ Ｍ Ｉ Ｓ Ｆ ＥＴのゲートに加えられ
る信号と少なくとも１つの入力信号とを入力とし、前記
Ｐチャネ／Ｌ／ｂｘｓｖｘｒのゲートに出力信号を供給
する第１の入力回路と、前記出力回路のＰチャネ）ｖ
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔのゲートに加えられる前記第１
の入力回路の出力と少なくとも１つの入力信号とを入力
とし、前記ＮチャネルＭＩＳＦＥＴのゲートに出力信号
を供給する第２の入力回路とを具備して々ることを特徴
とする半導体集積回路。 ２・・−・ - （２）第１の入力回路は、出力回路のＮチャネルＭＩＳ
ＦＥＴのゲートに加えられる信号が低電位である場合に
のみ低電位の信号を出力することが可能であり、第２の
入力回路は、前記出力回路のＰチャネ／ｌ／ Ｍ Ｉ
Ｓ Ｆ ＨＴのゲートに加えられる信号が高電位である
場合にのみ高電位の信号を出力する −ことが可能であ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250850A JPS60142620A (ja) | 1983-12-28 | 1983-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250850A JPS60142620A (ja) | 1983-12-28 | 1983-12-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142620A true JPS60142620A (ja) | 1985-07-27 |
Family
ID=17213931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250850A Pending JPS60142620A (ja) | 1983-12-28 | 1983-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142620A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60165117A (ja) * | 1984-02-08 | 1985-08-28 | Nec Corp | Ｃｍｏｓ出力回路 |
| JPS6331219A (ja) * | 1986-07-24 | 1988-02-09 | Nec Corp | 出力バツフア回路 |
| JPH0334622A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | 半導体装置の出力回路 |
| JPH03283814A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 出力回路 |
| WO2023112506A1 (ja) * | 2021-12-17 | 2023-06-22 | ソニーセミコンダクタソリューションズ株式会社 | 電子回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612128A (en) * | 1979-07-12 | 1981-02-06 | Toshiba Corp | Cmos buffer circuit |
-
1983
- 1983-12-28 JP JP58250850A patent/JPS60142620A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612128A (en) * | 1979-07-12 | 1981-02-06 | Toshiba Corp | Cmos buffer circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60165117A (ja) * | 1984-02-08 | 1985-08-28 | Nec Corp | Ｃｍｏｓ出力回路 |
| JPS6331219A (ja) * | 1986-07-24 | 1988-02-09 | Nec Corp | 出力バツフア回路 |
| JPH0334622A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | 半導体装置の出力回路 |
| JPH03283814A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 出力回路 |
| WO2023112506A1 (ja) * | 2021-12-17 | 2023-06-22 | ソニーセミコンダクタソリューションズ株式会社 | 電子回路 |
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