JP2567179B2 - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JP2567179B2 JP2567179B2 JP4062508A JP6250892A JP2567179B2 JP 2567179 B2 JP2567179 B2 JP 2567179B2 JP 4062508 A JP4062508 A JP 4062508A JP 6250892 A JP6250892 A JP 6250892A JP 2567179 B2 JP2567179 B2 JP 2567179B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- conductivity type
- potential
- gate
- current path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Description
【０００１】
【産業上の利用分野】この発明は、例えば論理回路等に
適用されるレベル変換回路に関する。
適用されるレベル変換回路に関する。
【０００２】
【従来の技術】図３は、従来のレベル変換回路を示すも
のである。入力ノード１は、デプレッション型のＮチャ
ネルトランジスタ２のドレインに接続されている。この
トランジスタ２のゲートは電源ＶDDに接続され、ソース
はＣＭＯＳインバータ回路３を構成するエンハンスメン
ト型Ｐチャネルトランジスタ４、エンハンスメント型Ｎ
チャネルトランジスタ５のゲートに接続されている。前
記トランジスタ４のソースは電源ＶDDに接続され、ドレ
インは出力ノード６に接続されている。また、前記トラ
ンジスタ５のドレインは出力ノード６に接続され、ソー
スは電源ＶSSに接続されている。
のである。入力ノード１は、デプレッション型のＮチャ
ネルトランジスタ２のドレインに接続されている。この
トランジスタ２のゲートは電源ＶDDに接続され、ソース
はＣＭＯＳインバータ回路３を構成するエンハンスメン
ト型Ｐチャネルトランジスタ４、エンハンスメント型Ｎ
チャネルトランジスタ５のゲートに接続されている。前
記トランジスタ４のソースは電源ＶDDに接続され、ドレ
インは出力ノード６に接続されている。また、前記トラ
ンジスタ５のドレインは出力ノード６に接続され、ソー
スは電源ＶSSに接続されている。
【０００３】
【発明が解決しようとする課題】ところで、上記従来の
レベル変換回路は、インバータ回路３をスタティック動
作させるために、デプレッション型のＮチャネルトラン
ジスタ２の閾値電圧ＶTHを０Ｖ以下に設定する必要があ
る。しかも、この閾値電圧ＶTHはトランジスタ４、５の
ゲートに高電位がかからないように、−0.3 Ｖあるいは
−0.4 Ｖ以上となるようにしなければならず、設計マー
ジンが小さいものである。このため、製造プロセスのば
らつきや温度変化により、トランジスタ２の閾値電圧Ｖ
THが変化し易く、安定した動作を保障することが困難で
あった。
レベル変換回路は、インバータ回路３をスタティック動
作させるために、デプレッション型のＮチャネルトラン
ジスタ２の閾値電圧ＶTHを０Ｖ以下に設定する必要があ
る。しかも、この閾値電圧ＶTHはトランジスタ４、５の
ゲートに高電位がかからないように、−0.3 Ｖあるいは
−0.4 Ｖ以上となるようにしなければならず、設計マー
ジンが小さいものである。このため、製造プロセスのば
らつきや温度変化により、トランジスタ２の閾値電圧Ｖ
THが変化し易く、安定した動作を保障することが困難で
あった。
【０００４】また、エンハンスメント型トランジスタと
デプレッション型トランジスタを含む集積回路は、エン
ハンスメント型トランジスタのみによって構成された集
積回路に比べて製造工程が増加するため、コストが上昇
するという問題を有している。
デプレッション型トランジスタを含む集積回路は、エン
ハンスメント型トランジスタのみによって構成された集
積回路に比べて製造工程が増加するため、コストが上昇
するという問題を有している。
【０００５】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、電源電圧
より高い電圧が入力された場合においもレベル変換で
き、しかも、１種類のトランジスタのみによって構成す
ることができ、設計マージンを増大できるとともに、製
造工程を削減でき、コストの高騰を抑えることが可能な
レベル変換回路を提供しようとするものである。
されたものであり、その目的とするところは、電源電圧
より高い電圧が入力された場合においもレベル変換で
き、しかも、１種類のトランジスタのみによって構成す
ることができ、設計マージンを増大できるとともに、製
造工程を削減でき、コストの高騰を抑えることが可能な
レベル変換回路を提供しようとするものである。
【０００６】
【課題を解決するための手段】この発明は、上記課題を
解決するため、ゲートが信号入力端に接続され、電流通
路の一端が第１の電位に接続された第１導電型の第１の
トランジスタと、電流通路の一端が前記第１のトランジ
スタの電流通路の他端に接続され、電流通路の他端が出
力端に接続された第１導電型の第２のトランジスタと、
電流通路の一端が前記出力端に接続され、電流通路の他
端が第２の電位に接続された第２導電型の第１のトラン
ジスタと、ゲートが前記第１の電位に接続され、電流通
路の一端が前記信号入力端に接続され、他端が前記第１
導電型の第２のトランジスタのゲート、および第２導電
型の第１のトランジスタのゲートに接続された第２導電
型の第２のトランジスタとを設けている。
解決するため、ゲートが信号入力端に接続され、電流通
路の一端が第１の電位に接続された第１導電型の第１の
トランジスタと、電流通路の一端が前記第１のトランジ
スタの電流通路の他端に接続され、電流通路の他端が出
力端に接続された第１導電型の第２のトランジスタと、
電流通路の一端が前記出力端に接続され、電流通路の他
端が第２の電位に接続された第２導電型の第１のトラン
ジスタと、ゲートが前記第１の電位に接続され、電流通
路の一端が前記信号入力端に接続され、他端が前記第１
導電型の第２のトランジスタのゲート、および第２導電
型の第１のトランジスタのゲートに接続された第２導電
型の第２のトランジスタとを設けている。
【０００７】また、ゲートが信号入力端に接続され、電
流通路の一端が第１の電位に接続された第１導電型の第
１のトランジスタと、電流通路の一端が前記第１のトラ
ンジスタの電流通路の他端に接続され、電流通路の他端
が出力端に接続された第１導電型の第２のトランジスタ
と、電流通路の一端が前記出力端に接続され、電流通路
の他端が第２の電位に接続された第２導電型の第１のト
ランジスタと、ゲートが前記第１の電位に接続され、電
流通路の一端が前記信号入力端に接続され、他端が前記
第１導電型の第２のトランジスタのゲート、および第２
導電型の第１のトランジスタのゲートに接続された第２
導電型の第２のトランジスタと、電流通路の一端および
ゲートに前記第１の電位が接続され、電流通路の他端が
前記第１導電型の第１のトランジスタの電流通路の他端
に接続された第２導電型の第３のトランジスタと、電流
通路の一端およびゲートに前記第１の電位が接続され、
電流通路の他端が前記第２導電型の第２のトランジスタ
の電流通路の他端に接続された第１導電型の第３のトラ
ンジスタとを設けている。
流通路の一端が第１の電位に接続された第１導電型の第
１のトランジスタと、電流通路の一端が前記第１のトラ
ンジスタの電流通路の他端に接続され、電流通路の他端
が出力端に接続された第１導電型の第２のトランジスタ
と、電流通路の一端が前記出力端に接続され、電流通路
の他端が第２の電位に接続された第２導電型の第１のト
ランジスタと、ゲートが前記第１の電位に接続され、電
流通路の一端が前記信号入力端に接続され、他端が前記
第１導電型の第２のトランジスタのゲート、および第２
導電型の第１のトランジスタのゲートに接続された第２
導電型の第２のトランジスタと、電流通路の一端および
ゲートに前記第１の電位が接続され、電流通路の他端が
前記第１導電型の第１のトランジスタの電流通路の他端
に接続された第２導電型の第３のトランジスタと、電流
通路の一端およびゲートに前記第１の電位が接続され、
電流通路の他端が前記第２導電型の第２のトランジスタ
の電流通路の他端に接続された第１導電型の第３のトラ
ンジスタとを設けている。
【０００８】
【作用】すなわち、この発明は、入力端に第１の電位よ
り高い電位が供給された場合、第１導電型の第１のトラ
ンジスタはオフし、第１導電型の第２のトランジスタ、
および第２導電型の第１のトランジスタは第２導電型の
第２のトランジスタを介してそれぞれオフ状態、オン状
態となる。したがって、出力端は第２の電位となる。ま
た、入力端に第２の電位と同等の電位が供給された場
合、第１導電型の第１のトランジスタがオンするととも
に、第２導電型の第２のトランジスタを介して第１導電
型の第２のトランジスタをオン状態とするとともに、第
２導電型の第１のトランジスタをオフとする。したがっ
て、出力端は第１の電位となる。このように、入力端に
第１の電位よりも高い電位が供給された場合において
も、確実にレベルを変換できる。
り高い電位が供給された場合、第１導電型の第１のトラ
ンジスタはオフし、第１導電型の第２のトランジスタ、
および第２導電型の第１のトランジスタは第２導電型の
第２のトランジスタを介してそれぞれオフ状態、オン状
態となる。したがって、出力端は第２の電位となる。ま
た、入力端に第２の電位と同等の電位が供給された場
合、第１導電型の第１のトランジスタがオンするととも
に、第２導電型の第２のトランジスタを介して第１導電
型の第２のトランジスタをオン状態とするとともに、第
２導電型の第１のトランジスタをオフとする。したがっ
て、出力端は第１の電位となる。このように、入力端に
第１の電位よりも高い電位が供給された場合において
も、確実にレベルを変換できる。
【０００９】
【実施例】以下、この発明の一実施例について、図面を
参照して説明する。
参照して説明する。
【００１０】図１はこの発明の第１実施例を示すもので
ある。図１において、全てのトランジスタはエンハンス
メント型である。入力ノード１１は、Ｐチャネルトラン
ジスタ１２のゲートに接続されるとともに、Ｎチャネル
トランジスタ１３のドレインに接続されている。このト
ランジスタ１３のソースはＣＭＯＳインバータ回路１４
を構成するＰチャネルトランジスタ１５のゲート、およ
びＮチャネルトランジスタ１６のゲートに接続されてい
る。前記トランジスタ１５のドレインは出力ノード１７
に接続され、ソースは前記トランジスタ１２のドレイン
に接続されている。このトランジスタ１２のソースは電
源ＶDDに接続されている。また、前記トランジスタ１６
のドレインは出力ノード１７に接続され、ソースは電源
ＶSS（接地レベル）に接続されている。
ある。図１において、全てのトランジスタはエンハンス
メント型である。入力ノード１１は、Ｐチャネルトラン
ジスタ１２のゲートに接続されるとともに、Ｎチャネル
トランジスタ１３のドレインに接続されている。このト
ランジスタ１３のソースはＣＭＯＳインバータ回路１４
を構成するＰチャネルトランジスタ１５のゲート、およ
びＮチャネルトランジスタ１６のゲートに接続されてい
る。前記トランジスタ１５のドレインは出力ノード１７
に接続され、ソースは前記トランジスタ１２のドレイン
に接続されている。このトランジスタ１２のソースは電
源ＶDDに接続されている。また、前記トランジスタ１６
のドレインは出力ノード１７に接続され、ソースは電源
ＶSS（接地レベル）に接続されている。
【００１１】上記構成において、例えば電源ＶDD＝3.0
Ｖで、入力ノード１１に5.0 Ｖの電圧が入力された場
合、トランジスタ１３のソースとトランジスタ１５、１
６のゲートが接続されたノード１８の電位は、ＶDD＝3.
0 Ｖからトランジスタ１３の閾値電圧（ＶTHN ）分下が
っている。このため、トランジスタ１６はオン、トラン
ジスタ１５はオフとなり、出力ノード１７からは０Ｖが
出力される。このとき、トランジスタ１２のゲートには
5.0 Ｖが印加されるため、このトランジスタ１２はオフ
であり、トランジスタ１２のドレインとトランジスタ１
５のソースが接続されたノード１９の電位は、ノード１
８の電位よりトランジスタ１５の閾値電圧（Ｖ THP ）分
だけ高くなり、約電源電圧Ｖ DD となる。すなわち、ノー
ド１９の電位はトランジスタ１２がオフすることによ
り、電源電圧Ｖ DD 以上とならないように設定される。ま
た、トランジスタ１２がオフしているため、トランジス
タ１５が仮に導通した場合においても、トランジスタ１
５、１６を介して貫通電流が流れることはない。
Ｖで、入力ノード１１に5.0 Ｖの電圧が入力された場
合、トランジスタ１３のソースとトランジスタ１５、１
６のゲートが接続されたノード１８の電位は、ＶDD＝3.
0 Ｖからトランジスタ１３の閾値電圧（ＶTHN ）分下が
っている。このため、トランジスタ１６はオン、トラン
ジスタ１５はオフとなり、出力ノード１７からは０Ｖが
出力される。このとき、トランジスタ１２のゲートには
5.0 Ｖが印加されるため、このトランジスタ１２はオフ
であり、トランジスタ１２のドレインとトランジスタ１
５のソースが接続されたノード１９の電位は、ノード１
８の電位よりトランジスタ１５の閾値電圧（Ｖ THP ）分
だけ高くなり、約電源電圧Ｖ DD となる。すなわち、ノー
ド１９の電位はトランジスタ１２がオフすることによ
り、電源電圧Ｖ DD 以上とならないように設定される。ま
た、トランジスタ１２がオフしているため、トランジス
タ１５が仮に導通した場合においても、トランジスタ１
５、１６を介して貫通電流が流れることはない。
【００１２】一方、入力ノード１１に０Ｖが入力された
場合、前記ノード１８の電位は０Ｖとなり、トランジス
タ１６はオフ、トランジスタ１２およびトランジスタ１
５はオンとなる。したがって、出力ノード１７からは電
源電圧ＶDDが出力される。
場合、前記ノード１８の電位は０Ｖとなり、トランジス
タ１６はオフ、トランジスタ１２およびトランジスタ１
５はオンとなる。したがって、出力ノード１７からは電
源電圧ＶDDが出力される。
【００１３】上記実施例によれば、入力ノード１１に例
えば０Ｖから電源電圧ＶDDより高い5.0 Ｖの振幅の信号
が入力された場合においても、出力ノード１７から０〜
3.0Ｖ（ＶSS〜ＶDD）の信号を出力することができ、確
実にレベル変換できる。 また、入力信号がハイレベルの
場合、トランジスタ１２がオフしているため、仮にトラ
ンジスタ１５がオンした場合においても、トランジスタ
１５、１６を介して貫通電流が流れることを防止でき
る。このため、エンハンスメント型のトランジスタのみ
によって回路を構成でき、しかも、各トランジスタの閾
値電圧はデプレッション型トランジスタを使用する場合
に比べて厳密に設定する必要がない。したがって、設計
マージンを増大できるとともに、各トランジスタの閾値
電圧の制御が容易であるため、製造工程を削減でき、コ
ストの高騰を抑えることができる。 尚、この回路の動作
マージンは、トランジスタ１３とトランジスタ１６の閾
値電圧の和（２Ｖ THN ）が電源電圧Ｖ DD 以下であればよ
いため、容易に設計できる。 また、各トランジスタのゲ
ート・ソース間、ゲート・ドレイン間、ドレイン・ソー
ス間の電圧は電源電圧Ｖ DD 以上とはならないため、各ト
ランジスタの信頼性を保障できる。
えば０Ｖから電源電圧ＶDDより高い5.0 Ｖの振幅の信号
が入力された場合においても、出力ノード１７から０〜
3.0Ｖ（ＶSS〜ＶDD）の信号を出力することができ、確
実にレベル変換できる。 また、入力信号がハイレベルの
場合、トランジスタ１２がオフしているため、仮にトラ
ンジスタ１５がオンした場合においても、トランジスタ
１５、１６を介して貫通電流が流れることを防止でき
る。このため、エンハンスメント型のトランジスタのみ
によって回路を構成でき、しかも、各トランジスタの閾
値電圧はデプレッション型トランジスタを使用する場合
に比べて厳密に設定する必要がない。したがって、設計
マージンを増大できるとともに、各トランジスタの閾値
電圧の制御が容易であるため、製造工程を削減でき、コ
ストの高騰を抑えることができる。 尚、この回路の動作
マージンは、トランジスタ１３とトランジスタ１６の閾
値電圧の和（２Ｖ THN ）が電源電圧Ｖ DD 以下であればよ
いため、容易に設計できる。 また、各トランジスタのゲ
ート・ソース間、ゲート・ドレイン間、ドレイン・ソー
ス間の電圧は電源電圧Ｖ DD 以上とはならないため、各ト
ランジスタの信頼性を保障できる。
【００１４】図２はこの発明の第２の実施例を示すもの
である。図２において、図１と同一部分には同一符号を
付し、異なる部分についてのみ説明する。
である。図２において、図１と同一部分には同一符号を
付し、異なる部分についてのみ説明する。
【００１５】前記トランジスタ１２のドレインには、Ｐ
チャネルトランジスタ２１のドレインが接続されてい
る。このトランジスタ２１のソースおよびゲートは電源
ＶDDに接続されている。また、前記トランジスタ１３の
ソースには、Ｐチャネルトランジスタ２２のドレインが
接続されている。このトランジスタ２２のソースおよび
ゲートは電源ＶDDに接続されている。
チャネルトランジスタ２１のドレインが接続されてい
る。このトランジスタ２１のソースおよびゲートは電源
ＶDDに接続されている。また、前記トランジスタ１３の
ソースには、Ｐチャネルトランジスタ２２のドレインが
接続されている。このトランジスタ２２のソースおよび
ゲートは電源ＶDDに接続されている。
【００１６】上記構成において、トランジスタ２１はト
ランジスタ１２を保護し、トランジスタ２２はトランジ
スタ１６を保護している。すなわち、ノード１９の電位
は、トランジスタ１５、出力ノード１７を介してリーク
し、接地レベルまで低下する可能性を有している。この
場合、入力ノード１１に高電位が印加されると、トラン
ジスタ１２のゲート・ドレイン間の電圧が許容値以上と
なることがある。そこで、トランジスタ２１によってノ
ード１９の電位、即ち、トランジスタ１２のドレインの
電位が、トランジスタ２１の閾値電圧（ＶTHN ）以下に
低下しないようにしている。したがって、トランジスタ
１２を保護することができる。
ランジスタ１２を保護し、トランジスタ２２はトランジ
スタ１６を保護している。すなわち、ノード１９の電位
は、トランジスタ１５、出力ノード１７を介してリーク
し、接地レベルまで低下する可能性を有している。この
場合、入力ノード１１に高電位が印加されると、トラン
ジスタ１２のゲート・ドレイン間の電圧が許容値以上と
なることがある。そこで、トランジスタ２１によってノ
ード１９の電位、即ち、トランジスタ１２のドレインの
電位が、トランジスタ２１の閾値電圧（ＶTHN ）以下に
低下しないようにしている。したがって、トランジスタ
１２を保護することができる。
【００１７】また、ノード１８の電位はトランジスタ１
３を介して入力ノード１１から印加される電荷によって
上昇することがある。この場合、トランジスタ１６のゲ
ート・ソース間の電圧が許容値以上となることがある。
そこで、トランジスタ２２によってノード１８の電位、
即ち、トランジスタ１６のゲート・ソース間の電位がト
ランジスタ２２の閾値電圧（ＶTHP ）以上に上昇しない
ようにしている。したがって、トランジスタ１６を保護
することができる。この実施例によれば、一層回路の信
頼性を向上できる。尚、この発明は上記実施例に限定さ
れるものではなく、この発明の要旨を変えない範囲にお
いて、種々変形実施可能なことは勿論である。
３を介して入力ノード１１から印加される電荷によって
上昇することがある。この場合、トランジスタ１６のゲ
ート・ソース間の電圧が許容値以上となることがある。
そこで、トランジスタ２２によってノード１８の電位、
即ち、トランジスタ１６のゲート・ソース間の電位がト
ランジスタ２２の閾値電圧（ＶTHP ）以上に上昇しない
ようにしている。したがって、トランジスタ１６を保護
することができる。この実施例によれば、一層回路の信
頼性を向上できる。尚、この発明は上記実施例に限定さ
れるものではなく、この発明の要旨を変えない範囲にお
いて、種々変形実施可能なことは勿論である。
【００１８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、電源電圧より高い電圧が入力された場合においもレ
ベル変換でき、しかも、１種類のトランジスタのみによ
って構成することができ、設計マージンを増大できると
ともに、製造工程を削減でき、コストの高騰を抑えるこ
とが可能なレベル変換回路を提供できる。
ば、電源電圧より高い電圧が入力された場合においもレ
ベル変換でき、しかも、１種類のトランジスタのみによ
って構成することができ、設計マージンを増大できると
ともに、製造工程を削減でき、コストの高騰を抑えるこ
とが可能なレベル変換回路を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す回路図。
【図２】この発明の第２の実施例を示す回路図。
【図３】従来のレベル変換回路を示す回路図。
【符号の説明】 １１…入力ノード、１２、１５…Ｐチャネルトランジス
タ、１３、１６…Ｎチャネルトランジスタ、１４…ＣＭ
ＯＳインバータ回路、１７…出力ノード。
タ、１３、１６…Ｎチャネルトランジスタ、１４…ＣＭ
ＯＳインバータ回路、１７…出力ノード。
Claims (2)
- 【請求項１】 ゲートが信号入力端に接続され、電流通
路の一端が第１の電位に接続された第１導電型の第１の
トランジスタと、 電流通路の一端が前記第１のトランジスタの電流通路の
他端に接続され、電流通路の他端が出力端に接続された
第１導電型の第２のトランジスタと、 電流通路の一端が前記出力端に接続され、電流通路の他
端が第２の電位に接続された第２導電型の第１のトラン
ジスタと、 ゲートが前記第１の電位に接続され、電流通路の一端が
前記信号入力端に接続され、他端が前記第１導電型の第
２のトランジスタのゲート、および第２導電型の第１の
トランジスタのゲートに接続された第２導電型の第２の
トランジスタと、 を具備することを特徴とするレベル変換回路。 - 【請求項２】 ゲートが信号入力端に接続され、電流通
路の一端が第１の電位に接続された第１導電型の第１の
トランジスタと、 電流通路の一端が前記第１のトランジスタの電流通路の
他端に接続され、電流通路の他端が出力端に接続された
第１導電型の第２のトランジスタと、 電流通路の一端が前記出力端に接続され、電流通路の他
端が第２の電位に接続された第２導電型の第１のトラン
ジスタと、 ゲートが前記第１の電位に接続され、電流通路の一端が
前記信号入力端に接続され、他端が前記第１導電型の第
２のトランジスタのゲート、および第２導電型の第１の
トランジスタのゲートに接続された第２導電型の第２の
トランジスタと、 電流通路の一端およびゲートに前記第１の電位が接続さ
れ、電流通路の他端が前記第１導電型の第１のトランジ
スタの電流通路の他端に接続された第２導電型の第３の
トランジスタと、 電流通路の一端およびゲートに前記第１の電位が接続さ
れ、電流通路の他端が前記第２導電型の第２のトランジ
スタの電流通路の他端に接続された第１導電型の第３の
トランジスタと、 を具備することを特徴とするレベル変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062508A JP2567179B2 (ja) | 1992-03-18 | 1992-03-18 | レベル変換回路 |
| KR1019930003875A KR930020850A (ko) | 1992-03-18 | 1993-03-15 | 레벨 변환회로 |
| US08/435,325 US5495185A (en) | 1992-03-18 | 1995-05-05 | CMOS level conversion circuit with input protection |
| KR2019970002225U KR0122246Y1 (ko) | 1992-03-18 | 1997-02-14 | 레벨변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062508A JP2567179B2 (ja) | 1992-03-18 | 1992-03-18 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629826A JPH0629826A (ja) | 1994-02-04 |
| JP2567179B2 true JP2567179B2 (ja) | 1996-12-25 |
Family
ID=13202192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062508A Expired - Fee Related JP2567179B2 (ja) | 1992-03-18 | 1992-03-18 | レベル変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5495185A (ja) |
| JP (1) | JP2567179B2 (ja) |
| KR (2) | KR930020850A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2978346B2 (ja) * | 1992-11-30 | 1999-11-15 | 三菱電機株式会社 | 半導体集積回路装置の入力回路 |
| JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
| JP2669346B2 (ja) * | 1994-05-31 | 1997-10-27 | 日本電気株式会社 | 半導体集積回路装置 |
| US5546019A (en) * | 1995-08-24 | 1996-08-13 | Taiwan Semiconductor Manufacture Company | CMOS I/O circuit with 3.3 volt output and tolerance of 5 volt input |
| US5604449A (en) * | 1996-01-29 | 1997-02-18 | Vivid Semiconductor, Inc. | Dual I/O logic for high voltage CMOS circuit using low voltage CMOS processes |
| US5744982A (en) * | 1996-04-22 | 1998-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Input buffer circuit |
| US5880605A (en) * | 1996-11-12 | 1999-03-09 | Lsi Logic Corporation | Low-power 5 volt tolerant input buffer |
| JP3765163B2 (ja) * | 1997-07-14 | 2006-04-12 | ソニー株式会社 | レベルシフト回路 |
| JP4036923B2 (ja) * | 1997-07-17 | 2008-01-23 | 株式会社半導体エネルギー研究所 | 表示装置およびその駆動回路 |
| KR100308208B1 (ko) * | 1998-09-21 | 2001-11-30 | 윤종용 | 반도체집적회로장치의입력회로 |
| US7162020B1 (en) * | 1999-06-14 | 2007-01-09 | Ascendent Telecommunications, Inc. | Method and apparatus for selectively establishing communication with one of plural devices associated with a single telephone number |
| US6798629B1 (en) | 2001-06-15 | 2004-09-28 | Integrated Device Technology, Inc. | Overvoltage protection circuits that utilize capacitively bootstrapped variable voltages |
| US7504861B2 (en) * | 2003-11-20 | 2009-03-17 | Transpacific Ip, Ltd. | Input stage for mixed-voltage-tolerant buffer with reduced leakage |
| US7242559B2 (en) * | 2004-07-22 | 2007-07-10 | Taiwan Semiconductor Co., Ltd. | High voltage tolerant I/O circuit |
| KR100704017B1 (ko) * | 2005-03-02 | 2007-04-04 | 재단법인서울대학교산학협력재단 | 레벨쉬프터 |
| JP5838845B2 (ja) * | 2012-02-16 | 2016-01-06 | 凸版印刷株式会社 | 半導体集積回路 |
| JP6213719B2 (ja) | 2013-08-08 | 2017-10-18 | セイコーエプソン株式会社 | 入力保護回路、電子デバイス、リアルタイムクロックモジュール、電子機器及び移動体 |
| CN107181482B (zh) | 2016-03-09 | 2020-09-08 | 中芯国际集成电路制造(上海)有限公司 | 输入输出接收电路 |
| WO2019058771A1 (ja) * | 2017-09-19 | 2019-03-28 | 株式会社ソシオネクスト | 入力回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760279A (en) * | 1986-07-02 | 1988-07-26 | Kabushiki Kaisha Toshiba | Noise cancelling circuit |
| US4825106A (en) * | 1987-04-08 | 1989-04-25 | Ncr Corporation | MOS no-leak circuit |
| DE3904901A1 (de) * | 1989-02-17 | 1990-08-23 | Texas Instruments Deutschland | Integrierte gegentakt-ausgangsstufe |
| JPH02283123A (ja) * | 1989-04-25 | 1990-11-20 | Seiko Epson Corp | 半導体装置 |
| KR920009200B1 (ko) * | 1990-01-25 | 1992-10-14 | 삼성전자 주식회사 | 바이씨모스 풀 스윙 구동회로 |
| US5136186A (en) * | 1991-08-30 | 1992-08-04 | Waferscale Integration, Incorporation | Glitch free power-up for a programmable array |
-
1992
- 1992-03-18 JP JP4062508A patent/JP2567179B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-15 KR KR1019930003875A patent/KR930020850A/ko not_active Application Discontinuation
-
1995
- 1995-05-05 US US08/435,325 patent/US5495185A/en not_active Expired - Lifetime
-
1997
- 1997-02-14 KR KR2019970002225U patent/KR0122246Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0122246Y1 (ko) | 1999-10-01 |
| JPH0629826A (ja) | 1994-02-04 |
| US5495185A (en) | 1996-02-27 |
| KR930020850A (ko) | 1993-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2567179B2 (ja) | レベル変換回路 | |
| US5969542A (en) | High speed gate oxide protected level shifter | |
| KR940003809B1 (ko) | Ttl 대 cmos 입력 버퍼 | |
| US6803801B2 (en) | CMOS level shifters using native devices | |
| US5537059A (en) | Output circuit of semiconductor integrated circuit device | |
| US6377075B1 (en) | High voltage protection circuit on standard CMOS process | |
| JPH10303735A (ja) | トランスミッション・ゲート | |
| US4346310A (en) | Voltage booster circuit | |
| US4642488A (en) | CMOS input buffer accepting TTL level inputs | |
| US6127848A (en) | Voltage translator with gate oxide breakdown protection | |
| US4672241A (en) | High voltage isolation circuit for CMOS networks | |
| US5132569A (en) | High speed Bi-COMS input circuit fabricated from a small number of circuit components | |
| US4740714A (en) | Enhancement-depletion CMOS circuit with fixed output | |
| JPH0677804A (ja) | 出力回路 | |
| JPH04269011A (ja) | レベルシフト回路 | |
| JPH0846508A (ja) | Ｃｍｏｓレベルシフト回路 | |
| JPH01159897A (ja) | センスアンプ | |
| JP2544796B2 (ja) | 半導体集積回路装置の入力回路 | |
| JPS60142620A (ja) | 半導体集積回路 | |
| KR940000252Y1 (ko) | 씨모스 낸드게이트 | |
| JPS6337716A (ja) | ゲ−ト回路 | |
| JPH0576811B2 (ja) | ||
| JPS58207726A (ja) | 半導体回路 | |
| JPH06197001A (ja) | レベル変換回路 | |
| JPH0677805A (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081003 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081003 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |