WO2023112506A1 - 電子回路 - Google Patents

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WO2023112506A1
WO2023112506A1 PCT/JP2022/040051 JP2022040051W WO2023112506A1 WO 2023112506 A1 WO2023112506 A1 WO 2023112506A1 JP 2022040051 W JP2022040051 W JP 2022040051W WO 2023112506 A1 WO2023112506 A1 WO 2023112506A1
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WO
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transistor
drain
gate
voltage
transmission circuit
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Application number
PCT/JP2022/040051
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English (en)
French (fr)
Inventor
宜克 神宮
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Definitions

  • the present disclosure relates to electronic circuits.
  • CMOS Complementary Metal-Oxide Semiconductor Field-Effect Transistor
  • a logic gate that operates accurately and at high speed is required, and the power consumption of this logic gate increases, which may make it meaningless to generate dead time.
  • strict timing constraints are required for signals input to logic gates.
  • dead time can be generated by unbalancing the resistance components of the CMOS inverter, but variations in these resistance components lead to variations in dead time.
  • the voltage applied to the CMOS gate that generates the dead time is controlled independently, it is difficult to control the dead time accurately at any timing, and the output voltage of the MOSFETs that make up the CMOS is small. Sometimes it happens.
  • the present disclosure provides an electronic circuit that sets an appropriate dead time.
  • the electronic circuit comprises a transmission circuit.
  • the transmission circuit has a drain of a first transistor whose source is connected to the positive supply voltage, the input voltage is applied to the gate, and the first output voltage is output from the drain, and the source is connected to the negative supply voltage and the gate and a drain of a second transistor, to which the input voltage is applied and which outputs a second output voltage from the drain, and is connected between the impedance when the first transistor is turned off and the impedance when the second transistor is turned off. delays the drain voltage of the first transistor to propagate to the drain of the second transistor in the ON state of the first transistor, and the voltage of the second transistor in the ON state of the second transistor. Delaying the drain voltage propagates to the drain of the first transistor.
  • the first transistor may be a p-type MOSFET (Metal-Oxide Semiconductor Field-Effect Transistor), and the second transistor may be an n-type MOSFET.
  • MOSFET Metal-Oxide Semiconductor Field-Effect Transistor
  • the first output voltage may be a voltage applied to the gate of a third transistor, which is a p-type MOSFET that constitutes the output destination inverter, and the second output voltage may constitute the output destination inverter. It may be the voltage applied to the gate of the fourth transistor, which is an n-type MOSFET.
  • a second transmission circuit may be further provided that performs the same control as the transmission circuit, and a third output voltage is generated from the drain of the third transistor. and a fourth output voltage from the drain of the fourth transistor.
  • the transmission circuit may be a resistor provided between the drain of the first transistor and the drain of the second transistor.
  • the transmission circuit includes a fifth transistor whose source is connected to the drain of the first transistor and whose drain is connected to the drain of the second transistor, and whose drain is connected to the drain of the first transistor and whose source is the and a sixth transistor connected to the drain of the second transistor.
  • the voltage applied to the gate of the fifth transistor may be the negative power supply voltage
  • the voltage applied to the gate of the sixth transistor may be the positive power supply voltage
  • the voltage applied to the gate of the fifth transistor and the gate of the sixth transistor may be the input voltage.
  • the input voltage applied to the gate of the first transistor and the gate of the second transistor is a voltage obtained by delaying the input voltage applied to the gate of the fifth transistor and the gate of the sixth transistor. good too.
  • the transmission circuit includes a seventh transistor having a source connected to the drain of the first transistor and a gate connected to the drain via an inversion circuit, and a source connected to the drain of the seventh transistor and connected to the gate. an eighth transistor to which the input voltage is applied and whose drain is connected to the drain of the second transistor; and a ninth transistor whose drain is connected to the drain of the first transistor and to which the input voltage is applied to the gate. and a tenth transistor having a drain connected to the source of the ninth transistor, a source connected to the drain of the second transistor, and a gate connected to the source via an inverting circuit. .
  • the input voltage applied to the gate of the first transistor and the gate of the second transistor is a voltage obtained by delaying the input voltage applied to the gate of the eighth transistor and the gate of the ninth transistor. good too.
  • the transmission circuit includes an eleventh transistor having a drain connected to the drain of the first transistor and a gate connected to the gate of the first transistor, and a drain connected to the source of the eleventh transistor and a gate to the a twelfth transistor whose gate is connected to the drain of the second transistor through an inverting circuit; a thirteenth transistor whose gate is connected to the drain of said first transistor through an inverting circuit; and a source of which is that of said thirteenth transistor a fourteenth transistor connected to the drain, having a gate connected to the gate of the second transistor, and having a drain connected to the drain of the second transistor.
  • the source of the 12th transistor may be connected to the negative power supply voltage, and the source of the 13th transistor may be connected to the positive power supply voltage.
  • FIG. 1 is a circuit diagram of an electronic circuit according to one embodiment;
  • FIG. 1 is a circuit diagram of an electronic circuit according to one embodiment;
  • FIG. 1 is a circuit diagram of an electronic circuit according to one embodiment;
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment;
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment;
  • FIG. 1 is a circuit diagram of an electronic circuit according to one embodiment;
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment;
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment;
  • FIG. 1 is a circuit diagram of an electronic circuit according to one embodiment;
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment;
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment;
  • FIG. 1 is a circuit diagram of an electronic circuit according to one
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment;
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment;
  • FIG. 1 is a circuit diagram of an electronic circuit according to one embodiment;
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment;
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment;
  • FIG. 1 is a circuit diagram of an electronic circuit according to one embodiment;
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment;
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment;
  • FIG. 1 is a circuit diagram of an electronic circuit according to one embodiment;
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment
  • FIG. 4A and 4B are diagrams showing the operation of the electronic circuit according to the embodiment
  • FIG. 3 illustrates a non-limiting example use of an electronic circuit according to one embodiment.
  • FIG. 3 illustrates a non-limiting example use of an electronic circuit according to one embodiment.
  • FIG. 1 is a circuit diagram of an electronic circuit according to one embodiment.
  • the electronic circuit 1 comprises at least a transmission circuit 10.
  • the transmission circuit 10 is connected between the first transistor M01 and the second transistor M02.
  • the first transistor M01 is, for example, a p-type MOSFET
  • the second transistor M02 is, for example, an n-type MOSFET.
  • a transmission circuit 10 is connected between the drains of these transistors.
  • each transistor connected to the transmission circuit 10 is connected to the output node.
  • the drain of the first transistor M01 is connected with the terminal IN_P that outputs the first output voltage
  • the drain of the second transistor M02 is connected with the terminal IN_N that outputs the second output voltage.
  • the source of the first transistor M01 is connected to the positive supply voltage and the source of the second transistor M02 is connected to the negative supply voltage.
  • the impedance of the transmission circuit 10 is set sufficiently lower than the impedance when the first transistor M01 is off and the impedance when the second transistor M02 is off.
  • the first transistor M01 turns off and the second transistor M02 turns on. There may be some deviation in this timing. As a result, the second output voltage becomes low and propagates with delay through the transmission circuit 10, which has a lower impedance than when the first transistor M01 is turned off, thereby making the first output voltage low.
  • the impedance of the transmission circuit 10 may be higher than the on-impedance of the first transistor M01 and the on-impedance of the second transistor M02, but such impedances are not essential features of the present disclosure. .
  • the first transistor M01 turns on and the second transistor M02 turns off.
  • the first output voltage goes high and propagates with delay through the transmission circuit 10, which has a lower impedance than when the second transistor M02 is turned off, causing the second output voltage to go high.
  • the first output signal transitions to low
  • the second output signal transitions high after the first output signal transitions high. Therefore, when the first output signal is connected to the gate of pMOS and the second output signal is connected to the gate of nMOS, it is possible to perform control so that both transistors are not turned on at the same time when they are switched.
  • the time during which they are controlled so that they are not turned on at the same time is hereinafter referred to as dead time.
  • Fig. 2 is a circuit diagram showing an example of using the electronic circuit 1 including this transmission circuit 10.
  • the output nodes of the electronic circuit 1 shown in FIG. 1 are, for example, the gate of the third transistor M03, which is pMOS, and the gate of the fourth transistor M04, which is nMOS, which constitutes CMOS, as shown in this FIG. Connected.
  • the drain of the first transistor M01 is connected to the gate of the third transistor M03
  • the drain of the second transistor M02 is connected to the gate of the fourth transistor M04.
  • the electronic circuit 1 thus generates and outputs a driving signal for the transmission signal using the CMOS inverter.
  • the output terminal OUT in Fig. 2 is connected to various amplifiers and external loads, and executes processing based on the input signal.
  • a clock signal for example, is input to the input terminal IN, and various processes are executed at frequencies based on this clock signal.
  • a frequency-modulated signal based on a clock signal is input to the input terminal IN.
  • the transition of the first output signal and the second output signal prevents the third transistor M03 and the fourth transistor M04 from being turned on at the same time at the timing of signal propagation, thereby reducing through current. can be done.
  • a plurality of transmission circuits 10 may be provided instead of only one.
  • FIG. 3 is a circuit diagram when a plurality of transmission circuits 10 are provided.
  • Transmission circuit 10A is connected between the drains of transistors M01A and M02A
  • transmission circuit 10B is connected between the drains of transistors M01B and M02B
  • transmission circuit 10C is connected between the drains of transistors M01C and M02C.
  • the voltage applied to transistor M01B becomes low after the voltage applied to transistor M02B transitions to low.
  • the transmission circuit 10B turns on the transistor M02B and the potential of the drain becomes low, the potential of the drain of the transistor M01B transitions to low.
  • the potential of the drain of the transistor M02A is fixed at high until the voltage applied to the gate of the transistor M02A switches from low to high. Therefore, it is possible to more reliably transmit the signal to the subsequent circuit while ensuring the dead time.
  • the transistors M01C, M02C and transmission circuit 10C operate to ensure dead time. Of course, the same applies when the input signal transitions from high to low.
  • a plurality of transmission circuits may be connected in series.
  • This design can be changed as appropriate according to the coefficients of each circuit element, the circuit installation area, and the volume.
  • the combination of the transmission circuit 10 and the transistor to be connected can be appropriately arranged in an even number set or an odd number set according to the number of times the inverter is used in the subsequent stage and the required number of inversions of the signal to be propagated.
  • FIG. 4 is a diagram showing an example of the transmission circuit 10 according to one embodiment.
  • the transmission circuit 10 is configured with a resistor R connected between the drain of the first transistor M01 and the drain of the second transistor M02.
  • the resistance value of the resistor R is sufficiently smaller than the impedance when the first transistor M01 and the second transistor M02 are turned off.
  • FIG. 5 is a diagram showing signal transmission of the electronic circuit 1 at the timing when the input signal transitions from low to high.
  • the polygonal lines shown near the input and output nodes indicate the transitions of the input and output signals, respectively.
  • the state of the switch and the state of signal transmission represented by the solid line are the initial state, that is, the state of the switch in the state on the left side of the polygonal line, and the dotted line indicates the state after transition (or during partial transition). .
  • the arrow marked High is the direction in which the high signal is transmitted
  • the arrow marked Low is the direction in which the low signal is transmitted.
  • the first transistor M01 When the input signal is low, the first transistor M01 is on and the second transistor M02 is off.
  • the first output signal is high because it is connected to the positive supply voltage via the first transistor M01 which is on. This high voltage is transmitted through the transmission circuit 10 to the second output voltage.
  • the impedance of the transmission circuit 10 When viewed from the output terminal IN_N, the impedance of the transmission circuit 10 is sufficiently lower than the impedance of the second transistor M02 in the off state, so the second output signal is high regardless of the negative power supply voltage.
  • the impedance of the transmission circuit 10 is sufficiently lower than the impedance when the second transistor M02 is turned off, the first output voltage and the second output voltage can be regarded as having approximately the same potential in the switched state. can.
  • the impedance of the transmission circuit 10 it is also possible to increase the delay during signal transition.
  • the value of the resistor R that configures the transmission circuit 10 is set so that the difference between the first output voltage and the second output voltage is small while clarifying the delay.
  • the impedance of this resistor R can be appropriately set by considering the threshold voltage for turning on/off these and the transistors connected in the subsequent stage. As mentioned above, it is essential to make the impedance of the transmission circuit 10 sufficiently lower than the impedance when the first transistor M01 and the second transistor M02 are turned off. can be set arbitrarily within the range. The same applies to the transmission circuit 10 in the embodiments that follow.
  • the first transistor M01 turns off and the second transistor M02 turns on, as indicated by the dotted line in the figure.
  • the second output voltage is connected to the negative power supply voltage via the second transistor M02, so it becomes low. This low voltage is delayed through transmission circuit 10 and transmitted to the first output voltage as indicated by the dashed arrow.
  • the impedance of the transmission circuit 10 When viewed from the output terminal IN_P, the impedance of the transmission circuit 10 is sufficiently lower than the impedance of the first transistor M01 in the off state, so the first output voltage is low regardless of the positive power supply voltage.
  • FIG. 6 is a diagram showing signal transmission of the electronic circuit 1 at the timing when the input signal transitions from high to low.
  • the first transistor M01 When the input signal is high, the first transistor M01 is off and the second transistor M02 is on.
  • the second output signal is low because it is connected to the negative supply voltage via the second transistor M02 which is on. This low voltage is transmitted through transmission circuit 10 to the first output voltage.
  • the impedance of the transmission circuit 10 When viewed from the output terminal IN_P, the impedance of the transmission circuit 10 is sufficiently lower than the impedance of the first transistor M01 in the off state, so the first output signal is low regardless of the positive power supply voltage.
  • the first output voltage and the second output voltage can be regarded as having approximately the same potential in this state.
  • the first transistor M01 turns on and the second transistor M02 turns off, as indicated by the dotted line in the figure.
  • the first output voltage is connected to the positive side power supply voltage through the first transistor M01, so it becomes high.
  • This high voltage is delayed through the transmission circuit 10 and transmitted to the second output voltage as indicated by the dashed arrow.
  • the impedance of the transmission circuit 10 is sufficiently lower than the impedance of the second transistor M02 in the off state, so the second output voltage is high regardless of the negative power supply voltage.
  • FIG. 7 is a diagram showing an example of a transmission circuit 10 according to one embodiment.
  • the transmission circuit 10 comprises a fifth transistor M05 and a sixth transistor M06 connected between the drain of the first transistor M01 and the drain of the second transistor M02. be.
  • the on-resistances of the fifth transistor M05 and the sixth transistor M06 are sufficiently smaller than the impedances of the first transistor M01 and the second transistor M02 when off.
  • the fifth transistor M05 is, for example, a p-type MOSFET, with its source connected to the drain of the first transistor M01 and its drain connected to the drain of the second transistor M02. Also, a suitable bias voltage VBP is applied to the gate. This bias voltage VBP is the voltage that controls the on-resistance of the fifth transistor M05.
  • the gate of the fifth transistor M05 may, for example, be connected to the negative supply voltage VSS.
  • the sixth transistor M06 is, for example, an n-type MOSFET, with its drain connected to the drain of the first transistor M01 and its source connected to the drain of the second transistor M02. Also, a suitable bias voltage VBN is applied to the gate. This bias voltage VBN is the voltage that controls the on-resistance of the sixth transistor M06.
  • the gate of the sixth transistor M06 may, for example, be connected to the positive supply voltage VDD.
  • the source of the fifth transistor M05 and the drain of the sixth transistor M06 are connected, and the drain of the fifth transistor M05 and the source of the sixth transistor M06 are connected. ,It is formed.
  • FIG. 8 is a diagram showing signal transmission of the electronic circuit 1 at the timing when the input signal transitions from low to high.
  • the first transistor M01 When the input signal is low, the first transistor M01 is on and the second transistor M02 is off.
  • the first output signal is high because it is connected to the positive supply voltage via the first transistor M01 which is on. This high voltage is transmitted to the second output voltage via the turned-on fifth transistor M05 of the transmission circuit 10 .
  • the sixth transistor M06 is off because at this timing the potential difference between the drain and source is a voltage dependent on the on-resistance of the fifth transistor M05.
  • the impedance of the transmission circuit 10 that is, the ON resistance of the fifth transistor M05, is sufficiently lower than the impedance of the second transistor M02 in the off state, so the second output signal is , becomes high.
  • the first output voltage and the second output voltage can be regarded as having approximately the same potential in this state.
  • the first transistor M01 turns off and the second transistor M02 turns on, as indicated by the dotted line in the figure.
  • the second output voltage is connected to the negative power supply voltage via the second transistor M02, so it becomes low.
  • the sixth transistor M06 is turned on by the potential of the source becoming low. This low voltage is thus delayed through the sixth transistor M06 and transferred to the first output voltage, as indicated by the dashed arrow.
  • the impedance of the transmission circuit 10 When viewed from the output terminal IN_P, the impedance of the transmission circuit 10 is sufficiently lower than the impedance of the first transistor M01 in the off state, so the first output voltage is low regardless of the positive power supply voltage. During this low transition of the first output voltage, the fifth transistor M05 turns off because the source-drain voltage drops.
  • FIG. 9 is a diagram showing signal transmission of the electronic circuit 1 at the timing when the input signal transitions from high to low.
  • the first transistor M01 When the input signal is high, the first transistor M01 is off and the second transistor M02 is on.
  • the second output signal is low because it is connected to the negative supply voltage via the second transistor M02 which is on. This low voltage is transmitted to the first output voltage via the turned-on sixth transistor M06 of the transmission circuit 10 .
  • the impedance of the transmission circuit 10 When viewed from the output terminal IN_P, the impedance of the transmission circuit 10 is sufficiently lower than the impedance of the first transistor M01 in the off state, so the first output signal is low regardless of the positive power supply voltage.
  • the first output voltage and the second output voltage can be regarded as having approximately the same potential in this state.
  • the first transistor M01 turns on and the second transistor M02 turns off, as indicated by the dotted line in the figure.
  • the first output voltage is connected to the positive side power supply voltage through the first transistor M01, so it becomes high.
  • the fifth transistor M05 is turned on by the high voltage on the source. This high voltage is thus delayed through the fifth transistor M05 and transferred to the second output voltage, as indicated by the dashed arrow.
  • the impedance of the transmission circuit 10 is sufficiently lower than the impedance of the second transistor M02 in the off state, so the second output voltage is high regardless of the negative power supply voltage.
  • the sixth transistor M06 turns off because the drain-source voltage drops.
  • the second output voltage transitions to high with a delay after the first output voltage transitions to high.
  • a sufficient dead time can be set as shown on the right side of the figure.
  • the change in the switching transition state of the transistor is applied as a coefficient to the delay caused by the impedance of the transistor, so the dead time is more clearly secured. can do.
  • FIG. 10 is a diagram showing an example of a transmission circuit 10 according to one embodiment.
  • the transmission circuit 10 comprises a fifth transistor M05 and a sixth transistor M06 connected between the drain of the first transistor M01 and the drain of the second transistor M02. be.
  • the on-resistances of the fifth transistor M05 and the sixth transistor M06 are sufficiently smaller than the off-impedances of the first transistor M01 and the second transistor M02.
  • the fifth transistor M05 is, for example, a p-type MOSFET, with its source connected to the drain of the first transistor M01 and its drain connected to the drain of the second transistor M02. Also, to the gate, the signal applied to the gates of the first transistor M01 and the second transistor M02, which is the input signal, is applied at the same timing. That is, the gate of the fifth transistor M05 is connected to the gates of the first transistor M01 and the second transistor M02.
  • the sixth transistor M06 is, for example, an n-type MOSFET, with its drain connected to the drain of the first transistor M01 and its source connected to the drain of the second transistor M02. Also, to the gate, the signal applied to the gates of the first transistor M01 and the second transistor M02, which is the input signal, is applied at the same timing. That is, the gate of the sixth transistor M06 is connected to the gates of the first transistor M01, the second transistor M02 and the fifth transistor M05.
  • the source of the fifth transistor M05 and the drain of the sixth transistor M06 are connected, the drain of the fifth transistor M05 and the source of the sixth transistor M06 are connected, The gate of the fifth transistor M05 and the gate of the sixth transistor M06 are connected and formed.
  • FIG. 11 is a diagram showing signal transmission of the electronic circuit 1 at the timing when the input signal transitions from low to high.
  • the first transistor M01 When the input signal is low, the first transistor M01 is on and the second transistor M02 is off. Also, the fifth transistor M05 is on and the sixth transistor M06 is off.
  • the first output signal is high because it is connected to the positive supply voltage via the first transistor M01 which is on. This high voltage is transmitted to the second output voltage via the turned-on fifth transistor M05 of the transmission circuit 10 .
  • the impedance of the transmission circuit 10 that is, the ON resistance of the fifth transistor M05, is sufficiently lower than the impedance of the second transistor M02 in the off state, so the second output signal is , becomes high.
  • the first output voltage and the second output voltage can be regarded as having approximately the same potential in this state.
  • the first transistor M01 turns off and the second transistor M02 turns on, as indicated by the dotted line in the figure.
  • the fifth transistor M05 is turned off and the sixth transistor M06 is turned on.
  • the second output voltage is connected to the negative power supply voltage via the second transistor M02, so it becomes low. This low voltage is thus delayed through the sixth transistor M06 and transferred to the first output voltage, as indicated by the dashed arrow.
  • the impedance of the transmission circuit 10 When viewed from the output terminal IN_P, the impedance of the transmission circuit 10 is sufficiently lower than the impedance of the first transistor M01 in the off state, so the first output voltage is low regardless of the positive power supply voltage.
  • FIG. 12 is a diagram showing signal transmission of the electronic circuit 1 at the timing when the input signal transitions from high to low.
  • the first transistor M01 When the input signal is high, the first transistor M01 is off and the second transistor M02 is on. Also, the fifth transistor M05 is off and the sixth transistor M06 is on.
  • the second output signal is low because it is connected to the negative supply voltage via the second transistor M02 which is on. This low voltage is transmitted to the first output voltage via the turned-on sixth transistor M06 of the transmission circuit 10 .
  • the impedance of the transmission circuit 10 that is, the ON resistance of the sixth transistor M06, is sufficiently lower than the impedance of the first transistor M01 in the OFF state. , becomes low.
  • the first output voltage and the second output voltage can be regarded as having approximately the same potential in this state.
  • the first transistor M01 turns on and the second transistor M02 turns off, as indicated by the dotted line in the figure.
  • the fifth transistor M05 is turned on and the sixth transistor M06 is turned off.
  • the first output voltage is connected to the positive power supply voltage via the first transistor M01, so it becomes high. This high voltage is thus delayed through the fifth transistor M05 and transferred to the second output voltage, as indicated by the dashed arrow.
  • the impedance of the transmission circuit 10 is sufficiently lower than the impedance of the second transistor M02 in the off state, so the second output voltage is high regardless of the negative power supply voltage.
  • the second output voltage transitions to high with a delay after the first output voltage transitions to high.
  • a sufficient dead time can be set as shown on the right side of the figure.
  • the on/off of the fifth transistor M05 and the sixth transistor M06 can also be made dependent on the input signal applied to the gate, as opposed to the second embodiment in which the transition is made by the source or drain potential.
  • FIG. 13 is a diagram showing an example of a transmission circuit 10 according to one embodiment.
  • the transmission circuit 10 comprises a fifth transistor M05 and a sixth transistor M06 connected between the drain of the first transistor M01 and the drain of the second transistor M02. be.
  • the on-resistances of the fifth transistor M05 and the sixth transistor M06 are sufficiently smaller than the impedances of the first transistor M01 and the second transistor M02 when off.
  • a delay circuit e.g., a buffer
  • the input signals applied to the gates of the first transistor M01 and the second transistor M02 are delayed from the input signals applied to the gates of the fifth transistor M05 and the sixth transistor M06. B) is provided.
  • the fifth transistor M05 is, for example, a p-type MOSFET, with its source connected to the drain of the first transistor M01 and its drain connected to the drain of the second transistor M02. Also, to the gate, the signal applied to the gates of the first transistor M01 and the second transistor M02, which is the input signal, is applied at the same timing. That is, the gate of the fifth transistor M05 is connected to the gates of the first transistor M01 and the second transistor M02.
  • the sixth transistor M06 is, for example, an n-type MOSFET, with its drain connected to the drain of the first transistor M01 and its source connected to the drain of the second transistor M02. Also, to the gate, the signal applied to the gates of the first transistor M01 and the second transistor M02, which is the input signal, is applied at the same timing. That is, the gate of the sixth transistor M06 is connected to the gates of the first transistor M01, the second transistor M02 and the fifth transistor M05.
  • the buffer B is provided, for example, between the input terminal and the gates of the first transistor M01 and the second transistor M02. This buffer controls the timing of switching the ON/OFF states of the fifth transistor M05 and the sixth transistor M06 earlier than the timing of the first transistor M01 and the second transistor M02.
  • the source of the fifth transistor M05 and the drain of the sixth transistor M06 are connected, the drain of the fifth transistor M05 and the source of the sixth transistor M06 are connected, The gate of the fifth transistor M05 and the gate of the sixth transistor M06 are connected and formed.
  • FIG. 14 is a diagram showing signal transmission of the electronic circuit 1 at the timing when the input signal transitions from low to high.
  • the first transistor M01 When the input signal is low, the first transistor M01 is on and the second transistor M02 is off. Also, the fifth transistor M05 is on and the sixth transistor M06 is off.
  • the first output signal is high because it is connected to the positive supply voltage via the first transistor M01 which is on. This high voltage is transmitted to the second output voltage via the turned-on fifth transistor M05 of the transmission circuit 10 .
  • the impedance of the transmission circuit 10 that is, the ON resistance of the fifth transistor M05, is sufficiently lower than the impedance of the second transistor M02 in the off state, so the second output signal is , becomes high.
  • the first output voltage and the second output voltage can be regarded as having approximately the same potential in this state.
  • the first transistor M01 turns off and the second transistor M02 turns on, as indicated by the dotted line in the figure.
  • the second output voltage is connected to the negative power supply voltage via the second transistor M02, so it becomes low.
  • the sixth transistor M06 turns on. A low signal is then transmitted to the first output voltage with a delay through the sixth transistor M06 as indicated by the dotted arrow.
  • the impedance of the transmission circuit 10 When viewed from the output terminal IN_P, the impedance of the transmission circuit 10 is sufficiently lower than the impedance of the first transistor M01 in the off state, so the first output voltage is low regardless of the positive power supply voltage.
  • FIG. 15 is a diagram showing signal transmission of the electronic circuit 1 at the timing when the input signal transitions from high to low.
  • the first transistor M01 When the input signal is high, the first transistor M01 is off and the second transistor M02 is on. Also, the fifth transistor M05 is off and the sixth transistor M06 is on.
  • the second output signal is low because it is connected to the negative supply voltage via the second transistor M02 which is on. This low voltage is transmitted to the first output voltage via the turned-on sixth transistor M06 of the transmission circuit 10 .
  • the impedance of the transmission circuit 10 that is, the ON resistance of the sixth transistor M06, is sufficiently lower than the impedance of the first transistor M01 in the OFF state. , becomes low.
  • the first output voltage and the second output voltage can be regarded as having approximately the same potential in this state.
  • the first transistor M01 turns on and the second transistor M02 turns off, as indicated by the dotted line in the figure.
  • the first output voltage is connected to the positive power supply voltage via the first transistor M01, so it becomes high.
  • the fifth transistor M05 is turned on. A high signal is then transmitted to the second output voltage with a delay through the fifth transistor M05 as indicated by the dashed arrow.
  • the impedance of the transmission circuit 10 is sufficiently lower than the impedance of the second transistor M02 in the off state, so the second output voltage is high regardless of the negative power supply voltage.
  • the second output voltage transitions to high with a delay after the first output voltage transitions to high.
  • a sufficient dead time can be set as shown on the right side of the figure.
  • both transistors in the output destination CMOS After outputting a signal to turn off, it is possible to output a signal to turn on one of the transistors.
  • FIG. 16 is a diagram showing an example of a transmission circuit 10 according to one embodiment.
  • the transmission circuit 10 includes a seventh transistor M07, an eighth transistor M08, and a ninth transistor M09, which are connected between the drain of the first transistor M01 and the drain of the second transistor M02. , and a tenth transistor M10.
  • the on-resistances of the seventh transistor M07, the eighth transistor M08, the ninth transistor M09, and the tenth transistor M10 are values sufficiently smaller than the impedances of the first transistor M01 and the second transistor M02 when they are off.
  • the transmission circuit 10 is delayed so that the input signals applied to the gates of the first transistor M01 and the second transistor M02 are delayed from the input signals applied to the gates of the eighth transistor M08 and the ninth transistor M09.
  • a circuit eg, buffer B
  • the transmission circuit 10 comprises inverters I01 and I02.
  • the seventh transistor M07 is, for example, a p-type MOSFET, the source is connected to the drain of the first transistor M01, and the gate is connected to the drain of the first transistor via the inverter I1.
  • the eighth transistor M08 is, for example, a p-type MOSFET and has a source connected to the drain of the seventh transistor M07, a drain connected to the drain of the second transistor M02, and a gate connected to the input terminal.
  • the ninth transistor M09 is, for example, an n-type MOSFET, with its drain connected to the drain of the first transistor M01 and its gate connected to the input terminal.
  • the tenth transistor M10 is, for example, an n-type MOSFET with a drain connected to the source of the ninth transistor M09, a gate connected to the drain of the second transistor M02 via an inverter I2, and a source of the second transistor M02. Connected to the drain.
  • the buffer B is provided, for example, between the input terminal and the gates of the first transistor M01 and the second transistor M02. This buffer controls the switching timing of the ON/OFF states of the eighth transistor M08 and the ninth transistor M09 earlier than the first transistor M01 and the second transistor M02.
  • the source of the seventh transistor M07 and the drain of the ninth transistor M09 are connected, the drain of the eighth transistor M08 and the source of the tenth transistor M10 are connected, The gate of the eighth transistor M08 and the gate of the ninth transistor M09 are connected and formed.
  • FIG. 17 is a diagram showing signal transmission of the electronic circuit 1 at the timing when the input signal transitions from low to high.
  • the first transistor M01 When the input signal is low, the first transistor M01 is on and the second transistor M02 is off. Also, the eighth transistor M08 is on and the ninth transistor M09 is off.
  • the first output signal is high because it is connected to the positive supply voltage via the first transistor M01 which is on.
  • the seventh transistor M07 is on because its gate receives the inverse of the voltage on the drain of the first transistor M01.
  • This high voltage is transmitted to the second output voltage via the ON seventh transistor M07 and eighth transistor M08 of the transmission circuit 10.
  • the tenth transistor M10 is off, since its gate receives the inverse of the voltage on the drain of the second transistor M02.
  • the impedance of the transmission circuit 10 that is, the on-resistance of the seventh transistor M07 and the eighth transistor M08, is sufficiently lower than the impedance of the second transistor M02 in the off state, so The second output signal goes high.
  • the first output voltage and the second output voltage can be regarded as having approximately the same potential in this state.
  • the eighth transistor M08 turns off.
  • the ninth transistor M09 remains off because it is connected to the off-state tenth transistor M10 whose source is high impedance. That is, at this timing, voltage transmission through the transmission circuit 10 is temporarily stopped. Also, since the seventh transistor M07 is connected to the off-state eighth transistor M08 whose drain has a high impedance, the drain potential increases and the seventh transistor M07 transitions to the off state.
  • the first transistor M01 turns off and the second transistor M02 turns on, as indicated by the dotted line in the figure.
  • the second output voltage is connected to the negative power supply voltage via the second transistor M02, so it becomes low.
  • the 10th transistor M10 is turned on because a high is applied to the drain through the transistor M09 which is in the ON state. Then, a low signal is transmitted to the first output voltage with delay through the ninth transistor M09 and the tenth transistor M10, as indicated by the dotted arrow.
  • the impedance of the transmission circuit 10 When viewed from the output terminal IN_P, the impedance of the transmission circuit 10 is sufficiently lower than the impedance of the first transistor M01 in the off state, so the first output voltage is low regardless of the positive power supply voltage.
  • FIG. 18 is a diagram showing signal transmission of the electronic circuit 1 at the timing when the input signal transitions from high to low.
  • the first transistor M01 When the input signal is high, the first transistor M01 is off and the second transistor M02 is on. Also, the eighth transistor M08 is off and the ninth transistor M09 is on.
  • the second output signal is low because it is connected to the negative supply voltage via the second transistor M02 which is on.
  • the tenth transistor M10 is on because its gate receives the inverse voltage of the drain voltage of the second transistor M02.
  • This low voltage is transmitted to the first output voltage via the 9th transistor M09 and the 10th transistor M10 of the transmission circuit 10, which are turned on.
  • the seventh transistor M07 is off, since the gate receives the inverse voltage of the drain of the first transistor M01.
  • the impedance of the transmission circuit 10 When viewed from the output terminal IN_P, the impedance of the transmission circuit 10, that is, the ON resistance of the 9th transistor M09 and the 10th transistor M10, is sufficiently lower than the impedance of the 1st transistor M01 in the OFF state.
  • the first output signal will be low.
  • the first output voltage and the second output voltage can be regarded as having approximately the same potential in this state.
  • the 9th transistor M09 turns off.
  • the eighth transistor M08 remains off because it is connected to the off-state seventh transistor M07 whose source is high impedance. That is, at this timing, voltage transmission through the transmission circuit 10 is temporarily stopped. Also, since the tenth transistor M10 is connected to the off-state ninth transistor M09 whose drain has a high impedance, the drain potential becomes low and the tenth transistor M10 transitions to the off state.
  • the first transistor M01 turns on and the second transistor M02 turns off, as indicated by the dotted line in the figure.
  • the first output voltage is connected to the positive power supply voltage via the first transistor M01, so it becomes high.
  • the seventh transistor M07 is turned on. Then, a high signal is transmitted to the second output voltage with delay through the seventh transistor M07 and the eighth transistor M08, as indicated by the dotted arrow.
  • the impedance of the transmission circuit 10 is sufficiently lower than the impedance of the second transistor M02 in the off state, so the second output voltage is high regardless of the negative power supply voltage.
  • the second output voltage transitions to high with a delay after the first output voltage transitions to high.
  • a sufficient dead time can be set as shown on the right side of the figure. In this embodiment, it is possible to control the timing of switching in the transmission circuit 10 more finely than in the previous embodiment, and it is possible to appropriately control the dead time.
  • FIG. 19 is a diagram showing an example of a transmission circuit 10 according to one embodiment.
  • the transmission circuit 10 includes an eleventh transistor M11, a twelfth transistor M12, and a thirteenth transistor M13, which are connected between the drain of the first transistor M01 and the drain of the second transistor M02. , and a fourteenth transistor M14.
  • the on-resistances of the eleventh transistor M11, the twelfth transistor M12, the thirteenth transistor M13, and the fourteenth transistor M14 are values sufficiently smaller than the impedances of the first transistor M01 and the second transistor M02 when they are off.
  • the eleventh transistor M11 is, for example, an n-type MOSFET, and has a drain connected to the drain of the first transistor M01 and a gate connected to the input terminal.
  • the twelfth transistor M12 is, for example, an n-type MOSFET, the drain is connected to the source of the eleventh transistor M11, and the gate is connected to the drain of the second transistor M02 via an inverter I3.
  • a suitable voltage is connected to the source, eg the negative supply voltage VSS.
  • the thirteenth transistor M13 is, for example, a p-type MOSFET, and its gate is connected to the drain of the first transistor M01 via an inverter I4. Also connected to the source is a suitable voltage, eg, the positive power supply voltage VDD.
  • the 14th transistor M14 is, for example, a p-type MOSFET, with its source connected to the drain of the 13th transistor M13, its gate connected to the input terminal, and its drain connected to the drain of the 2nd transistor M02.
  • FIG. 20 is a diagram showing signal transmission of the electronic circuit 1 at the timing when the input signal transitions from low to high.
  • the first transistor M01 When the input signal is low, the first transistor M01 is on and the second transistor M02 is off. Also, the 11th transistor M11 is off and the 14th transistor M14 is on.
  • the first output signal is high because it is connected to the positive supply voltage via the first transistor M01 which is on.
  • the thirteenth transistor M13 is on because its gate receives the inverse of the voltage on the drain of the first transistor M01.
  • the impedance of the transmission circuit 10 When viewed from the output terminal IN_N, the impedance of the transmission circuit 10, that is, the ON resistance of the 13th transistor M13 and 14th transistor M14, is sufficiently lower than the impedance of the 2nd transistor M02 in the OFF state.
  • the second output signal goes high.
  • the impedance to the positive power supply voltage VDD in the transmission circuit 10 is sufficiently lower than the impedance when the second transistor M02 is turned off, the first output voltage and the second output voltage are at approximately the same potential in this state. can be regarded as
  • the 1st transistor M01 and 14th transistor M14 turn off, and the 2nd transistor M02 turns on.
  • the turning on of the second transistor M02 causes the second output voltage to transition to low.
  • the 1st output voltage is connected to the negative power supply voltage, so it transitions to low.
  • the impedance of the transmission circuit 10 with respect to the negative power supply voltage that is, the ON resistance of the 11th transistor M11 and the 12th transistor M12 is sufficiently lower than the impedance of the first transistor M01 in the off state, so the positive side The first output voltage is low regardless of the power supply voltage.
  • FIG. 21 is a diagram showing signal transmission of the electronic circuit 1 at the timing when the input signal transitions from high to low.
  • the first transistor M01 When the input signal is high, the first transistor M01 is off and the second transistor M02 is on. Also, the 11th transistor M11 is on and the 14th transistor M14 is off.
  • the second output signal is low because it is connected to the negative supply voltage via the second transistor M02 which is on.
  • the twelfth transistor M12 is on because its gate receives the inverse of the voltage on the drain of the second transistor M02.
  • the eleventh transistor M11 and the twelfth transistor M12 are on, a low voltage is transmitted to the first output voltage via these transistors.
  • the thirteenth transistor M13 is off, since its gate receives the inverse voltage of the drain of the first transistor M01.
  • the impedance of the transmission circuit 10 that is, the ON resistance of the 11th transistor M11 and the 12th transistor M12, is sufficiently lower than the impedance of the 1st transistor M01 in the OFF state.
  • the first output signal will be low.
  • the impedance to the negative power supply voltage VSS in the transmission circuit 10 is sufficiently lower than the impedance when the first transistor M01 is turned off, the first output voltage and the second output voltage are at approximately the same potential in this state. can be regarded as
  • the first transistor M01 turns on, and the second transistor M02 and eleventh transistor M11 turn off. By turning on the first transistor M01, the first output voltage transitions to high.
  • the potential of the drain of the first transistor M01 rises sufficiently, the potential of the gate of the thirteenth transistor M13 becomes sufficiently low. This turns on the thirteenth transistor M13. By turning on the thirteenth transistor M13, the source of the fourteenth transistor M14 goes high, turning on the fourteenth transistor M14.
  • the second output voltage is connected to the positive power supply voltage, so it transitions to high.
  • the impedance of the transmission circuit 10 with respect to the positive power supply voltage that is, the ON resistance of the 13th transistor M13 and 14th transistor M14, is sufficiently lower than the impedance of the 2nd transistor M02 in the off state, so the negative side The second output voltage will be high regardless of the supply voltage.
  • the transmission circuit 10 delays and transmits the voltage, and in addition, the path from the power supply voltage is changed to the first output voltage and the second output voltage. By having 2 output voltages for each, it is possible to control the output voltage more appropriately.
  • the second output voltage when the input voltage transitions from low to high by arranging the transmission circuit 10, the second output voltage first becomes low, and then the second output voltage becomes low.
  • the first output voltage transitions to low using the fact that it has become (or the state during the transition to low) as a trigger. Also, when the input voltage transitions from high to low, first, the first output voltage becomes high, and the first output voltage becoming high (or the state during the transition to high) triggers the first 2 Output voltage transitions to high.
  • the characteristics differ depending on the circuit shown in each of the above-described embodiments. Therefore, a transmission circuit with appropriate characteristics can be used in a circuit that uses CMOS for transmission. Also, in the fourth to sixth embodiments, the transmission circuit 10 can be set to high impedance at the timing at which the input signal determines. Therefore, the through current can be further reduced. It is possible to reduce the power consumption of switching amplifier transmitters that handle high-frequency signals that tend to consume a large amount of current due to short-circuit current due to a high number of switching times per time.
  • Fig. 22 shows the implementation of the transmission circuit 10 for the class D amplifier in the transmitter.
  • Transmission circuit 10 is a circuit equivalent to the transmission circuit described above.
  • the modulated wave signal generation circuit 12 is a circuit that generates a PWM (Phase Width Modulation) signal from an analog signal. Alternatively, it may be a circuit that generates a PWM signal from a digital signal that is an analog signal expressed by predetermined modulation.
  • PWM Phase Width Modulation
  • the PWM signal generated by the modulated wave signal generation circuit 12 is passed through the transmission circuit to the gates of the p-type MOSFET and n-type MOSFET that make up the CMOS, and switches the on/off state at appropriate timings without causing shoot-through current. Generate a signal to transition.
  • the signal amplified by this CMOS is converted to an analog signal by a low-pass filter (LPF 200) and transmitted.
  • LPF 200 low-pass filter
  • the transmission circuit 10 of each embodiment described above can be incorporated into a class D amplifier as a non-limiting example.
  • Fig. 23 shows the transmission circuit 10 mounted on the class E amplifier in the transmitter.
  • the transmission circuit 10, modulated wave signal generation circuit 12 and LPF 200 have the same configuration as in FIG.
  • the transmission circuit 10 of each of the embodiments described above can be incorporated into a class E amplifier as a non-limiting example.
  • a drain of a first transistor having a source connected to the positive power supply voltage, a gate to which an input voltage is applied, and outputting a first output voltage from the drain; a source connected to the negative power supply voltage, and a gate to the input voltage; is applied and a second output voltage is applied from the drain to the drain of a second transistor, the impedance being lower than the off-impedance of the first transistor and the off-impedance of the second transistor.
  • An electronic circuit comprising
  • the first transistor is a p-type MOSFET (Metal-Oxide Semiconductor Field-Effect Transistor), the second transistor is an n-type MOSFET, The electronic circuit according to (1).
  • MOSFET Metal-Oxide Semiconductor Field-Effect Transistor
  • the first output voltage is a voltage applied to the gate of the third transistor, which is a p-type MOSFET that constitutes the output destination inverter
  • the second output voltage is a voltage applied to the gate of a fourth transistor, which is an n-type MOSFET that constitutes the inverter of the output destination,
  • the transmission circuit is a resistor provided between the drain of the first transistor and the drain of the second transistor;
  • the electronic circuit according to any one of (1) to (4).
  • the transmission circuit is a fifth transistor having a source connected to the drain of the first transistor and a drain connected to the drain of the second transistor; a sixth transistor having a drain connected to the drain of the first transistor and a source connected to the drain of the second transistor; comprising The electronic circuit according to any one of (1) to (5).
  • the voltage applied to the gate of the fifth transistor is the negative power supply voltage; the voltage applied to the gate of the sixth transistor is the positive power supply voltage;
  • the electronic circuit according to (6) is the negative power supply voltage; the voltage applied to the gate of the sixth transistor is the positive power supply voltage;
  • the voltage applied to the gate of the fifth transistor and the gate of the sixth transistor is the input voltage;
  • the input voltage applied to the gate of the first transistor and the gate of the second transistor is a delayed voltage of the input voltage applied to the gate of the fifth transistor and the gate of the sixth transistor;
  • the transmission circuit is a seventh transistor having a source connected to the drain of the first transistor and a gate connected to the drain via an inverting circuit; an eighth transistor having a source connected to the drain of the seventh transistor, a gate to which the input voltage is applied, and a drain connected to the drain of the second transistor; a ninth transistor having a drain connected to the drain of the first transistor and having a gate to which the input voltage is applied; a tenth transistor having a drain connected to the source of the ninth transistor, a source connected to the drain of the second transistor, and a gate connected to the source via an inverting circuit; comprising The electronic circuit according to any one of (1) to (4).
  • the input voltage applied to the gate of the first transistor and the gate of the second transistor is a delayed voltage of the input voltage applied to the gate of the eighth transistor and the gate of the ninth transistor;
  • the transmission circuit is an eleventh transistor having a drain connected to the drain of the first transistor and a gate connected to the gate of the first transistor; a twelfth transistor having a drain connected to the source of the eleventh transistor and a gate connected to the drain of the second transistor via an inverting circuit; a thirteenth transistor having a gate connected to the drain of the first transistor through an inverting circuit; a fourteenth transistor having a source connected to the drain of the thirteenth transistor, a gate connected to the gate of the second transistor, and a drain connected to the drain of the second transistor; comprising The electronic circuit according to any one of (1) to (4).
  • the source of the twelfth transistor is connected to the negative power supply voltage; the source of the thirteenth transistor is connected to the positive power supply voltage;

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Abstract

［課題］デッドタイムを制御する電子回路。 ［解決手段］電子回路は、伝送回路を備える。伝送回路は、ソースが正側電源電圧に接続され、ゲートに入力電圧が印加され、ドレインから第 1 出力電圧を出力する、第 1 トランジスタのドレインと、ソースが負側電源電圧に接続され、ゲートに前記入力電圧が印加され、ドレインから第 2 出力電圧を出力する、第 2 トランジスタのドレインと、の間に接続され、前記第 1 トランジスタのオフ時のインピーダンス及び前記第 2 トランジスタのオフ時のインピーダンスよりも低いインピーダンスを有し、前記第 1 トランジスタのオン状態において前記第 1 トランジスタのドレイン電圧を遅延させて前記第 2 トランジスタのドレインに伝搬し、前記第 2 トランジスタのオン状態において前記第 2 トランジスタのドレイン電圧を遅延させて前記第 1 トランジスタのドレインに伝搬する。

Description

電子回路
　本開示は、電子回路に関する。
　近年、モバイル通信機器は低消費電力を図るためにスイッチングアンプを送信機の出力部分に適用するケースが増加している。スイッチングアンプに入力される信号は、所謂クロック信号である。クロック信号の伝達は、一般的に CMOS (相補型MOS: Complementary Metal-Oxide Semiconductor Field-Effect Transistor) インバータを用いて実装される。 CMOS は、構成する p 型 MOSFET と n 型 MOSFET との双方が同時に駆動すると、電源電圧間において 2 つの MOSFET のオン抵抗に応じた貫通電流を流す。この貫通電流は、消費電力を増加させる。
　このため、これらの MOSFET が同時にオンしないように、一方がオンからオフへと遷移した後に他方がオフからオンする制御がされる。すなわち、双方の MOSFET がともにオフする期間を設けることで、電源電圧間において電流が流れることを抑制する。この双方の MOSFET がオフする期間を、デッドタイムと称する。
　一方で、通信スピードを向上させる場合には、クロック信号の周波数を高周波にする必要がある。例えば、オーディオ用のアンプであれば、～ 1 MHz 程の周波数に対してデッドタイムを生成すればよいが、通信用であると、数100 MHz から数 GHz といった高周波に対応させる必要がある。通信機器における速度を向上させるためには、このような高周波信号に対して、適切にデッドタイムを設定することが望ましい。
　しかしながら、論理ゲートを用いてデッドタイムを制御する場合には、精度よく高速動作する論理ゲートが必要となり、この論理ゲートの消費電力が大きくなり、デッドタイムを発生させる意味が無くなる可能性がある。また、論理ゲートに入力される信号にも厳しいタイミングの制約が必要となる。論理ゲートを用いない場合には、 CMOS インバータの抵抗成分をアンバランスにすることで、デッドタイムを発生することができるが、この抵抗成分のばらつきがデッドタイムのばらつきにつながる。さらに、デッドタイムを発生させる CMOS のゲートに印加する電圧が独立に制御されるため、どのタイミングにおいても正確にデッドタイムを制御することが困難であったり、 CMOS を構成する MOSFET の出力電圧が小さくなることがあったりする。
特開2015-119481号公報
　そこで、本開示では、適切なデッドタイムを設定する電子回路を提供する。
　一実施形態によれば、電子回路は、伝送回路を備える。伝送回路は、ソースが正側電源電圧に接続され、ゲートに入力電圧が印加され、ドレインから第 1 出力電圧を出力する、第 1 トランジスタのドレインと、ソースが負側電源電圧に接続され、ゲートに前記入力電圧が印加され、ドレインから第 2 出力電圧を出力する、第 2 トランジスタのドレインと、の間に接続され、前記第 1 トランジスタのオフ時のインピーダンス及び前記第 2 トランジスタのオフ時のインピーダンスよりも低いインピーダンスを有し、前記第 1 トランジスタのオン状態において前記第 1 トランジスタのドレイン電圧を遅延させて前記第 2 トランジスタのドレインに伝搬し、前記第 2 トランジスタのオン状態において前記第 2 トランジスタのドレイン電圧を遅延させて前記第 1 トランジスタのドレインに伝搬する。
　前記第 1 トランジスタは、 p 型の MOSFET (Metal-Oxide Semiconductor Field-Effect Transistor) であってもよいし、前記第 2 トランジスタは、 n 型の MOSFET であってもよい。
　前記第 1 出力電圧は、出力先のインバータを構成する p 型 MOSFET である第 3 トランジスタのゲートに印加される電圧であってもよいし、前記第 2 出力電圧は、前記出力先のインバータを構成する n 型 MOSFET である第 4 トランジスタのゲートに印加される電圧であってもよい。
　前記第 3 トランジスタのドレインと、前記第 4 トランジスタのドレインとの間に、さらに、前記伝送回路と同じ制御をする第 2 伝送回路を備えてもよく、前記第 3 トランジスタのドレインから第 3 出力電圧を出力し、前記第 4 トランジスタのドレインから第 4 出力電圧を出力してもよい。
　前記伝送回路は、前記第 1 トランジスタのドレインと、前記第 2 トランジスタのドレインと、の間に備えられる、抵抗であってもよい。
　前記伝送回路は、ソースが前記第 1 トランジスタのドレインと接続され、ドレインが前記第 2 トランジスタのドレインと接続される、第 5 トランジスタと、ドレインが前記第 1 トランジスタのドレインと接続され、ソースが前記第 2 トランジスタのドレインと接続される、第 6 トランジスタと、を備えてもよい。
　前記第 5 トランジスタのゲートに印加される電圧は、前記負側電源電圧であってもよいし、前記第 6 トランジスタのゲートに印加される電圧は、前記正側電源電圧であってもよい。
　前記第 5 トランジスタのゲート及び前記第 6 トランジスタのゲートに印加される電圧は、前記入力電圧であってもよい。
　前記第 1 トランジスタのゲート及び前記第 2 トランジスタのゲートに印加される前記入力電圧は、前記第 5 トランジスタのゲート及び前記第 6 トランジスタのゲートに印加される前記入力電圧を遅延させた電圧であってもよい。
　前記伝送回路は、ソースが前記第 1 トランジスタのドレインと接続され、ゲートが前記ドレインと反転回路を介して接続される、第 7 トランジスタと、ソースが前記第 7 トランジスタのドレインと接続され、ゲートに前記入力電圧が印加され、ドレインが前記第 2 トランジスタのドレインと接続される、第 8 トランジスタと、ドレインが前記第 1 トランジスタのドレインと接続され、ゲートに前記入力電圧が印加される、第 9 トランジスタと、ドレインが前記第 9 トランジスタのソースと接続され、ソースが前記第 2 トランジスタのドレインと接続され、ゲートが前記ソースと反転回路を介して接続される、第 10 トランジスタと、を備えてもよい。
　前記第 1 トランジスタのゲート及び前記第 2 トランジスタのゲートに印加される前記入力電圧は、前記第 8 トランジスタのゲート及び前記第 9 トランジスタのゲートに印加される前記入力電圧を遅延させた電圧であってもよい。
　前記伝送回路は、ドレインが前記第 1 トランジスタのドレインと接続され、ゲートが前記第 1 トランジスタのゲートと接続される、第 11 トランジスタと、ドレインが前記第 11 トランジスタのソースと接続され、ゲートが前記第 2 トランジスタのドレインと反転回路を介して接続される、第 12 トランジスタと、ゲートが前記第 1 トランジスタのドレインと反転回路を介して接続される、第 13 トランジスタと、ソースが前記第 13 トランジスタのドレインと接続され、ゲートが前記第 2 トランジスタのゲートと接続され、ドレインが前記第 2トランジスタのドレインと接続される、第 14 トランジスタと、を備えてもよい。
　前記第 12 トランジスタのソースは、前記負側電源電圧に接続されてもよく、前記第 13 トランジスタのソースは、前記正側電源電圧に接続されてもよい。
一実施形態に係る電子回路の回路図。 一実施形態に係る電子回路の回路図。 一実施形態に係る電子回路の回路図。 一実施形態に係る電子回路の回路図。 一実施形態に係る電子回路の動作を示す図。 一実施形態に係る電子回路の動作を示す図。 一実施形態に係る電子回路の回路図。 一実施形態に係る電子回路の動作を示す図。 一実施形態に係る電子回路の動作を示す図。 一実施形態に係る電子回路の回路図。 一実施形態に係る電子回路の動作を示す図。 一実施形態に係る電子回路の動作を示す図。 一実施形態に係る電子回路の回路図。 一実施形態に係る電子回路の動作を示す図。 一実施形態に係る電子回路の動作を示す図。 一実施形態に係る電子回路の回路図。 一実施形態に係る電子回路の動作を示す図。 一実施形態に係る電子回路の動作を示す図。 一実施形態に係る電子回路の回路図。 一実施形態に係る電子回路の動作を示す図。 一実施形態に係る電子回路の動作を示す図。 一実施形態に係る電子回路の限定されない利用例を示す図。 一実施形態に係る電子回路の限定されない利用例を示す図。
　以下、図面を参照して本開示における実施形態の説明をする。図面は、説明のために用いるものであり、実際の装置における各部の構成の形状、サイズ、又は、他の構成とのサイズの比等が図に示されている通りである必要はない。また、図面は、簡略化して書かれているため、図に書かれている以外にも実装上必要な構成は、適切に備えるものとする。
　図1は、一実施形態に係る電子回路の回路図である。電子回路 1 は、少なくとも伝送回路 10 を備える。
　伝送回路 10 は、第 1 トランジスタ M01 と、第 2 トランジスタ M02 と、の間に接続される。第 1 トランジスタ M01 は、例えば、 p 型の MOSFET であり、第 2 トランジスタ M02 は、例えば、 n 型の MOSFET である。伝送回路 10 は、これらのトランジスタのドレインの間に接続される。
　伝送回路 10 に接続されるそれぞれのトランジスタのドレインが出力ノードと接続される。例えば、図に示すように、第 1 トランジスタ M01 のドレインは、第 1 出力電圧を出力する端子 IN_P と接続され、第 2 トランジスタ M02 のドレインは、第 2 出力電圧を出力する端子 IN_N と接続される。第 1 トランジスタ M01 のソースは、正側電源電圧に接続され、第 2 トランジスタ M02 のソースは、負側電源電圧に接続される。
　伝送回路 10 のインピーダンスは、第 1 トランジスタ M01 のオフ時のインピーダンス及び第 2 トランジスタ M02 のオフ時のインピーダンスよりも十分に低く設定する。
　入力信号が low から high に遷移した場合には、第 1 トランジスタ M01 がオフし、第 2 トランジスタ M02 がオンする。このタイミングには多少ズレがあってもよい。この結果、第 2 出力電圧が low となり、第 1 トランジスタ M01 のオフ時よりもインピーダンスが低い伝送回路 10 を介して遅延して伝搬することで、第 1 出力電圧が low となる。
　さらに、伝送回路 10 のインピーダンスは、第 1 トランジスタ M01 のオン時のインピーダンス及び第 2 トランジスタ M02 のオン時のインピーダンスよりも高くてもよいが、このようなインピーダンスは、本開示における必須の構成ではない。
　同様に、入力信号が high から low に遷移した場合には、第 1 トランジスタ M01 がオンし、第 2 トランジスタ M02 がオフする。この結果、第 1 出力電圧が high となり、第 2 トランジスタ M02 のオフ時よりもインピーダンスが低い伝送回路 10 を介して遅延して伝搬することで、第 2 出力電圧が high となる。
　このように、入力信号が low から high に遷移する場合には、第 2 出力信号が low に遷移した後に、第 1 出力信号が low に遷移し、入力信号が high から low に遷移する場合には、第 1 出力信号が high に遷移した後に、第 2 出力信号が high に遷移する。このため、第 1 出力信号が pMOS のゲートに、第 2 出力信号が nMOS のゲートに接続される場合、双方のトランジスタが切り替わるタイミングにおいて同時にオンしない制御をすることができる。同時にオンしないように制御する時間を、以下デッドタイムと記載する。
　図2は、この伝送回路 10 を含む、電子回路 1 を使用する一例を示す回路図である。図1に示す電子回路 1 の出力ノードは、例えば、この図2に示すように、 CMOS を構成する pMOS である第 3 トランジスタ M03 のゲートと、 nMOS である第 4 トランジスタ M04 のゲートと、にそれぞれ接続される。具体的には、第 1 トランジスタ M01 のドレインが第 3 トランジスタ M03 のゲートに接続され、第 2 トランジスタ M02 のドレインが 第 4 トランジスタ M04 のゲートに接続される。電子回路 1 は、このように CMOS インバータを利用する伝送信号の駆動信号を生成して出力する。
　図2における出力端子 OUT には、例えば、各種増幅器や外部の負荷に接続され、入力信号に基づいた処理を実行する。入力端子 IN には、例えば、クロック信号が入力され、このクロック信号に基づいた周波数で種々の処理が実行される。入力端子 IN には、例えば、クロック信号に基づいた周波数変調された信号が入力される。
　前述のように、第 1 出力信号と第 2 出力信号が遷移することで、第 3 トランジスタ M03 と第 4 トランジスタ M04 は、信号を伝搬するタイミングにおいて、同時にオンすること無く、貫通電流を削減することができる。
　伝送回路 10 は、1つだけ備えられるものではなく、複数備えられてもよい。
　図3は、伝送回路 10 が複数備えられる場合の回路図である。伝送回路 10A は、トランジスタ M01A 、 M02A のドレイン間に接続され、伝送回路 10B は、トランジスタ M01B 、 M02B のドレイン間に接続され、伝送回路 10C は、トランジスタ M01C 、 M02C のドレイン間にそれぞれ接続される。
　入力信号が low から high に遷移する場合、トランジスタ M02B に印加される電圧が low に遷移した後に、トランジスタ M01B に印加される電圧が low となる。伝送回路 10B により、トランジスタ M02B がオンしてドレインの電位が low となった後に、トランジスタ M01B のドレインの電位が low に遷移する。もし、伝送回路 10B の特性がよくない場合であったとしても、トランジスタ M02Aのゲートに印加される電圧が low から high に切り替わるまでは、トランジスタ M02A のドレインの電位は、 high に固定される。このため、より確実に後段の回路へとデッドタイムを確保した状態で信号を伝達することができる。
　トランジスタ M01C 、 M02C 及び伝送回路 10C についても同様に、デッドタイムを確保するように動作する。もちろん、入力信号が high から low に遷移する場合についても同様である。
　このように、伝送回路 10 は、 1 つではなく、複数個が縦列するように接続されてもよい。この設計は、回路素子それぞれの係数や回路設置面積、容積に応じて適宜変更することが可能である。また、接続する伝送回路 10 とトランジスタの組み合わせは、後段におけるインバータの使用回数及び伝搬する信号の必要反転回数に応じて、適切に偶数セット又は奇数セットだけ配置することができる。
　以下、上記に説明した伝送回路 10 について、限定されないいくつかの実装例を挙げて説明する。
　(第 1 実施形態)
　図4は、一実施形態に係る伝送回路 10 の一例を示す図である。本実施形態では、伝送回路 10 は、第 1 トランジスタ M01のドレインと、第 2 トランジスタ M02 のドレインと、の間に接続される抵抗 R を備えて構成される。抵抗 R の抵抗値は、第 1 トランジスタ M01 及び第 2 トランジスタ M02 のオフ時のインピーダンスよりも十分に小さい値である。
　図5は、入力信号が low から high に遷移するタイミングにおける電子回路 1 の信号の伝送を示す図である。以下の図において、入力ノード及び出力ノードの近くに示されている折れ線は、入力信号及び出力信号の遷移をそれぞれ示す。実線で表されるスイッチの状態及び信号の伝送状況は、初期状態、すなわち、折れ線の左側の状態におけるスイッチの状態におけるものであり、点線は、遷移後 (又は一部遷移中) の状態を示す。矢印に High と示されているものは、 high の信号が伝送する方向であり、 Low と示されているものは、 low の信号が伝送する方向である。
　入力信号が low の状態においては、第 1 トランジスタ M01 がオン、第 2 トランジスタ M02 がオフである。オンである第 1 トランジスタ M01 を介して正側の電源電圧に接続されるため、第 1 出力信号は、 high である。この high の電圧は、伝送回路 10 を介して第 2 出力電圧に伝送されている。
　出力端子 IN_N からみると伝送回路 10 のインピーダンスは、オフ状態の第 2 トランジスタ M02 のインピーダンスよりも十分低いため負側電源電圧によらず、第 2 出力信号は、 high となる。
　伝送回路 10 のインピーダンスは、第 2 トランジスタ M02 のオフ時のインピーダンスよりも十分に低いため、第 1 出力電圧と第 2 出力電圧は、スイッチが切り替わった状態においては、ほぼ同等の電位とみなすことができる。一方で、伝送回路 10 のインピーダンスを高くすることで、信号遷移時の遅延を大きくすることもできる。
　このため、伝送回路 10 を構成する抵抗 R の値により、遅延を明確にしつつ、第 1 出力電圧と第 2 出力電圧の差が小さくなるように設定されることが望ましい。これら及び後段に接続されるトランジスタがオン／オフするためのしきい値電圧を考慮することにより、この抵抗 R のインピーダンスを適切に設定することができる。上述したように、第 1 トランジスタ M01 及び第 2 トランジスタ M02 のオフ時のインピーダンスよりも伝送回路 10 のインピーダンスを十分低くすることは必須であるが、その他の要件は、回路の設計等に基づいて適切な範囲で任意に設定することができる。以下に続く実施形態における伝送回路 10 においても同様である。
　この状態で入力信号が low から high に切り替わると、図に点線で示されるように、第 1 トランジスタ M01 がオフし、第 2 トランジスタ M02 がオンする。このタイミングで、第 2 出力電圧は、第 2 トランジスタ M02 を介して負側電源電圧と接続されるので、 low となる。この low の電圧は、伝送回路 10 を介して遅延して点線の矢印で示されるように、第 1 出力電圧へと伝送される。
　出力端子 IN_P からみると、伝送回路 10 のインピーダンスは、オフ状態の第 1 トランジスタ M01 のインピーダンスよりも十分低いため正側電源電圧によらず、第 1 出力電圧は、 low となる。
　このように、入力信号が low から high に遷移する場合、第 2 出力電圧が low に遷移した後、遅延を有して第 1 出力電圧が low に遷移する。この結果、図の右側に示されるように、十分なデッドタイムを設定することができる。
　図6は、入力信号が high から low に遷移するタイミングにおける電子回路 1 の信号の伝送を示す図である。
　入力信号が high の状態においては、第 1 トランジスタ M01 がオフ、第 2 トランジスタ M02 がオンである。オンである第 2 トランジスタ M02 を介して負側の電源電圧に接続されるため、第 2 出力信号は、 low である。この low の電圧は、伝送回路 10 を介して第 1 出力電圧に伝送されている。
　出力端子 IN_P からみると伝送回路 10 のインピーダンスは、オフ状態の第 1 トランジスタ M01 のインピーダンスよりも十分低いため正側電源電圧によらず、第 1 出力信号は、 low となる。
　伝送回路 10 のインピーダンスは、第 1 トランジスタ M01 のオフ時のインピーダンスよりも十分に低いため、第 1 出力電圧と第 2 出力電圧は、この状態においては、ほぼ同等の電位とみなすことができる。
　この状態で入力信号が high から low に切り替わると、図に点線で示されるように、第 1 トランジスタ M01 がオンし、第 2 トランジスタ M02 がオフする。このタイミングで、第 1 出力電圧は、第 1 トランジスタ M01 を介して正側電源電圧と接続されるので、 high となる。この high の電圧は、伝送回路 10 を介して遅延して点線の矢印で示されるように、第 2 出力電圧へと伝送される。
　出力端子 IN_N からみると、伝送回路 10 のインピーダンスは、オフ状態の第 2 トランジスタ M02 のインピーダンスよりも十分低いため負側電源電圧によらず、第 2 出力電圧は、 high となる。
　このように、入力信号が high から low に遷移する場合、第 1 出力電圧が high に遷移した後、遅延を有して第 2 出力電圧が high に遷移する。この結果、図の右側に示されるように、十分なデッドタイムを設定することができる。
　(第 2 実施形態)
　図7は、一実施形態に係る伝送回路 10 の一例を示す図である。本実施形態では、伝送回路 10 は、第 1 トランジスタ M01のドレインと、第 2 トランジスタ M02 のドレインと、の間に接続される、第 5 トランジスタ M05 と、第 6 トランジスタ M06 と、を備えて構成される。第 5 トランジスタ M05 と、第 6 トランジスタ M06 のオン抵抗は、第 1 トランジスタ M01 及び第 2 トランジスタ M02 のオフ時のインピーダンスよりも十分に小さい値である。
　第 5 トランジスタ M05 は、例えば、 p 型 MOSFET であり、ソースが第 1 トランジスタ M01 のドレインと接続され、ドレインが第 2 トランジスタ M02のドレインと接続される。また、ゲートには、適切なバイアス電圧 VBP が印加される。このバイアス電圧 VBP は、第 5 トランジスタ M05 のオン抵抗を制御する電圧である。第 5 トランジスタ M05 のゲートは、例えば、負側電源電圧 VSS に接続されていてもよい。
　第 6 トランジスタ M06 は、例えば、 n 型 MOSFET であり、ドレインが第 1 トランジスタ M01 のドレインと接続され、ソースが第 2 トランジスタ M02 のドレインと接続される。また、ゲートには、適切なバイアス電圧 VBN が印加される。このバイアス電圧 VBN は、第 6 トランジスタ M06 のオン抵抗を制御する電圧である。第 6 トランジスタ M06 のゲートは、例えば、正側電源電圧 VDD に接続されていてもよい。
　すなわち、伝送回路 10 は、図に示されるように、第 5 トランジスタ M05 のソースと、第 6 トランジスタ M06 のドレインが接続され、第 5 トランジスタ M05 のドレインと、第 6 トランジスタ M06 のソースが接続されて、形成される。
　図8は、入力信号が low から high に遷移するタイミングにおける電子回路 1 の信号の伝送を示す図である。
　入力信号が low の状態においては、第 1 トランジスタ M01 がオン、第 2 トランジスタ M02 がオフである。オンである第 1 トランジスタ M01 を介して正側の電源電圧に接続されるため、第 1 出力信号は、 high である。この high の電圧は、伝送回路 10 のオンしている第 5 トランジスタ M05 を介して第 2 出力電圧に伝送されている。第 6 トランジスタ M06 は、このタイミングにおいてはドレインとソースの電位差が第 5 トランジスタ M05 のオン抵抗に依存する電圧であるため、オフしている。
　出力端子 IN_N からみると伝送回路 10 のインピーダンス、すなわち、第 5 トランジスタ M05 のオン抵抗は、オフ状態の第 2 トランジスタ M02 のインピーダンスよりも十分低いため負側電源電圧によらず、第 2 出力信号は、 high となる。
　伝送回路 10 のインピーダンスは、第 2 トランジスタ M02 のオフ時のインピーダンスよりも十分に低いため、第 1 出力電圧と第 2 出力電圧は、この状態においては、ほぼ同等の電位とみなすことができる。
　この状態で入力信号が low から high に切り替わると、図に点線で示されるように、第 1 トランジスタ M01 がオフし、第 2 トランジスタ M02 がオンする。このタイミングで、第 2 出力電圧は、第 2 トランジスタ M02 を介して負側電源電圧と接続されるので、 low となる。ソースの電位が low となることで、第 6 トランジスタ M06 がオンする。このため、この low の電圧は、第 6 トランジスタ M06 を介して遅延して点線の矢印で示されるように、第 1 出力電圧へと伝送される。
　出力端子 IN_P からみると、伝送回路 10 のインピーダンスは、オフ状態の第 1 トランジスタ M01 のインピーダンスよりも十分低いため正側電源電圧によらず、第 1 出力電圧は、 low となる。この第 1 出力電圧が low へと遷移する間にソース－ドレイン間の電圧が低下するため、第 5 トランジスタ M05 は、オフする。
　このように、入力信号が low から high に遷移する場合、第 2 出力電圧が low に遷移した後、遅延を有して第 1 出力電圧が low に遷移する。この結果、図の右側に示されるように、十分なデッドタイムを設定することができる。
　図9は、入力信号が high から low に遷移するタイミングにおける電子回路 1 の信号の伝送を示す図である。
　入力信号が high の状態においては、第 1 トランジスタ M01 がオフ、第 2 トランジスタ M02 がオンである。オンである第 2 トランジスタ M02 を介して負側の電源電圧に接続されるため、第 2 出力信号は、 low である。この low の電圧は、伝送回路 10 のオンしている第 6 トランジスタ M06 を介して第 1 出力電圧に伝送されている。
　出力端子 IN_P からみると伝送回路 10 のインピーダンスは、オフ状態の第 1 トランジスタ M01 のインピーダンスよりも十分低いため正側電源電圧によらず、第 1 出力信号は、 low となる。
　伝送回路 10 のインピーダンスは、第 1 トランジスタ M01 のオフ時のインピーダンスよりも十分に低いため、第 1 出力電圧と第 2 出力電圧は、この状態においては、ほぼ同等の電位とみなすことができる。
　この状態で入力信号が high から low に切り替わると、図に点線で示されるように、第 1 トランジスタ M01 がオンし、第 2 トランジスタ M02 がオフする。このタイミングで、第 1 出力電圧は、第 1 トランジスタ M01 を介して正側電源電圧と接続されるので、 high となる。ソースの電圧が high となることで、第 5 トランジスタ M05 がオンする。このため、この high の電圧は、第 5 トランジスタ M05 を介して遅延して点線の矢印で示されるように、第 2 出力電圧へと伝送される。
　出力端子 IN_N からみると、伝送回路 10 のインピーダンスは、オフ状態の第 2 トランジスタ M02 のインピーダンスよりも十分低いため負側電源電圧によらず、第 2 出力電圧は、 high となる。この第 2 出力電圧が high へと遷移する間にドレイン－ソース間の電圧が低下するため、第 6 トランジスタ M06 は、オフする。
　このように、入力信号が high から low に遷移する場合、第 1 出力電圧が high に遷移した後、遅延を有して第 2 出力電圧が high に遷移する。この結果、図の右側に示されるように、十分なデッドタイムを設定することができる。前述した第 1 実施形態と比較すると、回路の構成は、複雑になるものの、トランジスタのインピーダンスによる遅延に対して、トランジスタのスイッチングの遷移状態における変化が係数として掛かるため、より明確にデッドタイムを確保することができる。
　(第 3 実施形態)
　図10は、一実施形態に係る伝送回路 10 の一例を示す図である。本実施形態では、伝送回路 10 は、第 1 トランジスタ M01のドレインと、第 2 トランジスタ M02 のドレインと、の間に接続される、第 5 トランジスタ M05 と、第 6 トランジスタ M06 と、を備えて構成される。第 5 トランジスタ M05 と、第 6 トランジスタ M06 のオン抵抗は、第 1 トランジスタ M01 及び第 2 トランジスタ M02 のオフ時のインピーダンスよりも十分に小さい値である。
　第 5 トランジスタ M05 は、例えば、 p 型 MOSFET であり、ソースが第 1 トランジスタ M01 のドレインと接続され、ドレインが第 2 トランジスタ M02のドレインと接続される。また、ゲートには、入力信号である第 1 トランジスタ M01及び第 2 トランジスタ M02 のゲートに印加される信号が同じタイミングで印加される。すなわち、第 5 トランジスタ M05 のゲートは、第 1 トランジスタ M01 及び第 2 トランジスタ M02 のゲートに接続される。
　第 6 トランジスタ M06 は、例えば、 n 型 MOSFET であり、ドレインが第 1 トランジスタ M01 のドレインと接続され、ソースが第 2 トランジスタ M02 のドレインと接続される。また、ゲートには、入力信号である第 1 トランジスタ M01及び第 2 トランジスタ M02 のゲートに印加される信号が同じタイミングで印加される。すなわち、第 6 トランジスタ M06 のゲートは、第 1 トランジスタ M01 、第 2 トランジスタ M02 及び第 5 トランジスタ M05 のゲートに接続される。
　すなわち、伝送回路 10 は、図に示されるように、第 5 トランジスタ M05 のソースと、第 6 トランジスタ M06 のドレインが接続され、第 5 トランジスタ M05 のドレインと、第 6 トランジスタ M06 のソースが接続され、第 5 トランジスタ M05 のゲートと、第 6 トランジスタ M06 のゲートが接続されて、形成される。
　図11は、入力信号が low から high に遷移するタイミングにおける電子回路 1 の信号の伝送を示す図である。
　入力信号が low の状態においては、第 1 トランジスタ M01 がオン、第 2 トランジスタ M02 がオフである。また、第 5 トランジスタ M05 がオン、第 6 トランジスタ M06 がオフである。
　オンである第 1 トランジスタ M01 を介して正側の電源電圧に接続されるため、第 1 出力信号は、 high である。この high の電圧は、伝送回路 10 のオンしている第 5 トランジスタ M05 を介して第 2 出力電圧に伝送されている。
　出力端子 IN_N からみると伝送回路 10 のインピーダンス、すなわち、第 5 トランジスタ M05 のオン抵抗は、オフ状態の第 2 トランジスタ M02 のインピーダンスよりも十分低いため負側電源電圧によらず、第 2 出力信号は、 high となる。
　伝送回路 10 のインピーダンスは、第 2 トランジスタ M02 のオフ時のインピーダンスよりも十分に低いため、第 1 出力電圧と第 2 出力電圧は、この状態においては、ほぼ同等の電位とみなすことができる。
　この状態で入力信号が low から high に切り替わると、図に点線で示されるように、第 1 トランジスタ M01 がオフし、第 2 トランジスタ M02 がオンする。同様に、第 5 トランジスタ M05 がオフし、第 6 トランジスタ M06がオンする。
　このタイミングで、第 2 出力電圧は、第 2 トランジスタ M02 を介して負側電源電圧と接続されるので、 low となる。このため、この low の電圧は、第 6 トランジスタ M06 を介して遅延して点線の矢印で示されるように、第 1 出力電圧へと伝送される。
　出力端子 IN_P からみると、伝送回路 10 のインピーダンスは、オフ状態の第 1 トランジスタ M01 のインピーダンスよりも十分低いため正側電源電圧によらず、第 1 出力電圧は、 low となる。
　このように、入力信号が low から high に遷移する場合、第 2 出力電圧が low に遷移した後、遅延を有して第 1 出力電圧が low に遷移する。この結果、図の右側に示されるように、十分なデッドタイムを設定することができる。
　図12は、入力信号が high から low に遷移するタイミングにおける電子回路 1 の信号の伝送を示す図である。
　入力信号が high の状態においては、第 1 トランジスタ M01 がオフ、第 2 トランジスタ M02 がオンである。また、第 5 トランジスタ M05 がオフ、第 6 トランジスタ M06 がオンである。
　オンである第 2 トランジスタ M02 を介して負側の電源電圧に接続されるため、第 2 出力信号は、 low である。この low の電圧は、伝送回路 10 のオンしている第 6 トランジスタ M06 を介して第 1 出力電圧に伝送されている。
　出力端子 IN_P からみると伝送回路 10 のインピーダンス、すなわち、第 6 トランジスタ M06 のオン抵抗は、オフ状態の第 1 トランジスタ M01 のインピーダンスよりも十分低いため正側電源電圧によらず、第 1 出力信号は、 low となる。
　伝送回路 10 のインピーダンスは、第 1 トランジスタ M01 のオフ時のインピーダンスよりも十分に低いため、第 1 出力電圧と第 2 出力電圧は、この状態においては、ほぼ同等の電位とみなすことができる。
　この状態で入力信号が high から low に切り替わると、図に点線で示されるように、第 1 トランジスタ M01 がオンし、第 2 トランジスタ M02 がオフする。同様に、第 5 トランジスタ M05 がオンし、第 6 トランジスタ M06 がオフする。
　このタイミングで、第 1 出力電圧は、第 1 トランジスタ M01 を介して正側電源電圧と接続されるので、 high となる。このため、この high の電圧は、第 5 トランジスタ M05 を介して遅延して点線の矢印で示されるように、第 2 出力電圧へと伝送される。
　出力端子 IN_N からみると、伝送回路 10 のインピーダンスは、オフ状態の第 2 トランジスタ M02 のインピーダンスよりも十分低いため負側電源電圧によらず、第 2 出力電圧は、 high となる。
　図11及び図12の出力信号の遷移を見てわかるように、本実施形態では、入力信号が low から high へと遷移する場合には、出力端子 IN_N の信号が low になった後、又は、十分に low に近づいた後に、出力端子 IN_P の出力信号の遷移が開始する。入力信号が high から low へと遷移する場合も同様である。
　このように、入力信号が high から low に遷移する場合、第 1 出力電圧が high に遷移した後、遅延を有して第 2 出力電圧が high に遷移する。この結果、図の右側に示されるように、十分なデッドタイムを設定することができる。このように、第 5 トランジスタ M05 及び第 6 トランジスタ M06 のオン／オフが、ソース又はドレインの電位により遷移する第 2 実施形態に対して、ゲートに印加する入力信号に依存させることもできる。
　(第 4 実施形態)
　図13は、一実施形態に係る伝送回路 10 の一例を示す図である。本実施形態では、伝送回路 10 は、第 1 トランジスタ M01のドレインと、第 2 トランジスタ M02 のドレインと、の間に接続される、第 5 トランジスタ M05 と、第 6 トランジスタ M06 と、を備えて構成される。第 5 トランジスタ M05 と、第 6 トランジスタ M06 のオン抵抗は、第 1 トランジスタ M01 及び第 2 トランジスタ M02 のオフ時のインピーダンスよりも十分に小さい値である。また、第 1 トランジスタ M01 及び第 2 トランジスタ M02 のゲートに印加される入力信号が、第 5 トランジスタ M05 及び第 6 トランジスタ M06 のゲートに印加される入力信号より遅延するように、遅延回路 (例えば、バッファ B) が備えられる。
　第 5 トランジスタ M05 は、例えば、 p 型 MOSFET であり、ソースが第 1 トランジスタ M01 のドレインと接続され、ドレインが第 2 トランジスタ M02のドレインと接続される。また、ゲートには、入力信号である第 1 トランジスタ M01及び第 2 トランジスタ M02 のゲートに印加される信号が同じタイミングで印加される。すなわち、第 5 トランジスタ M05 のゲートは、第 1 トランジスタ M01 及び第 2 トランジスタ M02 のゲートに接続される。
　第 6 トランジスタ M06 は、例えば、 n 型 MOSFET であり、ドレインが第 1 トランジスタ M01 のドレインと接続され、ソースが第 2 トランジスタ M02 のドレインと接続される。また、ゲートには、入力信号である第 1 トランジスタ M01及び第 2 トランジスタ M02 のゲートに印加される信号が同じタイミングで印加される。すなわち、第 6 トランジスタ M06 のゲートは、第 1 トランジスタ M01 、第 2 トランジスタ M02 及び第 5 トランジスタ M05 のゲートに接続される。
　バッファ B は、例えば、入力端子と、第 1 トランジスタ M01 のゲート及び第 2 トランジスタ M02 のゲートとの間に備えられる。このバッファにより、第 5 トランジスタ M05 及び第 6 トランジスタ M06 のオン／オフ状態を切り替えるタイミングを、第 1 トランジスタ M01 及び第 2 トランジスタ M02 よりも早く制御する。
　すなわち、伝送回路 10 は、図に示されるように、第 5 トランジスタ M05 のソースと、第 6 トランジスタ M06 のドレインが接続され、第 5 トランジスタ M05 のドレインと、第 6 トランジスタ M06 のソースが接続され、第 5 トランジスタ M05 のゲートと、第 6 トランジスタ M06 のゲートが接続されて、形成される。
　図14は、入力信号が low から high に遷移するタイミングにおける電子回路 1 の信号の伝送を示す図である。
　入力信号が low の状態においては、第 1 トランジスタ M01 がオン、第 2 トランジスタ M02 がオフである。また、第 5 トランジスタ M05 がオン、第 6 トランジスタ M06 がオフである。
　オンである第 1 トランジスタ M01 を介して正側の電源電圧に接続されるため、第 1 出力信号は、 high である。この high の電圧は、伝送回路 10 のオンしている第 5 トランジスタ M05 を介して第 2 出力電圧に伝送されている。
　出力端子 IN_N からみると伝送回路 10 のインピーダンス、すなわち、第 5 トランジスタ M05 のオン抵抗は、オフ状態の第 2 トランジスタ M02 のインピーダンスよりも十分低いため負側電源電圧によらず、第 2 出力信号は、 high となる。
　伝送回路 10 のインピーダンスは、第 2 トランジスタ M02 のオフ時のインピーダンスよりも十分に低いため、第 1 出力電圧と第 2 出力電圧は、この状態においては、ほぼ同等の電位とみなすことができる。
　この状態で入力信号が low から high に切り替わると、まず、第 5 トランジスタ M05 がオフする。第 6 トランジスタ M06 は、ゲートとソースが同等の電位であるため、オフしたままである。すなわち、このタイミングでは、伝送回路 10 を介した電圧の伝送が一時的に停止する。
　バッファ B による遅延の後、図に点線で示されるように、第 1 トランジスタ M01 がオフし、第 2 トランジスタ M02 がオンする。
　このタイミングで、第 2 出力電圧は、第 2 トランジスタ M02 を介して負側電源電圧と接続されるので、 low となる。ソース電位が low になると、第 6 トランジスタ M06 がオンする。そして、第 6 トランジスタ M06 を介して遅延して点線の矢印で示されるように、 low の信号が第 1 出力電圧へと伝送される。
　出力端子 IN_P からみると、伝送回路 10 のインピーダンスは、オフ状態の第 1 トランジスタ M01 のインピーダンスよりも十分低いため正側電源電圧によらず、第 1 出力電圧は、 low となる。
　このように、入力信号が low から high に遷移する場合、第 2 出力電圧が low に遷移した後、遅延を有して第 1 出力電圧が low に遷移する。この結果、図の右側に示されるように、十分なデッドタイムを設定することができる。
　図15は、入力信号が high から low に遷移するタイミングにおける電子回路 1 の信号の伝送を示す図である。
　入力信号が high の状態においては、第 1 トランジスタ M01 がオフ、第 2 トランジスタ M02 がオンである。また、第 5 トランジスタ M05 がオフ、第 6 トランジスタ M06 がオンである。
　オンである第 2 トランジスタ M02 を介して負側の電源電圧に接続されるため、第 2 出力信号は、 low である。この low の電圧は、伝送回路 10 のオンしている第 6 トランジスタ M06 を介して第 1 出力電圧に伝送されている。
　出力端子 IN_P からみると伝送回路 10 のインピーダンス、すなわち、第 6 トランジスタ M06 のオン抵抗は、オフ状態の第 1 トランジスタ M01 のインピーダンスよりも十分低いため正側電源電圧によらず、第 1 出力信号は、 low となる。
　伝送回路 10 のインピーダンスは、第 1 トランジスタ M01 のオフ時のインピーダンスよりも十分に低いため、第 1 出力電圧と第 2 出力電圧は、この状態においては、ほぼ同等の電位とみなすことができる。
　この状態で入力信号が high から low に切り替わると、まず、第 6 トランジスタ M06 がオフする。第 5 トランジスタ M05 は、ゲートとソースが同等の電位であるため、オフしたままである。すなわち、このタイミングでは、伝送回路 10 を介した電圧の伝送が一時的に停止する。
　バッファ B による遅延の後、図に点線で示されるように、第 1 トランジスタ M01 がオンし、第 2 トランジスタ M02 がオフする。
　このタイミングで、第 1 出力電圧は、第 1 トランジスタ M01 を介して正側電源電圧と接続されるので、 high となる。ソース電位が high になると、第 5 トランジスタ M05 がオンする。そして、第 5 トランジスタ M05 を介して遅延して点線の矢印で示されるように、 high の信号が第 2 出力電圧へと伝送される。
　出力端子 IN_N からみると、伝送回路 10 のインピーダンスは、オフ状態の第 2 トランジスタ M02 のインピーダンスよりも十分低いため負側電源電圧によらず、第 2 出力電圧は、 high となる。
　図14及び図15の出力信号の遷移を見てわかるように、本実施形態では、入力信号が low から high へと遷移する場合には、出力端子 IN_N の信号が low になった後、又は、十分に low に近づいた後に、出力端子 IN_P の出力信号の遷移が開始する。入力信号が high から low へと遷移する場合も同様である。
　このように、入力信号が high から low に遷移する場合、第 1 出力電圧が high に遷移した後、遅延を有して第 2 出力電圧が high に遷移する。この結果、図の右側に示されるように、十分なデッドタイムを設定することができる。本実施形態においては、第 1 トランジスタ M01 及び第 2 トランジスタ M02 が遷移するタイミングを、第 5 トランジスタ M05 及び第 6 トランジスタ M06 が遷移するタイミングよりも遅くすることで、出力先の CMOS における双方のトランジスタがオフする信号を出力した後に、一方のトランジスタがオンする信号を出力することが可能となる。
　(第 5 実施形態)
　図16は、一実施形態に係る伝送回路 10 の一例を示す図である。本実施形態では、伝送回路 10 は、第 1 トランジスタ M01のドレインと、第 2 トランジスタ M02 のドレインと、の間に接続される、第 7 トランジスタ M07 と、第 8 トランジスタ M08 と、第 9 トランジスタ M09 と、第 10 トランジスタ M10 と、を備えて構成される。第 7 トランジスタ M07 と、第 8 トランジスタ M08 と、第 9 トランジスタ M09 と、第 10 トランジスタ M10 のオン抵抗は、第 1 トランジスタ M01 及び第 2 トランジスタ M02 のオフ時のインピーダンスよりも十分に小さい値である。
　また、伝送回路 10 は、第 1 トランジスタ M01 及び第 2 トランジスタ M02 のゲートに印加される入力信号が、第 8 トランジスタ M08 及び第 9 トランジスタ M09 のゲートに印加される入力信号より遅延するように、遅延回路 (例えば、バッファ B) が備える。さらに、伝送回路 10 は、インバータ I01 、 I02 を備える。
　第 7 トランジスタ M07 は、例えば、 p 型 MOSFETであり、ソースが第 1 トランジスタ M01 のドレインと接続され、ゲートにインバータ I1 を介して第 1 トランジスタのドレインが接続される。
　第 8 トランジスタ M08 は、例えば、 p 型 MOSFET であり、ソースが第 7 トランジスタ M07 のドレインと接続され、ドレインが第 2 トランジスタ M02 のドレインと接続され、ゲートが入力端子と接続される。
　第 9 トランジスタ M09 は、例えば、 n 型 MOSFET であり、ドレインが第 1 トランジスタ M01 のドレインと接続され、ゲートが入力端子と接続される。
　第 10 トランジスタ M10 は、例えば、 n 型 MOSFET であり、ドレインが第 9 トランジスタ M09 のソースと接続され、ゲートにインバータ I2 を介して第 2 トランジスタ M02 のドレインが接続され、ソースが第 2 トランジスタ M02 のドレインと接続される。
　バッファ B は、例えば、入力端子と、第 1 トランジスタ M01 のゲート及び第 2 トランジスタ M02 のゲートとの間に備えられる。このバッファにより、第 8 トランジスタ M08 及び第 9 トランジスタ M09 のオン／オフ状態を切り替えるタイミングを、第 1 トランジスタ M01 及び第 2 トランジスタ M02 よりも早く制御する。
　すなわち、伝送回路 10 は、図に示されるように、第 7 トランジスタ M07 のソースと、第 9 トランジスタ M09 のドレインが接続され、第 8 トランジスタ M08 のドレインと、第 10 トランジスタ M10 のソースが接続され、第 8 トランジスタ M08 のゲートと、第 9 トランジスタ M09 のゲートが接続されて、形成される。
　図17は、入力信号が low から high に遷移するタイミングにおける電子回路 1 の信号の伝送を示す図である。
　入力信号が low の状態においては、第 1 トランジスタ M01 がオン、第 2 トランジスタ M02 がオフである。また、第 8 トランジスタ M08 がオン、第 9 トランジスタ M09 がオフである。
　オンである第 1 トランジスタ M01 を介して正側の電源電圧に接続されるため、第 1 出力信号は、 high である。ゲートに第 1 トランジスタ M01 のドレインの電圧を反転した電圧が印加されるので、第 7 トランジスタ M07 は、オンである。
　この high の電圧は、伝送回路 10 のオンしている第 7 トランジスタ M07 及び第 8 トランジスタ M08 を介して第 2 出力電圧に伝送されている。ゲートに第 2 トランジスタ M02 のドレインの電圧を反転した電圧が印加されるので、第 10 トランジスタ M10 は、オフである。
　出力端子 IN_N からみると伝送回路 10 のインピーダンス、すなわち、第 7 トランジスタ M07 及び第 8 トランジスタ M08 のオン抵抗は、オフ状態の第 2 トランジスタ M02 のインピーダンスよりも十分低いため負側電源電圧によらず、第 2 出力信号は、 high となる。
　伝送回路 10 のインピーダンスは、第 2 トランジスタ M02 のオフ時のインピーダンスよりも十分に低いため、第 1 出力電圧と第 2 出力電圧は、この状態においては、ほぼ同等の電位とみなすことができる。
　この状態で入力信号が low から high に切り替わると、まず、第 8 トランジスタ M08 がオフする。第 9 トランジスタ M09 は、ソースが高インピーダンスであるオフ状態の第 10 トランジスタ M10 に接続されるため、オフしたままである。すなわち、このタイミングでは、伝送回路 10 を介した電圧の伝送が一時的に停止する。また、第 7 トランジスタ M07 は、ドレインが高インピーダンスであるオフ状態の第 8 トランジスタ M08 に接続されるため、ドレイン電位が高くなり、オフ状態へと遷移する。
　バッファ B による遅延の後、図に点線で示されるように、第 1 トランジスタ M01 がオフし、第 2 トランジスタ M02 がオンする。
　このタイミングで、第 2 出力電圧は、第 2 トランジスタ M02 を介して負側電源電圧と接続されるので、 low となる。ソース電位が low になり、ゲート電位が high になると、ドレインにオン状態のトランジスタ M09 を介して high が印加されていることから、第 10 トランジスタ M10 がオンする。そして、第 9 トランジスタ M09 及び第 10 トランジスタ M10 を介して遅延して点線の矢印で示されるように、 low の信号が第 1 出力電圧へと伝送される。
　出力端子 IN_P からみると、伝送回路 10 のインピーダンスは、オフ状態の第 1 トランジスタ M01 のインピーダンスよりも十分低いため正側電源電圧によらず、第 1 出力電圧は、 low となる。
　このように、入力信号が low から high に遷移する場合、第 2 出力電圧が low に遷移した後、それぞれのトランジスタのスイッチング時間及びオン抵抗による遅延を有して第 1 出力電圧が low に遷移する。この結果、図の右側に示されるように、十分なデッドタイムを設定することができる。
　図18は、入力信号が high から low に遷移するタイミングにおける電子回路 1 の信号の伝送を示す図である。
　入力信号が high の状態においては、第 1 トランジスタ M01 がオフ、第 2 トランジスタ M02 がオンである。また、第 8 トランジスタ M08 がオフ、第 9 トランジスタ M09 がオンである。
　オンである第 2 トランジスタ M02 を介して負側の電源電圧に接続されるため、第 2 出力信号は、 low である。ゲートに第 2 トランジスタ M02 のドレイン電圧を反転した電圧が印加されるので、第 10 トランジスタ M10 は、オンである。
　この low の電圧は、伝送回路 10 のオンしている第 9 トランジスタ M09 及び第 10 トランジスタ M10 を介して第 1 出力電圧に伝送されている。ゲートに第 1 トランジスタ M01 のドレインの電圧を反転した電圧が印加されるので、第 7 トランジスタ M07 は、オフである。
　出力端子 IN_P からみると伝送回路 10 のインピーダンス、すなわち、第 9 トランジスタ M09 及び第 10 トランジスタ M10 のオン抵抗は、オフ状態の第 1 トランジスタ M01 のインピーダンスよりも十分低いため正側電源電圧によらず、第 1 出力信号は、 low となる。
　伝送回路 10 のインピーダンスは、第 1 トランジスタ M01 のオフ時のインピーダンスよりも十分に低いため、第 1 出力電圧と第 2 出力電圧は、この状態においては、ほぼ同等の電位とみなすことができる。
　この状態で入力信号が high から low に切り替わると、まず、第 9 トランジスタ M09 がオフする。第 8 トランジスタ M08 は、ソースが高インピーダンスであるオフ状態の第 7 トランジスタ M07 に接続されるため、オフしたままである。すなわち、このタイミングでは、伝送回路 10 を介した電圧の伝送が一時的に停止する。また、第 10 トランジスタ M10 は、ドレインが高インピーダンスであるオフ状態の第 9 トランジスタ M09 に接続されるため、ドレイン電位が低くなり、オフ状態へと遷移する。
　バッファ B による遅延の後、図に点線で示されるように、第 1 トランジスタ M01 がオンし、第 2 トランジスタ M02 がオフする。
　このタイミングで、第 1 出力電圧は、第 1 トランジスタ M01 を介して正側電源電圧と接続されるので、 high となる。ソース電位が high になり、ゲート電位が low になると、第 7 トランジスタ M07 がオンする。そして、第 7 トランジスタ M07 及び第 8 トランジスタ M08 を介して遅延して点線の矢印で示されるように、 high の信号が第 2 出力電圧へと伝送される。
　出力端子 IN_N からみると、伝送回路 10 のインピーダンスは、オフ状態の第 2 トランジスタ M02 のインピーダンスよりも十分低いため負側電源電圧によらず、第 2 出力電圧は、 high となる。
　図17及び図18の出力信号の遷移を見てわかるように、本実施形態では、入力信号が low から high へと遷移する場合には、出力端子 IN_N の信号が low になった後、又は、十分に low に近づいた後に、出力端子 IN_P の出力信号の遷移が開始する。入力信号が high から low へと遷移する場合も同様である。
　このように、入力信号が high から low に遷移する場合、第 1 出力電圧が high に遷移した後、遅延を有して第 2 出力電圧が high に遷移する。この結果、図の右側に示されるように、十分なデッドタイムを設定することができる。本実施形態においては、伝送回路 10 におけるスイッチングのタイミングを前述の実施形態よりもさらに細かく制御することが可能となり、適切なデッドタイムの制御をすることができる。
　(第 6 実施形態)
　図19は、一実施形態に係る伝送回路 10 の一例を示す図である。本実施形態では、伝送回路 10 は、第 1 トランジスタ M01のドレインと、第 2 トランジスタ M02 のドレインと、の間に接続される、第 11 トランジスタ M11 と、第 12 トランジスタ M12 と、第 13 トランジスタ M13 と、第 14 トランジスタ M14 と、を備えて構成される。第 11 トランジスタ M11 と、第 12 トランジスタ M12 と、第 13 トランジスタ M13 と、第 14 トランジスタ M14 のオン抵抗は、第 1 トランジスタ M01 及び第 2 トランジスタ M02 のオフ時のインピーダンスよりも十分に小さい値である。
　第 11 トランジスタ M11 は、例えば、 n 型 MOSFETであり、ドレインが第 1 トランジスタ M01 のドレインと接続され、ゲートが入力端子と接続される。
　第 12 トランジスタ M12 は、例えば、 n 型 MOSFET であり、ドレインが第 11 トランジスタ M11 のソースと接続され、ゲートにインバータ I3 を介して第 2 トランジスタ M02 のドレインが接続される。ソースには、適切な電圧、例えば、負側電源電圧 VSS が接続される。
　第 13 トランジスタ M13 は、例えば、 p 型 MOSFET であり、ゲートにインバータ I4 を介して第 1 トランジスタ M01 のドレインが接続される。また、ソースには、適切な電圧、例えば、正側電源電圧 VDD が接続される。
　第 14 トランジスタ M14 は、例えば、 p 型 MOSFET であり、ソースが第 13 トランジスタ M13 のドレインと接続され、ゲートが入力端子と接続され、ドレインが第 2 トランジスタ M02 のドレインと接続される。
　図20は、入力信号が low から high に遷移するタイミングにおける電子回路 1 の信号の伝送を示す図である。
　入力信号が low の状態においては、第 1 トランジスタ M01 がオン、第 2 トランジスタ M02 がオフである。また、第 11 トランジスタ M11 がオフ、第 14 トランジスタ M14 がオンである。
　オンである第 1 トランジスタ M01 を介して正側の電源電圧に接続されるため、第 1 出力信号は、 high である。ゲートに第 1 トランジスタ M01 のドレインの電圧を反転した電圧が印加されるので、第 13 トランジスタ M13 は、オンである。
　第 13 トランジスタ M13 及び第 14 トランジスタ M14 がオンであるので、これらのトランジスタを介して、第 2 出力電圧に high の電圧が伝送されている。ゲートに第 2 トランジスタ M02 のドレインの電圧を反転した電圧が印加されるので、第 12 トランジスタ M12 は、オフである。
　出力端子 IN_N からみると伝送回路 10 のインピーダンス、すなわち、第 13 トランジスタ M13 及び第 14 トランジスタ M14 のオン抵抗は、オフ状態の第 2 トランジスタ M02 のインピーダンスよりも十分低いため負側電源電圧によらず、第 2 出力信号は、 high となる。
　伝送回路 10 内における正側電源電圧 VDD に対するインピーダンスは、第 2 トランジスタ M02 のオフ時のインピーダンスよりも十分に低いため、第 1 出力電圧と第 2 出力電圧は、この状態においては、ほぼ同等の電位とみなすことができる。
　この状態で入力信号が low から high に切り替わると、第 1 トランジスタ M01 及び第 14 トランジスタ M14 がオフし、第 2 トランジスタ M02 がオンする。第 2 トランジスタ M02 がオンすることで、第 2 出力電圧が low へと遷移する。
　第 2 トランジスタ M02 のドレインの電位 (第 2 出力電圧) が十分に下がると、第 12 トランジスタ M12 のゲートの電位が十分に高くなる。このため、第 12 トランジスタ M12 がオンする。第 12 トランジスタ M12 がオンすることにより、第 11 トランジスタ M11 のソースが low になり、第 11 トランジスタ M11 がオンする。
　第 11 トランジスタ M11 及び第 12 トランジスタ M12 がオンすると、第 1 出力電圧が負側電源電圧と接続されるため、 low へと遷移する。
　このように、第 2 出力電圧が low へと遷移した後に、伝送回路 10 を介して遅延を有する形態で第 1 出力電圧へと伝送される。
　出力端子 IN_P からみると、伝送回路 10 の負側電源電圧に対するインピーダンス、すなわち、第 11 トランジスタ M11 及び第 12 トランジスタ M12 のオン抵抗は、オフ状態の第 1 トランジスタ M01 のインピーダンスよりも十分低いため正側電源電圧によらず、第 1 出力電圧は、 low となる。
　このように、入力信号が low から high に遷移する場合、第 2 出力電圧が low に遷移した後、それぞれのトランジスタスイッチング時間及びオン抵抗による遅延を有して第 1 出力電圧が low に遷移する。この結果、図の右側に示されるように、十分なデッドタイムを設定することができる。
　図21は、入力信号が high から low に遷移するタイミングにおける電子回路 1 の信号の伝送を示す図である。
　入力信号が high の状態においては、第 1 トランジスタ M01 がオフ、第 2 トランジスタ M02 がオンである。また、第 11 トランジスタ M11 がオン、第 14 トランジスタ M14 がオフである。
　オンである第 2 トランジスタ M02 を介して負側の電源電圧に接続されるため、第 2 出力信号は、 low である。ゲートに第 2 トランジスタ M02 のドレインの電圧を反転した電圧が印加されるので、第 12 トランジスタ M12 は、オンである。
　第 11 トランジスタ M11 及び第 12 トランジスタ M12 がオンであるので、これらのトランジスタを介して、第 1 出力電圧に low の電圧が伝送されている。ゲートに第 1 トランジスタ M01 のドレインの電圧を反転した電圧が印加されるので、第 13 トランジスタ M13 は、オフである。
　出力端子 IN_P からみると伝送回路 10 のインピーダンス、すなわち、第 11 トランジスタ M11 及び第 12 トランジスタ M12 のオン抵抗は、オフ状態の第 1 トランジスタ M01 のインピーダンスよりも十分低いため正側電源電圧によらず、第 1 出力信号は、 low となる。
　伝送回路 10 内における負側電源電圧 VSS に対するインピーダンスは、第 1 トランジスタ M01 のオフ時のインピーダンスよりも十分に低いため、第 1 出力電圧と第 2 出力電圧は、この状態においては、ほぼ同等の電位とみなすことができる。
　この状態で入力信号が high から low に切り替わると、第 1 トランジスタ M01がオンし、第 2 トランジスタ M02 及び第 11 トランジスタ M11 がオフする。第 1 トランジスタ M01 がオンすることで、第 1 出力電圧が high へと遷移する。
　第 1 トランジスタ M01 のドレインの電位 (第 1 出力電圧) が十分に上がると、第 13 トランジスタ M13 のゲートの電位が十分に低くなる。このため、第 13 トランジスタ M13 がオンする。第 13 トランジスタ M13 がオンすることにより、第 14 トランジスタ M14 のソースが high となり、第 14 トランジスタ M14 がオンする。
　第 13 トランジスタ M13 及び第 14 トランジスタ M14 がオンすると、第 2 出力電圧が正側電源電圧と接続されるため、 high へと遷移する。
　このように、第 1 出力電圧が high へと遷移した後に、伝送回路 10 を介して遅延を有する形態で第 2 出力電圧へと伝送される。
　出力端子 IN_N からみると、伝送回路 10 の正側電源電圧に対するインピーダンス、すなわち、第 13 トランジスタ M13 及び第 14 トランジスタ M14 のオン抵抗は、オフ状態の第 2 トランジスタ M02 のインピーダンスよりも十分低いため負側電源電圧によらず、第 2 出力電圧は、 high となる。
　図20及び図21の出力信号の遷移を見てわかるように、本実施形態では、入力信号が low から high へと遷移する場合には、出力端子 IN_N の信号が low になった後に、出力端子 IN_P の出力信号の遷移が開始する。入力信号が high から low へと遷移する場合も同様である。
　このように、入力信号が high から low に遷移する場合、第 1 出力電圧が high に遷移した後、遅延を有して第 2 出力電圧が high に遷移する。この結果、図の右側に示されるように、十分なデッドタイムを設定することができる。本実施形態においては、第 1 出力電圧の遷移及び第 2 出力電圧の遷移に基づいて、伝送回路 10 が電圧を遅延させて伝送することに加え、電源電圧からの経路を第 1 出力電圧及び第 2 出力電圧それぞれに有することで、より適切な出力電圧の制御をすることができる。
　以上のように、いずれの実施形態においても、伝送回路 10 を配置することにより、入力電圧が low から high に遷移する場合には、まず、第 2 出力電圧が low となり、第 2 出力電圧が low になったこと (又は low への遷移中の状態) をトリガとして、第 1 出力電圧が low へと遷移する。また、入力電圧が high から low に遷移する場合には、まず、第 1 出力電圧が high となり、第 1 出力電圧が high になったこと (又は high への遷移中の状態) をトリガとして、第 2 出力電圧が high へと遷移する。
　また、前述の実施形態のそれぞれに示す回路により、特性が異なる。このため、伝送に CMOS を用いる回路において、適切な特性を有する伝送回路を用いることができる。また、第 4 実施形態から第 6 実施形態では、入力信号が判定するタイミングにおいて、伝送回路 10 を高インピーダンスにすることができる。このため、より貫通電流を削減することができる。時間あたりのスイッチング回数が多く、貫通電流による消費電流が大きくなりやすい高周波信号を扱うスイッチングアンプ送信機の消費電力を削減することができる。
　次に、前述の各実施形態に係る電子回路 1 を用いる限定されない例を挙げる。
　図22は、送信機における D 級アンプに対して伝送回路 10 を実装したものである。伝送回路 10 は、前述した伝送回路と同等の回路である。
　変調波信号生成回路 12 は、アナログ信号から PWM (Phase Width Modulation) 信号を生成する回路である。また、アナログ信号を所定の変調により表現したデジタル信号から PWM 信号を生成する回路であってもよい。
　変調波信号生成回路 12 により生成された PWM 信号は、伝送回路を介して CMOS を構成する p 型 MOSFET 及び n 型 MOSFET のそれぞれのゲートに、貫通電流を生じさせない適切なタイミングでオン／オフ状態を遷移させる信号を生成する。この CMOS により増幅された信号がローパスフィルタ (LPF 200) においてアナログ信号に変換され、送信される。
　このように、前述の各実施形態の伝送回路 10 は、限定されない一例として、 D 級アンプに組み込むことができる。
　図23は、送信機における E 級アンプに対して伝送回路 10 を実装したものである。
　伝送回路 10 、変調波信号生成回路 12 及び LPF 200 は、図22と同様の構成である。このように、前述の各実施形態の伝送回路 10 は、限定されない一例として、 E 級アンプに組み込むことができる。
　前述した実施形態は、以下のような形態としてもよい。
(1)
　ソースが正側電源電圧に接続され、ゲートに入力電圧が印加され、ドレインから第 1 出力電圧を出力する、第 1 トランジスタのドレインと、ソースが負側電源電圧に接続され、ゲートに前記入力電圧が印加され、ドレインから第 2 出力電圧を出力する、第 2 トランジスタのドレインと、の間に接続され、前記第 1 トランジスタのオフ時のインピーダンス及び前記第 2 トランジスタのオフ時のインピーダンスよりも低いインピーダンスを有し、
　　前記第 1 トランジスタのオン状態において前記第 1 トランジスタのドレイン電圧を遅延させて前記第 2 トランジスタのドレインに伝搬し、
　　前記第 2 トランジスタのオン状態において前記第 2 トランジスタのドレイン電圧を遅延させて前記第 1 トランジスタのドレインに伝搬する、
　伝送回路、
　を備える電子回路。
(2)
　前記第 1 トランジスタは、 p 型の MOSFET (Metal-Oxide Semiconductor Field-Effect Transistor) であり、
　前記第 2 トランジスタは、 n 型の MOSFET である、
　(1)に記載の電子回路。
(3)
　前記第 1 出力電圧は、出力先のインバータを構成する p 型 MOSFET である第 3 トランジスタのゲートに印加される電圧であり、
　前記第 2 出力電圧は、前記出力先のインバータを構成する n 型 MOSFET である第 4 トランジスタのゲートに印加される電圧である、
　(1)又は(2)に記載の電子回路。
(4)
　前記第 3 トランジスタのドレインと、前記第 4 トランジスタのドレインとの間に、さらに、前記伝送回路と同じ制御をする第 2 伝送回路を備え、
　前記第 3 トランジスタのドレインから第 3 出力電圧を出力し、前記第 4 トランジスタのドレインから第 4 出力電圧を出力する、
　(3)に記載の電子回路。
(5)
　前記伝送回路は、
　　前記第 1 トランジスタのドレインと、前記第 2 トランジスタのドレインと、の間に備えられる、抵抗である、
　(1)から(4)のいずれかに記載の電子回路。
(6)
　前記伝送回路は、
　　ソースが前記第 1 トランジスタのドレインと接続され、ドレインが前記第 2 トランジスタのドレインと接続される、第 5 トランジスタと、
　　ドレインが前記第 1 トランジスタのドレインと接続され、ソースが前記第 2 トランジスタのドレインと接続される、第 6 トランジスタと、
　を備える、
　(1)から(5)のいずれかに記載の電子回路。
(7)
　前記第 5 トランジスタのゲートに印加される電圧は、前記負側電源電圧であり、
　前記第 6 トランジスタのゲートに印加される電圧は、前記正側電源電圧である、
　(6)に記載の電子回路。
(8)
　前記第 5 トランジスタのゲート及び前記第 6 トランジスタのゲートに印加される電圧は、前記入力電圧である、
　(6)に記載の電子回路。
(9)
　前記第 1 トランジスタのゲート及び前記第 2 トランジスタのゲートに印加される前記入力電圧は、前記第 5 トランジスタのゲート及び前記第 6 トランジスタのゲートに印加される前記入力電圧を遅延させた電圧である、
　(8)に記載の電子回路。
(10)
　前記伝送回路は、
　　ソースが前記第 1 トランジスタのドレインと接続され、ゲートが前記ドレインと反転回路を介して接続される、第 7 トランジスタと、
　　ソースが前記第 7 トランジスタのドレインと接続され、ゲートに前記入力電圧が印加され、ドレインが前記第 2 トランジスタのドレインと接続される、第 8 トランジスタと、
　　ドレインが前記第 1 トランジスタのドレインと接続され、ゲートに前記入力電圧が印加される、第 9 トランジスタと、
　　ドレインが前記第 9 トランジスタのソースと接続され、ソースが前記第 2 トランジスタのドレインと接続され、ゲートが前記ソースと反転回路を介して接続される、第 10 トランジスタと、
　を備える、
　(1)から(4)のいずれかに記載の電子回路。
(11)
　前記第 1 トランジスタのゲート及び前記第 2 トランジスタのゲートに印加される前記入力電圧は、前記第 8 トランジスタのゲート及び前記第 9 トランジスタのゲートに印加される前記入力電圧を遅延させた電圧である、
　(10)に記載の電子回路。
(12)
　前記伝送回路は、
　　ドレインが前記第 1 トランジスタのドレインと接続され、ゲートが前記第 1 トランジスタのゲートと接続される、第 11 トランジスタと、
　　ドレインが前記第 11 トランジスタのソースと接続され、ゲートが前記第 2 トランジスタのドレインと反転回路を介して接続される、第 12 トランジスタと、
　　ゲートが前記第 1 トランジスタのドレインと反転回路を介して接続される、第 13 トランジスタと、
　　ソースが前記第 13 トランジスタのドレインと接続され、ゲートが前記第 2 トランジスタのゲートと接続され、ドレインが前記第 2トランジスタのドレインと接続される、第 14 トランジスタと、
　を備える、
　(1)から(4)のいずれかに記載の電子回路。
(13)
　前記第 12 トランジスタのソースは、前記負側電源電圧に接続され、
　前記第 13 トランジスタのソースは、前記正側電源電圧に接続される、
　(12)に記載の電子回路。
　本開示の態様は、前述した実施形態に限定されるものではなく、想到しうる種々の変形も含むものであり、本開示の効果も前述の内容に限定されるものではない。各実施形態における構成要素は、適切に組み合わされて適用されてもよい。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
1: 電子回路、
10： 伝送回路、
Mxx: トランジスタ、
R: 抵抗、
Ix: インバータ、
12: 変調波信号生成回路、
20: D 級アンプ、
22: E 級アンプ、
200: LPF

Claims (13)

  1. 　ソースが正側電源電圧に接続され、ゲートに入力電圧が印加され、ドレインから第 1 出力電圧を出力する、第 1 トランジスタのドレインと、ソースが負側電源電圧に接続され、ゲートに前記入力電圧が印加され、ドレインから第 2 出力電圧を出力する、第 2 トランジスタのドレインと、の間に接続され、前記第 1 トランジスタのオフ時のインピーダンス及び前記第 2 トランジスタのオフ時のインピーダンスよりも低いインピーダンスを有し、
    　　前記第 1 トランジスタのオン状態において前記第 1 トランジスタのドレイン電圧を遅延させて前記第 2 トランジスタのドレインに伝搬し、
    　　前記第 2 トランジスタのオン状態において前記第 2 トランジスタのドレイン電圧を遅延させて前記第 1 トランジスタのドレインに伝搬する、
    　伝送回路、
    　を備える電子回路。
  2. 　前記第 1 トランジスタは、 p 型の MOSFET (Metal-Oxide Semiconductor Field-Effect Transistor) であり、
    　前記第 2 トランジスタは、 n 型の MOSFET である、
    　請求項1に記載の電子回路。
  3. 　前記第 1 出力電圧は、出力先のインバータを構成する p 型 MOSFET である第 3 トランジスタのゲートに印加される電圧であり、
    　前記第 2 出力電圧は、前記出力先のインバータを構成する n 型 MOSFET である第 4 トランジスタのゲートに印加される電圧である、
    　請求項1に記載の電子回路。
  4. 　前記第 3 トランジスタのドレインと、前記第 4 トランジスタのドレインとの間に、さらに、前記伝送回路と同じ制御をする第 2 伝送回路を備え、
    　前記第 3 トランジスタのドレインから第 3 出力電圧を出力し、前記第 4 トランジスタのドレインから第 4 出力電圧を出力する、
    　請求項3に記載の電子回路。
  5. 　前記伝送回路は、
    　　前記第 1 トランジスタのドレインと、前記第 2 トランジスタのドレインと、の間に備えられる、抵抗である、
    　請求項1に記載の電子回路。
  6. 　前記伝送回路は、
    　　ソースが前記第 1 トランジスタのドレインと接続され、ドレインが前記第 2 トランジスタのドレインと接続される、第 5 トランジスタと、
    　　ドレインが前記第 1 トランジスタのドレインと接続され、ソースが前記第 2 トランジスタのドレインと接続される、第 6 トランジスタと、
    　を備える、
    　請求項1に記載の電子回路。
  7. 　前記第 5 トランジスタのゲートに印加される電圧は、前記負側電源電圧であり、
    　前記第 6 トランジスタのゲートに印加される電圧は、前記正側電源電圧である、
    　請求項6に記載の電子回路。
  8. 　前記第 5 トランジスタのゲート及び前記第 6 トランジスタのゲートに印加される電圧は、前記入力電圧である、
    　請求項6に記載の電子回路。
  9. 　前記第 1 トランジスタのゲート及び前記第 2 トランジスタのゲートに印加される前記入力電圧は、前記第 5 トランジスタのゲート及び前記第 6 トランジスタのゲートに印加される前記入力電圧を遅延させた電圧である、
    　請求項8に記載の電子回路。
  10. 　前記伝送回路は、
    　　ソースが前記第 1 トランジスタのドレインと接続され、ゲートが前記ドレインと反転回路を介して接続される、第 7 トランジスタと、
    　　ソースが前記第 7 トランジスタのドレインと接続され、ゲートに前記入力電圧が印加され、ドレインが前記第 2 トランジスタのドレインと接続される、第 8 トランジスタと、
    　　ドレインが前記第 1 トランジスタのドレインと接続され、ゲートに前記入力電圧が印加される、第 9 トランジスタと、
    　　ドレインが前記第 9 トランジスタのソースと接続され、ソースが前記第 2 トランジスタのドレインと接続され、ゲートが前記ソースと反転回路を介して接続される、第 10 トランジスタと、
    　を備える、
    　請求項1に記載の電子回路。
  11. 　前記第 1 トランジスタのゲート及び前記第 2 トランジスタのゲートに印加される前記入力電圧は、前記第 8 トランジスタのゲート及び前記第 9 トランジスタのゲートに印加される前記入力電圧を遅延させた電圧である、
    　請求項10に記載の電子回路。
  12. 　前記伝送回路は、
    　　ドレインが前記第 1 トランジスタのドレインと接続され、ゲートが前記第 1 トランジスタのゲートと接続される、第 11 トランジスタと、
    　　ドレインが前記第 11 トランジスタのソースと接続され、ゲートが前記第 2 トランジスタのドレインと反転回路を介して接続される、第 12 トランジスタと、
    　　ゲートが前記第 1 トランジスタのドレインと反転回路を介して接続される、第 13 トランジスタと、
    　　ソースが前記第 13 トランジスタのドレインと接続され、ゲートが前記第 2 トランジスタのゲートと接続され、ドレインが前記第 2トランジスタのドレインと接続される、第 14 トランジスタと、
    　を備える、
    　請求項1に記載の電子回路。
  13. 　前記第 12 トランジスタのソースは、前記負側電源電圧に接続され、
    　前記第 13 トランジスタのソースは、前記正側電源電圧に接続される、
    　請求項12に記載の電子回路。
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