TW202145714A - 工作週期校正電路及其方法 - Google Patents

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Abstract

一種方法透過接收為邏輯訊號的第一電壓來執行。使用具有第一上拉（pull-up）電阻值及第一下拉（pull-down）電阻值的第一反相緩衝器將第一電壓轉換為第二電壓，使用具有第二上拉電阻值及第二下拉電阻值的第二反相緩衝器將第二電壓轉換為第三電壓，其中，第一上拉電阻值、第一下拉電阻值、第二上拉電阻值、第二下拉電阻值皆為可調，第一上拉電阻值與第一下拉電阻值之間的差值近似等於第二下拉電阻值與第二上拉電阻值之間差值。

Description

工作週期校正電路及其方法
本案為一種工作週期校正，特別是一種用於有效減少閃爍及電源供應雜訊的工作週期校正電路及其方法。
許多現代電子電路需要精確的時脈才能正常運行。時脈是一種電壓訊號，它在低電壓準位和高電壓準位之間週期性地來回切換。電壓訊號保持高電壓準位的時間百分比稱為工作週期（duty cycle）。許多電路需要特定的時脈工作週期以提供最佳效能。例如，在同時使用時鐘的上升緣（rising edge）及下降緣（falling edge）的多相時脈系統中，通常需要50％的工作週期。然而，時脈的實際工作週期可能會偏離期望值。工作週期校正電路通常用於使時脈具有近似所期望的工作週期。
如圖1A所示，先前技術的工作週期校正電路依賴於使用反相器110，反相器110包含PMOS（P通道金屬氧化物半導體）電晶體111及NMOS（N通道金屬氧化物半導體）電晶體112，作為設置以接收輸入時脈及輸出輸出時脈的時脈緩衝器。在一實施例中，“VDD ”定義為電源供應節點，並且“VSS ”定義為接地節點。輸入時脈的高至低轉換會導致輸出時脈的低至高轉換，其延遲取決於PMOS電晶體111提供的上拉強度，當輸入時脈的低至高轉換導致輸出時脈的高至低轉換，其延遲取決於NMOS電晶體112提供的下拉強度。當上拉強度和下拉強度相等時，相對應轉換的延遲沒有差異，並且輸出時脈的工作週期近似為輸入時脈的工作週期的互補。例如，如果輸入時脈的工作週期為45%，則輸出時脈的工作週期將為55%。當上拉強度大於（小於）下拉強度時，輸出時脈從高至低的轉換要比低至高的轉換更快（更慢），從而導致輸出時脈在高電壓準位上停留的時間更長（更短），因此工作週期更大（更小）。因此，調整反相器的上拉和下拉之間的相對強度可以調整輸出時脈的工作週期。MOS電晶體的強度取決於所述MOS電晶體的寬長比。PMOS電晶體111（NMOS電晶體112）較高的寬長比使得PMOS電晶體111（NMOS電晶體112）提供的上拉（下拉）強度更大（更小）。通過調整PMOS電晶體111（NMOS電晶體112）的寬度，可以調整上拉（下拉）的強度，從而調整輸出時脈的工作週期。
使用反相器110作為時脈緩衝器並調整其中的MOS電晶體的寬度以調整工作週期的缺點在於，MOS電晶體是主要的雜訊貢獻者。尤其是，MOS電晶體會產生一種稱為“閃爍雜訊”的低頻雜訊，這在許多應用中都為有害的。此外，反相器110對電源供應節點VDD 或接地節點VSS 中的雜訊敏感。電源供應節點VDD 或接地節點VSS 上的任何雜訊都可調變輸出時脈的工作週期。
Boerstler等人在美國專利7,913,199中公開了一種工作週期校正電路，所述電路依靠使用與電阻器串聯連接的PMOS（NMOS）電晶體來決定上拉（下拉）的強度，並透過調整電阻器的電阻值來調整輸出時脈的工作週期。如圖1B所示，工作週期校正電路120包含PMOS電晶體121、NMOS電晶體122、第一電阻器123及第二電阻器124。PMOS電晶體121與第一電阻器123共同決定輸出時脈的上拉強度，而NMOS電晶體122和第二電阻器124共同決定輸出時脈的下拉強度。可透過調整第一電阻器123或第二電阻器124中之一者的電阻值並由此調整上拉相對於下拉的相對強度以調整輸出時脈的工作週期。然而，Boerstler等人的主要目標是減少PVT（執行、電壓、溫度）的變化，同時不考慮雜訊的影響。因此，Boerstler等人教示了選擇第一（第二）電阻器123（124）的電阻值小於PMOS電晶體121（NMOS電晶體122）的電阻值的十分之一，如此，透過PMOS電晶體121（NMOS電晶體122）產生的雜訊大於透過第一（第二）電阻器123（124）產生的雜訊，並且沒有解決透過PMOS電晶體121或NMOS電晶體122產生的閃爍雜訊的問題，除此之外，並未考慮電源供應節點VDD 或接地節點VSS 處的雜訊會調變輸出時脈的工作週期。
所期望的是一種工作週期校正電路，其可以有效地減輕閃爍雜訊及電源供應或接地的雜訊。
在一些實施例中，一種電路包含：第一反相緩衝器設置以自第一節點接收第一電壓並將第二電壓輸出至第二節點，以及第二反相緩衝器設置以自第二節點接收第二電壓並將第三電壓輸出至第三節點，其中，第一反相緩衝器包含透過第一數位字（digital word）控制的第一P型可調電阻器，第一PMOS（P通道金屬氧化物半導體）電晶體設置以在第一電壓自高至低轉換時，通過第一P型可調電阻器向第二節點注入第一上拉電流，透過第二數位字控制第一N型可調電阻器，及第一NMOS（N通道金屬氧化物半導體）電晶體設置以在第一電壓自低至高轉換時，自第二節點通過第一N型可調電阻器汲取第一下拉電流。第二反相緩衝器包含第二P型可調電阻器，第二P型可調電阻器透過與第二數位字互補的第三數位字控制，第二PMOS電晶體設置以在第二電壓自高至低轉換時，通過第二P型可調電阻器將第二上拉電流注入至第三節點，第二N型可調電阻器透過與第一數位字互補的第四數位字控制，第二NMOS電晶體設置以在第二電壓自低至高轉換時，自第三節點通過第二N型可調電阻器汲取第二下拉電流。
在一些實施例中，一種電路包含第一反相緩衝器設置以轉換第一電壓，第一反相緩衝器設置以將第一節點處的作為邏輯訊號的第一電壓轉換為第二節點處的第二電壓，第二反相緩衝器設置以將第二節點的第二電壓轉換為第三節點的第三電壓，其中，第一反相緩衝器包含具有第一上拉電阻值的第一上拉電路，第一上拉電阻器設置以在所第一電壓自高至低轉換時上拉第二電壓；第一下拉電路具有第一下拉電阻值，設置以在第一電壓自低至高轉換時下拉第二電壓；第二反相緩衝器包含具有第二上拉電阻值的第二上拉電路，設置以在第二電壓自高至低轉換時上拉第三電壓，及第二下拉電路具有第二下拉電阻值，設置以在第二電壓自低至高轉換時下拉第三電壓；第一上拉電阻值與第一下拉電阻值之間的差值近似等於第二下拉電阻值與第二上拉電阻值之間的差值。
在一些實施例中，一種方法包含接收為邏輯訊號的第一電壓；使用具有第一上拉電阻值及第一下拉電阻值的第一反相緩衝器將第一電壓轉換為第二電壓；使用具有第二上拉電阻值及第二下拉電阻值的第二反相緩衝器將第二電壓轉換為第三電壓，其中，第一上拉電阻值、第一下拉電阻值、第二上拉電阻值、第二下拉電阻值皆為可調的，且第一上拉電阻值與第一下拉電阻值之間的差值近似等於第二下拉電阻值與第二上拉電阻值之間的差值。
在一些實施例中，一種方法包含自第一節點接收第一電壓，其中，第一電壓為周期性地在低電壓準位與高電壓準位之間來回切換的邏輯訊號；在第一電壓自高至低轉換時，透過經由第一數位字控制的第一P型可調電阻器，使用第一PMOS電晶體向第二節點注入第一上拉電流，從而在第二節點上拉第二電壓；在第一電壓自低至高轉換時，透過經由第二數位字控制的第一N型可調電阻器，使用第一NMOS電晶體向第二節點注入第一下拉電流，從而在第二節點下拉第二電壓；在第二電壓自高至低轉換時，透過經由與第二數位字互補的第三數位字控制的第二P型可調電阻器，使用第二PMOS電晶體向第二節點注入第二上拉電流，從而在第三節點上拉第三電壓；在第二電壓自低至高轉換時，透過經由與第三數位字互補的第四數位字控制的第二N型可調電阻器，使用第二NMOS電晶體向第二節點注入第二下拉電流，從而在第三節點下拉第三電壓。
本案為一種工作週期校正。儘管說明書描述數個本案之具體示範實施例，其涉及本案之一實施例實施時的較佳模式，但是應該理解，本案之一實施例可藉由多種方式來實現，並不限於下面描述的特定實施範例或特定方式，且特定實施範例或方式具有被實施的任何特徵。在其他情況下，眾所周知的細節不會被顯示或描述，以避免模糊本案之一實施例之特徵。
本領域之技術人員應理解與本案之一實施例中使用與微電子相關的術語和基本概念，例如，“電壓”、“電流”、“訊號”、“功率”、“互補金屬氧化物半導體（Complementary Metal-Oxide　Semiconductor；CMOS）”、“N通道金屬氧化物半導體（N-channel　Metal-Oxide　Semiconductor；NMOS）電晶體”、“P通道金屬氧化物半導體（P-channel Metal-Oxide　Semiconductor；PMOS）電晶體”、“電阻器”、“電阻值”及“開關”。這些術語用於微電子學的背景中，並且相關概念對於本領域之技術人員來說是顯而易見的，因此不會在這裡詳細解釋。
本領域之技術人員亦可識別電容器符號及接地符號，可識別PMOS電晶體和NMOS電晶體的MOS（金屬氧化物半導體）電晶體符號，並識別其“源極（source）”、“閘極（gate）”和“汲極（drain）”端子。本領域技術人員可閱讀包含電容器、NMOS電晶體和PMOS電晶體的電路示意圖，並且不需要在示意圖中對一電晶體如何與另一電晶體進行連接的詳細描述。本領域技術人員亦可理解諸如伏特（V）、微米（µm）、奈米（nm）之類的單位。
從工程角度來呈現本案之一實施例，例如，關於兩個變量X和Y，當描述“X等於Y”時，表示“X近似等於Y”，即“A和B之間的差值小於一特定的工程公差”。當描述“X為零”時，表示“X近似為零”，即“X小於一特定的工程公差”。當描述“X實質上小於Y”時，表示“相對於Y而言，X可以忽略不計（negligible）”，即“X與Y之間的比值小於一特定的工程公差，因此相對於Y而言，X可以忽略不計”。
在一些實施例中，“VDD ”定義為電源供應節點（power supply node），並且“VSS ”定義為接地節點。注意的是，接地節點為電壓準位（voltage level）實質上為零的節點，而電源供應節點為電壓準位實質上穩定且高於零的節點。在一些實施例中，取決於對於本領域技術人員顯而易見的內文，有時“VDD ”是指電源供應節點VDD 上的電壓準位，而“VSS ”有時是指電源供應節點VSS 上的電壓準位。例如，顯而易見的是，諸如“電壓準位VDD 為1.05V”的表述意味著電源供應節點VDD 上的電壓準位為1.05V。
在一些實施例中，訊號是可以隨時間變化的可變電位的電壓。某一時刻訊號的（電壓）電位表示所述時刻訊號的狀態。
一邏輯信號係為二個邏輯狀態的信號：高狀態和低狀態。高狀態也被稱為“1”狀態，而低狀態也被稱為“0”狀態。關於邏輯信號Q，諸如“Q為高”或“Q為低”之類的意思為“Q處於高狀態”或“ Q處於低狀態”。同樣，“Q為1”或“Q為0”等表示“Q處於1狀態”或“Q處於0狀態”。
當邏輯訊號自低切換至高時，邏輯訊號經歷自低至高的轉換。當邏輯訊號自高切換至低時，邏輯訊號經歷自高至低的轉換。
當使用MOS電晶體來實現開關時，MOS電晶體透過控制訊號控制，控制訊號為施加在MOS電晶體的閘極上的邏輯訊號。當控制訊號為高時，透過NMOS電晶體實現的開關處於“導通（on）”狀態，而當控制訊號為低時，其處於“截止（off）”狀態。當控制訊號為低時，透過PMOS電晶體實現的開關處於“導通”狀態，而當控制訊號為高時，其處於“截止”狀態。MOS電晶體在處於“導通”狀態時具有被稱為“導通電阻值（on-resistance）”的電阻值，而在處於“截止”狀態時具有被稱為“截止電阻值（off-resistance）”的電阻值。MOS電晶體的截止電阻值實質上大於MOS電晶體的導通電阻值。
如果第一邏輯訊號和第二邏輯訊號總是處於相反的狀態，則第一邏輯訊號被稱為第二邏輯訊號的邏輯反轉（logical inversion）。即，當第一邏輯訊號為低時，第二邏輯訊號為高，當第一邏輯訊號為高時，第二邏輯訊號為低。當第一邏輯訊號被認為是第二邏輯訊號的邏輯反轉時，第一邏輯訊號及第二邏輯訊號被認為是彼此互補。
電路是電晶體、電阻器和/或以某些方式互連接以實現某些功能的其他電子裝置的集合。
反相緩衝器設置以接收第一邏輯訊號並輸出作為第一邏輯訊號邏輯反相的第二邏輯訊號的電路。反相緩衝器包含上拉（pull-up）電路和下拉（pull-down）電路。第一邏輯訊號的自高至低轉換激活（activates）上拉電路以將第二邏輯訊號上拉至電源供應節點的電壓準位，導致第二邏輯訊號自低至高轉換。第一邏輯訊號的自低至高的轉換激活下拉電路，以將第二邏輯訊號下拉至接地節點的電壓準位，導致第二邏輯訊號自高至低的轉換。上拉電路的電阻值稱為上拉電阻值。下拉電路的電阻值稱為下拉電阻值。第二邏輯訊號完成自低至高轉換所需的時間取決於上拉電阻值，第二邏輯訊號完成自高至低轉換所需的時間取決於下拉電阻值。
圖2為根據本案之工作週期校正電路200之一實施例的示意圖。工作週期校正電路200包含第一反相緩衝器INV1設置以自第一節點N1接收第一電壓V1 ，並且將第二電壓V2 輸出至第二節點N2，及第二反相緩衝器INV2設置以在第二節點N2處接收第二電壓V2 ，並在第三節點N3處輸出第三電壓V3 。第一反相緩衝器INV1包含第一上拉電路PU1和第一下拉電路PD1。第二反相緩衝器INV2包含第二上拉電路PU2和第二下拉電路PD2。第一上拉電路PU1包含透過第一數位字（digital word）W1 控制的第一P型可調電阻器RP1及第一PMOS（P通道金屬氧化物半導體）電晶體MP1設置以根據第一電壓V1 通過第一P型可調電阻器RP1向第二節點N2注入（inject）第一上拉電流IU1 。第一下拉電路PD1包含透過第二數位字W2 控制的第一N型可調電阻器RN1，第一NMOS（N通道金屬氧化物半導體）電晶體MN1設置以根據第一電壓V1 自第二節點N2通過第一N型可調電阻器RN1汲取（draw）第一下拉電流ID1 。第二上拉電路PU2包含透過第三數位字W3 控制的第二P型可調電阻器RP2，第二PMOS電晶體MP2設置以根據第二電壓V2 通過第二P型可調電阻器RP2向第三節點N3注入第二上拉電流IU2 。第二下拉電路PD2包含透過第四數位字W4 控制的第二N型可調電阻器RN2，第二NMOS電晶體MN2設置以根據第二電壓V2 自第三節點N3通過第二N型可調電阻器RN2汲取第二下拉電流ID2 。
第一（第二）P型可調電阻器RP1（RP2）的電阻值為可調的，並且透過數位字W1 （數位字W3 ）的值決定。第一（第二）N型可調電阻器RP1（RP2）的電阻值為可調的，並且透過數位字W2 （數位字W4 ）的值決定。在一些實施例中，當數位字W1 （數位字W3 ）的增加導致第一（第二）P型可調電阻器RP1（RP2）的電阻值更大，數位字W2 （數位字W4 ）的增加導致第一（第二）N型可調電阻器RN1（RN2）的電阻值減小。
第一電壓V1 為在低準位與高準位之間週期性地來回切換的時脈。在一個實施例中，低準位為電壓準位VSS ，而高準位為電壓準位VDD 。 如前所述，即表示：低準位為接地節點VSS 的電壓準位，而高準位為電源供應節點VDD 的電壓準位。當第一電壓V1 自低（高）切換至高（低）時，其經歷自低至高（高到低）的過渡。
在下文中，有時為了簡潔起見省略了明確的術語“第一”，“第二”，“第三”和“第四”，但是省略將不會引起任何混淆。例如，有時將“第一PMOS電晶體MP1”簡稱為“PMOS電晶體MP1”，因為在這些規格中除了“第一PMOS電晶體”以外沒有其他的“PMOS電晶體MP1”，因此下拉第二電壓V2 並迫使第二電壓V2 自電源供應節點VDD 至接地節點VSS 發生自高至低轉換。
在第一電壓V1 自低至高轉換時，PMOS電晶體MP1截止，而NMOS電晶體MN1導通，以通過N型可調電阻器RN1自節點N2汲取電流ID1 ，第二電壓V2 的高至低轉換的速度取決於第一下拉電路PD1的下拉電阻值，即NMOS電晶體MN1與N型可調電阻器RN1串聯連接的總電阻值，較小的下拉電阻值會導致第二電壓V2 更快自高至低轉換。在第一電壓V1 自高至低轉換時，NMOS電晶體MN1截止，當PMOS電晶體MP1導通以通過P型可調電阻器RP1向節點N2注入電流IU1 時，因此，上拉第二電壓V2 並迫使第二電壓V2 自接地節點VSS 至電源供應節點VDD 的低至高轉換。第二電壓V2 自低至高轉換的速度取決於第一上拉電路PU1的上拉電阻值，即PMOS電晶體MP1與P型可調電阻器RP1串聯連接的總電阻值；較小的上拉電阻值會導致第二電壓V2 更快自低至高轉換。當上拉電阻值小於（大於）下拉電阻值時，第二電壓V2 將比高至低轉換更快（慢）地完成自低至高的轉換，從而使第二電壓V2 停留在高準位的時間更長（短），因此工作週期更大（小）。因此，透過通過改變數位字W1 來改變P型可調電阻器RP1的電阻值，可透過調整上拉電阻值和下拉電阻值之間的差值來調整第二電壓V2 的工作週期，或透過改變數位字W2 或同時改變兩者來改變N型可調電阻器RN1的電阻值。
就電路拓撲和功能而言，第二反相緩衝器INV2與第一反相緩衝器INV1相同，因此這裡不再詳細說明。關於第一反相緩衝器INV1的任何描述都適用於第二反相緩衝器INV2，只需簡單地分別用第二電壓V2 、第三電壓V3 、數位字W3 、數位字W4 、NMOS電晶體MN2、RN2、PMOS電晶體MP2、P型可調電阻器RP2、電流IU2 、ID2 及節點N3替換第一電壓V1 、第二電壓V2 、數位字W1 、數位字W2 、NMOS電晶體MN1、N型可調電阻器RN1、PMOS電晶體MP1、P型可調電阻器RP1、電流IU1 、ID1 及節點N2。
圖3為根據本案之P型可調電阻器300之一實施例的示意圖，P型可調電阻器300可用於實現第一P型可調電阻器RP1。作為示例而非限制，數位字W1 具有四個可能的值0、1、2及3，並且被編碼為三個邏輯訊號W1 [0]、W1 [1]、W1 [2]。P型可調電阻器300包含三個PMOS電晶體311、312、313以及三個電阻器321、322、323。三個電阻器321、322、323串聯連接並且設置以提供用於電流IU1 流向節點N2的傳導路徑。三個PMOS電晶體311、312、313包含三個分別由邏輯訊號W1 [0]、W1 [1]、W1 [2]控制的開關，並設置以有條件地短路（short）一部分傳導路徑。R321 、R322 及R323 分別表示電阻器321、322、323的電阻值。PMOS電晶體311、312、313皆具有實質上小於R321 、R322 及R323 中的任一者的導通電阻值，以及實質上大於R321 、R322 及R323 中任一者的截止電阻值。在一些實施例中，根據下表對數位字W1 進行編碼：
Figure 02_image001
 0 1 2 3
Figure 02_image003
 0 1 1 1
Figure 02_image005
 0 0 1 1
Figure 02_image007
 0 0 0 1
總電阻值 0
Figure 02_image009
Figure 02_image011
Figure 02_image013
當數位字W1 為0時，邏輯訊號W1 [0]為低，並且PMOS電晶體311導通以使整個傳導路徑短路，並使傳導路徑的電阻值近似為零。當數位字W1 為1時，邏輯訊號W1 [0]為高，邏輯訊號W1 [1]為低，PMOS電晶體311截止，但是PMOS電晶體312導通以使包含電阻器322、323的傳導路徑部分短路，並使傳導路徑的電阻值為R321 。當數位字W1 為2時，邏輯訊號W1 [0]、W1 [1]為高，邏輯訊號W1 [2]為低，PMOS電晶體311、312截止，但是PMOS電晶體313導通以使包含電阻器323的傳導路徑部分短路並使傳導路徑的電阻值為R321 +R322 。當數位字W1 為3時，邏輯訊號W1 [0]、W1 [1]、W1 [2]均為高準位，PMOS電晶體311、312、313全部截止，並且傳導路徑的電阻值為R321 +R322 + R323 。如此，P型可調電阻器300可以根據數位字W1 的值來提供可編程電阻值，並且數位字W1 的值的增加導致可編程電阻值的增加。
透過將圖3中的數位字W1 、電流IU1 及節點N2分別替換為數位字W3 、電流IU2 及節點N3，P型可調電阻器300更可用於實現圖2的P型可調電阻器RP2。
圖4為根據本案之N型可調電阻器400之一實施例的示意圖，N型可調電阻器400可用於實現第一N型可調電阻器RN1。作為示例而非限制，數位字W2 具有四個可能的值0、1、2及3，並且被編碼為三個邏輯訊號W2 [0]、W2 [1]、W2 [2]。N型可調電阻器400包含三個NMOS電晶體411、412、413以及三個電阻器421、422、423。三個電阻器421、422、423串聯連接並且設置以提供用於電流ID1 流向節點N2的傳導路徑。三個NMOS電晶體411、412、413包含三個分別由邏輯訊號W2 [0]、W2 [1]、W2 [2]控制的開關，並設置以有條件地短路一部分傳導路徑。R421 、R422 及R423 分別表示電阻器421、422、423的電阻值。NMOS電晶體411、412、413皆具有實質上小於R421 、R422 及R423 中的任一者的導通電阻值，以及實質上大於R421 、R422 及R423 中任一者的截止電阻值。在一些實施例中，根據下表對數位字W2 進行編碼：
Figure 02_image015
 0 1 2 3
Figure 02_image017
 0 0 0 1
Figure 02_image019
 0 0 1 1
Figure 02_image007
 0 1 1 1
總電阻值
Figure 02_image021
Figure 02_image023
Figure 02_image025
 0
當數位字W2 為0時，邏輯訊號W2 [0]、W2 [1]、W2 [2]全部為低，並且NMOS電晶體411、412、413全部截止，並且傳導路徑的電阻值為R421 +R422 +R423 。當數位字W2 為1時，邏輯訊號W2 [2]為高、邏輯訊號W2 [0]、W2 [1]為低，NMOS電晶體411、412截止，但是NMOS電晶體413導通，以使包含電阻器423的傳導路徑部分短路，並使傳導路徑的電阻值為R421 +R422 。當數位字W2 為2時，邏輯訊號W2 [1]及邏輯訊號W2 [2]為高，W2 [0]為低，NMOS電晶體411截止，但是NMOS電晶體412導通以使包含電阻器422、423的傳導路徑部分短路並使傳導路徑的電阻值為R421 。當數位字W2 為3時，邏輯訊號W2 [0]、W2 [1]、W2 [2]均為高準位，NMOS電晶體411導通以使整個傳導路徑短路，並且傳導路徑的電阻值近似為零。如此，N型可調電阻器400可以根據W2 的值來提供可編程電阻值，並且數位字W2 的值的增加導致可編程電阻值的減小。
透過將圖4中的數位字W2 、電流ID1 和節點N2分別替換為數位字W4 、電流ID2 和節點N3，N型可調電阻器400更可用於實現圖2的N型可調電阻器RN2。
在一些實施例中，R421 等於R321 、R422 等於R322 ，且R423 等於R323 。
MOS電晶體將產生一種稱為“閃爍雜訊（flicker noise）”的低頻雜訊，所述雜訊可調變（modulate）MOS電晶體的電阻值。PMOS電晶體MP1及NMOS電晶體MN1都將產生閃爍雜訊，所述閃爍雜訊可調變它們各自的導通電阻值，從而調變工作週期並在第二電壓V2 中產生抖動（jitter）。同樣地，PMOS電晶體MP2和NMOS電晶體MN2都將產生閃爍雜訊，所述雜訊可以調變其各自的導通電阻值，從而調變工作週期並在第三電壓V3 中產生抖動。為了減輕閃爍雜訊的影響，在一些實施例中，PMOS電晶體MP1的導通電阻值實質上小於P型可調電阻器RP1的電阻值（極端情況除外，其中P型可調電阻器RP1中的整個傳導路徑都被短路，並且P型可調電阻器RP1的電阻值設置為最小值），PMOS電晶體MP2的導通電阻值實質上小於P型可調電阻器RP2的電阻值（極端情況除外，其中P型可調電阻器RP2中的整個傳導路徑都被短路，並且P型可調電阻器RP2的電阻值設置為最小值），NMOS電晶體MN1的導通電阻值實質上小於N型可調電阻器RN1的電阻值（除了極端情況下，其中N型可調電阻器RN1中的整個傳導路徑被短路，並且N型可調電阻器RN1的電阻值被設置為最小值）；NMOS電晶體MN2的導通電阻值實質上小於N型可調電阻器RN2的電阻值（除了極端情況下，其中RN2中的整個傳導路徑被短路並且RN2的電阻值被設置為最小值）。如此，由於閃爍雜訊引起的對圖2中任何MOS電晶體的導通電阻值的調變可以忽略不計，因所述MOS電晶體的導通電阻值實質上小於與所述MOS電晶體串聯連接的可調電阻器。
在一些實施例中，如果第一數量（quantity）不大於第二數量的10％，則第一數量的第一變量（variable）被認為實質上小於第二數量的第二變量。在另一些實施例中，如果第一數量不大於第二數量的20％，則第一數量的第一變量實質上小於第二數量的第二變量。
第一反相緩衝器INV1級聯（cascade）第二反相緩衝器INV2，從而總體上形成非反相緩衝器，其中，第一電壓V1 的低至高轉換導致第三電壓V3 的低至高轉換，而第一電壓V1 的高至低轉換導致第三電壓V3 的高至低轉換。在一些實施例中，由工作週期校正電路200提供的工作週期校正量近似均勻地分佈在第一反相緩衝器INV1與第二反相緩衝器INV2之間。例如，如果第一電壓V1 的工作週期為44％，而我們希望第三電壓V3 的工作週期為50％，我們需工作週期校正電路200來提供6％的工作週期校正量，然後將第一反相緩衝器INV1及第二反相緩衝器INV2中之每一者設置以提供3％的工作週期校正量；在這種情況下，第二電壓V2 的工作週期為53％（注意，如果第一反相緩衝器INV1不提供工作週期校正，則第二電壓V2 的工作週期將為56％）。
進行以下配置以確保透過工作週期校正電路200提供的工作週期校正可以近似均勻地分佈在第一反相緩衝器INV1與第二反相緩衝器INV2之間。首先，PMOS電晶體MP1、PMOS電晶體MP2、NMOS電晶體MN1及NMOS電晶體MN2具有近似相同的導通電阻值。如此，在第二電壓V2 或第三電壓V3 的任何轉換上，電晶體受到的影響沒有差異。再者，P型可調電阻器RP1的電阻值近似等於N型可調電阻器RN2的電阻值，而N型可調電阻器RN1的電阻值近似等於P型可調電阻器RP2的電阻值。如此，第一上拉電路PU1的上拉電阻值與第一下拉電路PD1的下拉電阻值之間的差值近似等於第二下拉電路PD2的下拉電阻值與第二上拉電路PU2的上拉電阻值之間的差值。因此，第一反相緩衝器INV1及第二反相緩衝器INV2可以提供近似相等的工作週期校正量，儘管由於第一反相緩衝器INV1的邏輯反相而極性相反。當圖3的P型可調電阻器300用於實現P型可調電阻器RP1、RP2，而圖4的N型可調電阻器400用於實現N型可調電阻器RN1和N型可調電阻器RN2，當R421 等於R321 、R422 等於R322 、R423 等於R323 、數位字W4 與數位字W1 （即邏輯訊號W4 [0]、W4 [1]、W4 [2]分別為邏輯訊號W1 [0]、W1 [1]、W1 [2]的邏輯反相）互補（complementary），以及數位字W3 與數位字W2 （即邏輯訊號W3 [0]、W3 [1]、W3 [2]分別為邏輯訊號W2 [0]、W2 [1]、W2 [2]的邏輯反相）互補時，滿足第二種配置。
使用兩個反相緩衝器的級聯來形成工作週期校正電路以執行工作週期校正，並且在兩個反相緩衝器（而不是僅依靠一個反相緩衝器來實現所需的工作週期校正量）之間均勻分配所需的工作週期校正量具有兩個優點。首先，由於使用兩個反相緩衝器，對於每個反相緩衝器，閃爍雜訊可影響轉換的持續時間可減少一半。閃爍雜訊的能量隨時間平方增加，因此，每個反相緩衝器中的閃爍雜訊的能量減少到四分之一。總閃爍雜訊能量是兩個反相緩衝器中的閃爍雜訊能量之和。因此，整個工作週期校正電路的總閃爍雜訊能量減少了一半。再者，電源供應節點VDD 處的電源供應雜訊或接地節點VSS 處的接地雜訊也會造成損害。電源供應節點VDD 或接地節點VSS 處的低頻雜訊的影響類似於MOS電晶體的閃爍雜訊的影響。因此，出於同樣的原因，透過使用兩個反相緩衝器並且在兩個反相緩衝器之間均勻地分配校正量，更可將自電源供應節點VDD 或接地節點VSS 中的低頻雜訊產生的總雜訊能量減少一半。
在一些實施例中，作為示例而非限制：使用28nm CMOS執行在矽基板上製造工作週期校正電路200；電壓準位VDD 為1.05V；電壓準位VDD 為1.05V；電壓準位VSS 為0V；NMOS電晶體MN1、MN2的寬度/長度為60微米（µm）/200奈米（nm）；PMOS電晶體MP1、MP2的寬度/長度為84微米（µm）/200奈米（nm）；R321 、R322 、R323 、R421 、R422 、R423 均為130歐姆（Ohm）；NMOS電晶體411、412、413的寬度/長度為120微米（µm）/30奈米（nm）；PMOS電晶體311、312和313的寬度/長度為156微米（µm）/30奈米（nm）。
在一個實施例中，複數工作週期校正電路被級聯以擴展工作週期校正的範圍。在所述實施例中，可以各自獨立地設置所述複數工作週期校正電路中的每一工作週期校正電路的數位字。
如圖5所示為根據本案之方法之一實施例的流程圖500：自第一節點接收第一電壓，其中，第一電壓為在低準位與高準位之間週期性地來回切換的邏輯訊號（步驟510）；在第一電壓自高至低轉換時，透過經由第一數位字控制的第一P型可調電阻器使用第一PMOS電晶體向第二節點注入第一上拉電流，從而在第二節點上拉第二電壓（步驟520）；在第一電壓自低至高轉換時，透過經由第二數位字控制的第一N型可調電阻器使用第一NMOS電晶體自第二節點汲取第一下拉電流來下拉第二電壓（步驟530）；在第二電壓自高至低轉換時，透過經由與第二數位字互補之第三數位字控制的第二P型可調電阻器使用第二PMOS電晶體向第二節點注入第二上拉電流，從而在第三節點上拉第三電壓（步驟540）；以及在第二電壓自低至高轉換時，透過經由與第一數位字互補之第四數位字控制的第二N型可調電阻器使用第二NMOS電晶體自第三節點汲取第二下拉電流來下拉第三電壓（步驟550）。
以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟悉此項技術者能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
110:反相器 111:PMOS電晶體 112:NMOS電晶體 120:工作週期校正電路 121:PMOS電晶體 122:NMOS電晶體 123:第一電阻器 124:第二電阻器 200:工作週期校正電路 300:P型可調電阻器 311:PMOS電晶體 312:PMOS電晶體 313:PMOS電晶體 321:電阻器 322:電阻器 323:電阻器 400:N型可調電阻器 411:NMOS電晶體 412:NMOS電晶體 413:NMOS電晶體 421:電阻器 422:電阻器 423:電阻器 500:流程圖 510:步驟 520:步驟 530:步驟 540:步驟 550:步驟 PU1:第一上拉電路 PU2:第二上拉電路 PD1:第一下拉電路 PD2:第二下拉電路 MP1:第一PMOS電晶體（PMOS電晶體） MP2:第二PMOS電晶體（PMOS電晶體） MN1:第一NMOS電晶體（NMOS電晶體） MN2:第二NMOS電晶體（NMOS電晶體） RP1:第一P型可調電阻器（P型可調電阻器） RP2:第二P型可調電阻器（P型可調電阻器） RN1:第一N型可調電阻器（N型可調電阻器） RN2:第二N型可調電阻器（N型可調電阻器） INV1:第一反相緩衝器 INV2:第二反相緩衝器 N1:第一節點（節點） N2:第二節點（節點） N3:第三節點（節點） W1 :第一數位字（數位字） W2 :第二數位字（數位字） W3 :第三數位字（數位字） W4 :第四數位字（數位字） W1 [0]:邏輯訊號 W1 [1]:邏輯訊號 W1 [2]:邏輯訊號 W2 [0]:邏輯訊號 W2 [1]:邏輯訊號 W2 [2]:邏輯訊號 VDD :電源供應節點（電壓準位） VSS :接地節點（電壓準位） V1 :第一電壓 V2 :第二電壓 V3 :第三電壓 IU1 :第一上拉電流（電流） IU2 :第二上拉電流（電流） ID1 :第一下拉電流（電流） ID2 :第二下拉電流（電流）
[圖1A]示出了反相器的示意圖。 [圖1B]示出了先前技術的工作週期校正電路的示意圖。 [圖2]為根據本案之工作週期校正電路之一實施例的示意圖。 [圖3]為根據本案之P型可調電阻器之一實施例的示意圖。 [圖4]為根據本案之N型可調電阻器之一實施例的示意圖。 [圖5]為根據本案之方法之一實施例的流程圖。
200:工作週期校正電路
PU1:第一上拉電路
PU2:第二上拉電路
PD1:第一下拉電路
PD2:第二下拉電路
MP1:第一PMOS電晶體(PMOS電晶體)
MP2:第二PMOS電晶體(PMOS電晶體)
MN1:第一NMOS電晶體(NMOS電晶體)
MN2:第二NMOS電晶體(NMOS電晶體)
RP1:第一P型可調電阻器(P型可調電阻器)
RP2:第二P型可調電阻器(P型可調電阻器)
RN1:第一N型可調電阻器(N型可調電阻器)
RN2:第二N型可調電阻器(N型可調電阻器)
INV1:第一反相緩衝器
INV2:第二反相緩衝器
N1:第一節點(節點)
N2:第二節點(節點)
N3:第三節點(節點)
W1 :第一數位字(數位字)
W2 :第二數位字(數位字)
W3 :第三數位字(數位字)
W4 :第四數位字(數位字)
VDD :電源供應節點(電壓準位)
VSS :接地節點(電壓準位)
V1 :第一電壓
V2 :第二電壓
V3 :第三電壓
IU1 :第一上拉電流(電流)
IU2 :第二上拉電流(電流)
ID1 :第一下拉電流(電流)
ID2 :第二下拉電流(電流)

Claims (10)

  1. 一種工作週期校正電路，包含： 一第一反相緩衝器，設置以自一第一節點接收一第一電壓並將一第二電壓輸出至一第二節點，該第一反相緩衝器包含： 一第一P型可調電阻器，透過一第一數位字（digital word）控制； 一第一PMOS（P通道金屬氧化物半導體）電晶體，設置以在該第一電壓自高至低轉換時，通過該第一P型可調電阻器向該第二節點注入一第一上拉電流； 一第一N型可調電阻器，透過一第二數位字控制；及 一第一NMOS（N通道金屬氧化物半導體）電晶體，設置以在該第一電壓自低至高轉換時，自該第二節點通過該第一N型可調電阻器汲取一第一下拉電流；及 一第二反相緩衝器，設置以自該第二節點接收該第二電壓並輸出一第三電壓至一第三節點，該第二反相緩衝器包含： 一第二P型可調電阻器，透過與該第二數位字互補的一第三數位字控制； 一第二PMOS電晶體，設置以在該第二電壓自高至低轉換時，通過該第二P型可調電阻器將一第二上拉電流注入至該第三節點； 一第二N型可調電阻器，透過與該第一數位字互補的一第四數位字控制；及 一第二NMOS電晶體，設置以在該第二電壓自低至高轉換時，自該第三節點通過該第二N型可調電阻器汲取一第二下拉電流。
  2. 如請求項1所述之工作週期校正電路，其中，該第一P型可調電阻器包含複數電阻器串聯連接複數PMOS電晶體，該些電阻器設置以形成一傳導路徑，該些PMOS電晶體分別透過複數邏輯訊號控制，設置以有條件地使部分該傳導路徑短路，該些邏輯訊號為自該第一數位字編碼，且該第一數位字的增加導致該傳導路徑之少部分被短路，因此該傳導路徑的電阻值較大。
  3. 如請求項1所述之工作週期校正電路，其中，該第二P型可調電阻器包含複數電阻器串聯連接複數PMOS電晶體，該些電阻器設置以形成一傳導路徑，該些PMOS電晶體分別透過複數邏輯訊號控制，設置以有條件地使部分該傳導路徑短路，該些邏輯訊號為自該第三數位字編碼，且該第三數位字的增加導致該傳導路徑之少部分被短路，因此該傳導路徑的電阻值較大。
  4. 如請求項1所述之工作週期校正電路，其中，該第一N型可調電阻器包含複數電阻器串聯連接複數NMOS電晶體，該些電阻器設置以形成一傳導路徑，該些NMOS電晶體分別透過複數邏輯訊號控制，設置以有條件地使部分該傳導路徑短路，該些邏輯訊號為自該第二數位字編碼，且該第二數位字的增加導致該傳導路徑之多部分被短路，因此該傳導路徑的電阻值較小。
  5. 如請求項1所述之工作週期校正電路，其中，該第二N型可調電阻器包含複數電阻器串聯連複數NMOS電晶體，該些電阻器設置以形成一傳導路徑，該些NMOS電晶體分別透過複數邏輯訊號控制，設置以有條件地使部分該傳導路徑短路，該些邏輯訊號為自該第四數位字編碼，且該第四數位字的增加導致該傳導路徑之多部分被短路，因此該傳導路徑的電阻值較小。
  6. 如請求項1所述之工作週期校正電路，其中，除非將該第一P型可調電阻器的電阻值設置為最小值，否則該第一PMOS電晶體的導通電阻值實質上小於該第一P型可調電阻器的電阻值；除非將該第二P型可調電阻器的電阻值設置為最小值，否則該第二PMOS電晶體的導通電阻值實質上小於該第二P型可調電阻器的電阻值；除非將該第一N型可調電阻器的電阻值設置為最小值，否則該第一NMOS電晶體的導通電阻值實質上小於該第一N型可調電阻器的電阻值；除非將該第二N型可調電阻器的電阻值設置為最小值，否則該第二NMOS電晶體的導通電阻值實質上小於該第二N型可調電阻器的電阻值。
  7. 一種工作週期校正電路，包含： 一第一反相緩衝器，設置以將在一第一節點處的作為一邏輯訊號的一第一電壓轉換為在一第二節點處的一第二電壓，該第一反相緩衝器包含一第一上拉電路及一第一下拉電路，該第一上拉電路具有一第一上拉電阻值，該第一上拉電路設置以在該第一電壓自高至低轉換時上拉該第二電壓，且該第一下拉電路具有一第一下拉電阻值，該第一下拉電路設置以在該第一電壓自低至高轉換時下拉該第二電壓；及 一第二反相緩衝器，設置以將該第二節點的該第二電壓轉換為一第三節點的一第三電壓，該第二反相緩衝器包含一第二上拉電路及一第二下拉電路，該第二上拉電路具有一第二上拉電阻值，該第二上拉電路設置以在該第二電壓自高至低轉換時上拉該第三電壓，且該第二下拉電路具有一第二下拉電阻值，該第二下拉電路設置以在該第二電壓自低至高轉換時下拉該第三電壓； 其中，該第一上拉電阻值與該第一下拉電阻值之間的差值近似等於該第二下拉電阻值與該第二上拉電阻值之間的差值。
  8. 如請求項7所述之工作週期校正電路，其中，該第一上拉電路包含一第一PMOS（P通道金屬氧化物半導體）電晶體串聯連接透過一第一數位字控制的一第一P型可調電阻器，該第一下拉電路包含一第一NMOS（N通道金屬氧化物半導體）電晶體串聯連接透過一第二數位字控制的一第一N型可調電阻器，該第二上拉電路包含一第二PMOS電晶體串聯連接透過一第三數位字控制的一第一P型可調電阻器，該第二下拉電路包含一第二NMOS電晶體串聯連接透過一第四數位字控制的一第二N型可調電阻器。
  9. 如請求項8所述之工作週期校正電路，其中，該第一P型可調電阻器包含複數電阻器串聯連接複數PMOS電晶體，該些電阻器設置以形成一傳導路徑，該些PMOS電晶體分別透過複數邏輯訊號控制，設置以有條件地使部分該傳導路徑短路，該些邏輯訊號為自該第一數位字編碼，且該第一數位字的增加導致該傳導路徑之少部分被短路，因此該傳導路徑的電阻值較大。
  10. 一種工作週期校正方法，包含： 自一第一節點接收一第一電壓，其中，該第一電壓為一邏輯訊號，該邏輯訊號在低準位與高準位之間週期性地來回切換； 在該第一電壓自低至高轉換時，透過經由一第一數位字控制的一第一P型可調電阻器使用一第一PMOS（P通道金屬氧化物半導體）電晶體向該第二節點注入一第一上拉電流，從而自該第二節點上拉一第二電壓； 在該第一電壓自低至高轉換時，透過經由一第二數位字控制的一第一N型可調電阻器使用一第一NMOS（N通道金屬氧化物半導體）電晶體自該第二節點汲取一第一下拉電流來下拉該第二電壓； 在該第二電壓自高至低轉換時，透過經由與該第二數位字互補之一第三數位字控制的一第二P型可調電阻器使用一第二PMOS電晶體向該第二節點注入一第二上拉電流，從而在該第三節點上拉一第三電壓；及 在該第二電壓自低至高轉換時，透過經由與該第一數位字互補之一第四數位字控制的一第二N型可調電阻器使用一第二NMOS電晶體自該第三節點汲取一第二下拉電流來下拉該第三電壓。
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