TWI757125B - 自校準的低雜訊工作週期校正電路及其方法 - Google Patents

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TWI757125B
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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  • Nonlinear Science (AREA)
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Abstract

一種電路包含核心電路配置為根據控制訊號接收輸入時脈及輸出輸出時脈、工作週期偵測電路配置為根據比較輸出時脈的工作週期及目標值而輸出邏輯訊號、以及控制器配置為根據邏輯訊號輸出控制訊號。核心電路具有編碼器配置為將控制訊號編碼為多個控制字、以及多個工作週期校正緩衝器以級聯拓撲配置，並分別由該些控制字控制。

Description

自校準的低雜訊工作週期校正電路及其方法
本申請案包含與2020年5月18日所申請之正在審查中之美國專利申請號16/876,165相關的技術主題，該專利申請案之說明書併入本案。本發明是有關於一種工作週期校正技術，尤其是一種有效的減少閃爍雜訊（flicker）和電源雜訊的工作週期校正電路及其方法。
許多現代電子電路需要精確的時脈才能正常運作。時脈是一種電壓訊號，並在低準位與高準位之間週期性地來回切換。顛壓訊號保持在高準位的時間百分比稱為工作週期。許多電路需要特定的時脈工作週期以提供最佳的性能。例如，在同時使用時脈的上升緣及下降緣的多相時脈系統中，通常需要50%的工作週期。然而，時脈的實際工作週期可能會偏離期望值。工作週期校正電路通常用於使時脈具有大約其所需的工作週期。
如正在申請中之相關美國專利申請案16/876,165所述，需要的是一種能有效地降低閃爍雜訊及電源或接地的雜訊之工作週期校正電路。
在一實施例中，提供一種電路。電路包含：一核心電路配置為根據一控制訊號來接收一輸入時脈及輸出一輸出時脈，核心電路包含配置為將控制訊號編碼為多個控制字的一編碼器以及分別由控制字來控制並以一級聯拓撲配置的多個工作週期校正緩衝器；一工作週期偵測電路配置為根據比較輸出時脈的一工作週期及一目標值來輸出一邏輯訊號；以及一控制器配置為根據邏輯訊號來輸出控制訊號。其中：控制字的總和相同於控制訊號的值；每個工作週期校正緩衝器分別由對應的控制字中的其中之一來控制，每個工作週期校正緩衝器包含級聯的一第一反相緩衝器及一第二反相緩衝器，第一反相緩衝器包含一第一P型金屬氧化半導體電晶體、一第一P型可調諧電阻、一第一N型金屬氧化半導體電晶體及一第一N型可調諧電阻，第二反相緩衝器包含一第二P型金屬氧化半導體電晶體、一第二P型可調諧電阻、一第二N型金屬氧化半導體電晶體及一第二N型可調諧電阻；以及對應的每個控制字的值增加致使第一P型可調諧電阻與第一N型可調諧電阻之間的電阻差增加，及致使第二N型可調諧電阻與第二P型可調諧電阻之間的電阻差增加。
在一實施例中，提供一種方法。方法包含：根據以一核心電路的一控制訊號來轉換一輸入時脈為一輸出時脈，其中核心電路包含配置為將控制訊號編碼為多個控制字的一編碼器以及分別由控制字來控制並以一級聯拓撲配置的多個工作週期校正緩衝器；以一工作週期偵測電路來根據比較輸出時脈的一工作週期及一目標值來輸出一邏輯訊號；以及根據邏輯訊號更新控制訊號。其中：控制字的總和相同於該控制訊號的值；每個工作週期校正緩衝器分別由對應的控制字中的其中之一來控制，工作週期校正緩衝器包含級聯的一第一反相緩衝器及一第二反相緩衝器，第一反相緩衝器包含一第一P型金屬氧化半導體電晶體、一第一P型可調諧電阻、一第一N型金屬氧化半導體電晶體及一第一N型可調諧電阻，第二反相緩衝器包含一第二P型金屬氧化半導體電晶體、一第二P型可調諧電阻、一第二N型金屬氧化半導體電晶體及一第二N型可調諧電阻；以及對應的每個控制字的值增加致使第一P型可調諧電阻與第一N型可調諧電阻之間的電阻差增加，及致使第二N型可調諧電阻與第二P型可調諧電阻之間的電阻差增加。
本發明為針對工作週期校正。儘管說明書描述了多個示範實施例，這些實施例被認為是實現本發明的較佳方式，但是應當理解的是本發明可以以多種方式實現，並不限於以下描述的特定示範例或是實現這些示範例的任何特徵之特定方式。在其他情況下，未示出或描述眾所周知的細節，以避免使本發明的各方面不清楚。
本領域中通常知識者可以理解本揭露中使用的與微電子技術有關的用語及基礎概念，例如「電壓」、「電流」、「訊號」、「電源」、「接地」、「互補式金屬氧化半導體」、「N型金屬氧化半導體」、「P型金屬氧化半導體」、「電阻器」、「電阻」及「開關」。像這樣的用語是在微電子學的背景下使用的，相關的概念對於本領域中具有通常知識者來說是顯而易見的，因此於此不再做詳細解釋。
對於P型金屬氧化半導體電晶體及N型金屬氧化半導體電晶體而言，本領域中具有通常知識者可以識別電阻的符號及金屬氧化半導體電晶體的符號，並且可以識別「源極」、「閘極」及「汲極」。本領域中具有通常知識者可以閱讀包含P型金屬氧化半導體電晶體及N型金屬氧化半導體電晶體的電路之示意圖，並且不需要對於示意圖中的一電晶體或一電阻如何與另一電晶體或另一電阻連接作冗贅的描述。本領域中具有通常知識者可以理解伏特、微米、奈米及歐姆。
本揭露以工程意義上的方式進行揭露。例如，關於兩個變數「X」及「Y」，當描述X相同於Y時，即代表X大致相同於Y。例如，X和Y之間的差值為小於特定的工程容差。當描述X為零時，即代表X大致為零。例如，X小於特定的工程容差。當描述X實質上小於Y時，即代表相對於Y而言X可以忽略不計。例如，X與Y之間的比率小於工程容差，因此與Y相比X可以忽略不計。
在整個本揭露中，「
Figure 02_image017
」表示為一電源節點，「
Figure 02_image019
」表示為一接地節點。需注意的是，接地節點為電壓準位實質上為零的節點，電源節點為電壓準位實質上穩定且大於零的節點。在本揭露中，依靠本領域中具有通常知識者的顯而易見的背景技術，有時「
Figure 02_image017
」表示為在電源節點
Figure 02_image017
的電壓準位，「
Figure 02_image019
」有時表示為在接地節點
Figure 02_image019
的電壓準位。例如，顯而易見的，當描述電源節點
Figure 02_image017
為1.05伏特時，意指在電源節點
Figure 02_image017
的電壓準位為1.05伏特。
在本揭露中，訊號為一可隨時間變化的可變準位的電壓，或是可以隨時間變化的數值。當訊號是電壓時，則稱為電壓訊號，且訊號在某一時點的準位即代表訊號在該時點的狀態。當訊號為數值時，則稱為數值訊號，且訊號在某一時點的數值即代表訊號在該時點的狀態。
邏輯訊號為具有兩種狀態的電壓訊號：低狀態及高狀態。低狀態也稱為「0」狀態。高狀態也稱為「1」狀態。關於邏輯訊號Q，當描述邏輯訊號Q為「高」或「低」，即意指邏輯訊號Q為處於高狀態；或是邏輯訊號Q為處於低狀態。同樣的，當描述邏輯訊號Q為1或0時，即意指邏輯訊號Q為處於高狀態；或是邏輯訊號Q為處於低狀態。
當邏輯訊號從低切換到高時，會經歷從低到高的轉換。當邏輯訊號從高到低時，會經歷從高到低的轉換。
當使用金屬氧化半導體電晶體來實現一開關時，會由一控制訊號來控制，且控制訊號為施加於金屬氧化半導體電晶體的閘極上的邏輯訊號。當控制訊號為高時，由N型金屬氧化半導體電晶體實現的開關為處於「導通狀態」。當控制訊號為低時，由N型金屬氧化半導體電晶體實現的開關為處於「截止狀態」。當控制訊號為低時，由P型金屬氧化半導體電晶體實現的開關為處於「導通狀態」。當控制訊號為高時，由P型金屬氧化半導體電晶體實現的開關為處於「截止狀態」。金屬氧化半導體電晶體在處於「導通狀態」時具有被稱為「導通電阻」的電阻，並在處於「截止狀態」時具有被稱為「截止電阻」的電阻。金屬氧化半導體電晶體的截止電阻實質上大於金屬氧化半導體電晶體的導通電阻。
若第一邏輯訊號和第二邏輯訊號總是處於相反的狀態，則第一邏輯訊號被稱為第二邏輯訊號的邏輯反轉。即，當第一邏輯訊號為低時，第二邏輯訊號為高；當第一邏輯訊號為高時，第二邏輯訊號為低。當第一邏輯訊號被稱為是第二邏輯訊號的反轉時，第一邏輯訊號和第二邏輯訊號被稱為是彼此互補的。
數位字為一整數值的一數值訊號，並可以是由多個邏輯訊號的集合根據特定的編碼方式來實現。當第一數位字及第二數位字皆被限制在0至最大值之間，且第一數位字及第二數位字的總和相同於最大值時，則第一數位字及第二數位字被稱為是彼此互補的。
電路是由電晶體、電阻及/或其他電子裝置以特定的方式互相連接的集合，以實現特定的功能。
反相緩衝器為配置為接收第一邏輯訊號及輸出第二邏輯訊號。其中第二邏輯訊號為第一邏輯訊號的邏輯反轉。反向緩衝器包含一上拉電路及一下拉電路。第一邏輯訊號的高至低轉換觸發上拉電路將第二邏輯訊號上拉至電源節點的電壓位準，導致第二邏輯訊號發生低至高轉換。第一邏輯訊號的低至高轉換觸發下拉電路將第二邏輯訊號下拉至接地接點的電壓位準，導致第二邏輯訊號發生高至低轉換。上拉電路的電阻稱為上拉電阻。下拉電路的電阻稱為下拉電阻。第二邏輯訊號完成從低至高的轉換所需的時間取決於上拉電阻。第二邏輯訊號完成從高至低的轉換所需的時間取決於下拉電阻。
圖1係為本發明根據一實施例之自校準的工作週期校正電路100之示意圖。自校準的工作週期校正電路100接收一輸入時脈
Figure 02_image005
及輸出一輸出時脈
Figure 02_image007
，使輸出時脈
Figure 02_image007
的工作週期大約相同於目標值
Figure 02_image021
，而無論輸入時脈
Figure 02_image005
的工作週期為如何。自校準的工作週期校正電路100包含一核心電路110、一工作週期偵測電路120以及一控制器130。核心電路110配置為根據一控制訊號
Figure 02_image015
來接收輸入時脈
Figure 02_image005
及輸出輸出時脈
Figure 02_image007
。工作週期偵測電路120配置為根據比較輸出時脈
Figure 02_image007
的工作週期與目標值
Figure 02_image021
來接收輸出時脈
Figure 02_image007
及輸出一邏輯訊號
Figure 02_image013
。控制器130配置為接收邏輯訊號
Figure 02_image013
並輸出控制訊號
Figure 02_image015
。
控制訊號
Figure 02_image015
為數值訊號。核心電路110執行一工作週期校正程序，以使輸出時脈
Figure 02_image007
的工作週期與輸入時脈
Figure 02_image005
的工作週期相差一由控制訊號
Figure 02_image015
決定的量，且控制訊號
Figure 02_image015
的值越大會導致輸出時脈
Figure 02_image007
的工作週期越大。
為了方便說明，於後將輸入時脈
Figure 02_image005
簡化為
Figure 02_image005
表示、輸出時脈
Figure 02_image007
簡化為
Figure 02_image007
表示、邏輯訊號
Figure 02_image013
簡化為
Figure 02_image013
表示以及控制訊號
Figure 02_image015
簡化為
Figure 02_image015
表示。
工作週期偵測電路120根據以下式子（式1）輸出邏輯訊號
Figure 02_image013
：
Figure 02_image023
………………………………（式1）
於此，
Figure 02_image025
代表輸出時脈
Figure 02_image007
的工作週期。
在一實施例中，控制訊號
Figure 02_image015
為整數值，且控制器130根據式2來週期性的更新控制訊號
Figure 02_image015
的值。
Figure 02_image027
……………………（式2）
於此，
Figure 02_image029
表示為更新前控制訊號
Figure 02_image015
的舊值，而
Figure 02_image031
表示為更新後控制訊號
Figure 02_image015
的新值。
核心電路110包含一編碼器119以及多個工作週期校正緩衝器。編碼器119配置為將控制訊號
Figure 02_image015
編碼為多個數位字。多個工作週期校正緩衝器以一級聯拓撲（cascade topology）配置，並分別由所述多個控制字（control words）來控制。舉例來說，但並不以此為限，四個工作週期校正緩衝器111、112、113及114為分別由四個數位字
Figure 02_image033
來控制。四個工作週期校正緩衝器111、112、113及114皆由同一電路來實例化。其中，同一電路為具有標示為「
Figure 02_image001
」的輸入接腳、標示為「
Figure 02_image003
」的輸出接腳以及標示為「 C」的控制接腳的電路。在核心電路110中，具有三個中間時脈
Figure 02_image035
。在核心電路110中的每個工作週期校正緩衝器根據透過控制接腳C接收的控制字，來透過輸入接腳
Figure 02_image001
接收一輸入及透過輸出接腳
Figure 02_image003
輸出一輸出。具體來說，工作週期校正緩衝器111（工作週期校正緩衝器112、113及114）根據透過控制接腳C接收的數位字
Figure 02_image037
（
Figure 02_image039
）的控制，來透過其輸入接腳
Figure 02_image001
接收輸入時脈
Figure 02_image005
（中間時脈
Figure 02_image035
）並透過其輸出接腳
Figure 02_image003
輸出中間時脈
Figure 02_image041
（中間時脈
Figure 02_image043
及輸出時脈
Figure 02_image007
）。四個數位字
Figure 02_image033
中的每一個都是介於0至
Figure 02_image045
（包含0和
Figure 02_image045
）的整數值，其中
Figure 02_image045
為大於0的偶數。每個工作週期校正緩衝器執行一工作週期校正，以使透過其輸入接腳
Figure 02_image001
接收的第一時脈與透過其輸出接腳
Figure 02_image003
輸出的第二時脈之間具有工作週期上的差異，且該差異的差異量為透過其控制接腳C接收的控制字來控制。其中控制字的值越大會導致第二時脈的工作週期越大。
在一實施例中，控制訊號
Figure 02_image015
根據以下方式（式3）被編碼為四個數位字
Figure 02_image033
：
Figure 02_image047
（式3）
對於i=0,1,2,3，
Figure 02_image045
=6的示範例的編碼表如下所示：
Figure 02_image015
 0,1,2,3,4,5,6 7,8,9,10,11,12 13,14,15,16,17,18 19,20,21,22,23,24
Figure 02_image037
 0,1,2,3,4,5,6 6 6 6
Figure 02_image049
 0 1,2,3,4,5,6 6 6
Figure 02_image051
 0 0 1,2,3,4,5,6 6
Figure 02_image053
 0 0 0 1,2,3,4,5,6
由上述可見控制訊號
Figure 02_image015
相同於數位字
Figure 02_image055
，且當控制訊號
Figure 02_image015
增加時，每個數位字
Figure 02_image033
保持不變或是增加。
圖2繪示工作週期校正緩衝器200的示意圖，其中工作週期校正緩衝器200可實例化以實現工作週期校正緩衝器111、112、113及114。工作週期校正緩衝器200根據透過控制接腳C接收的控制字
Figure 02_image057
，來透過輸入接腳
Figure 02_image001
接收一第一時脈
Figure 02_image059
及透過輸出接腳
Figure 02_image003
輸出一第二時脈
Figure 02_image061
。工作週期校正緩衝器200包含一第一反相緩衝器INV1及一第二反相緩衝器INV2。第一（第二）反相緩衝器INV1（INV2）包含一第一（第二）P型金屬氧化半導體電晶體MP1（MP2）、經由第一（第三）數位字
Figure 02_image063
控制的一第一（第二）P型可調諧電阻RP1（RP2）、一第一（第二）N型金屬氧化半導體電晶體MN1（MN2）及經由第二（第四）數位字
Figure 02_image065
控制的一第一（第二）N型可調諧電阻RN1（RN2）。第一（第二）P型金屬氧化半導體電晶體MP1（MP2）及第一（第二）P型可調諧電阻RP1（RP2）形成一第一（第二）上拉電路PU1（PU2）；第一（第二）N型金屬氧化半導體電晶體MN1（MN2）及第一（第二）N型可調諧電阻RN1（RN2）形成一第一（第二）下拉電路PD1（PD2）。工作週期校正緩衝器200更包含一編碼器210配置為將控制字
Figure 02_image057
編碼為四個數位字
Figure 02_image067
。第一P型金屬氧化半導體電晶體MP1、第二P型金屬氧化半導體電晶體MP2、第一N型金屬氧化半導體電晶體MN1及第二N型金屬氧化半導體電晶體MN2皆具有相同的導通電阻。第一P型可調諧電阻RP1與第二P型可調諧電阻RP2為相同之電路，但被個別控制，第一N型可調諧電阻RN1與第二N型可調諧電阻RN2為相同之電路，但被個別控制。除了編碼器210之外，工作週期校正緩衝器200已在正在申請中之相關美國專利申請案16/876,165作說明，於此無需再詳細說明。需要說明的為編碼器210。
四個數位字
Figure 02_image069
皆為範圍在0至
Figure 02_image071
之間的整數值（包含0及
Figure 02_image071
），其中
Figure 02_image071
為
Figure 02_image073
。在一實施例中，編碼器210實現以下所示之編碼示例：
Figure 02_image075
……………………（式4）
Figure 02_image077
……………………（式5）
Figure 02_image079
……………………………………（式6）
Figure 02_image081
……………………………………（式7）
Figure 02_image045
=6及因此
Figure 02_image071
=3的示範例的編碼表如下所示：
Figure 02_image057
 0 1 2 3 4 5 6
Figure 02_image083
 0 0 0 0 1 2 3
Figure 02_image085
 0 1 2 3 3 3 3
Figure 02_image087
 3 2 1 0 0 0 0
Figure 02_image089
 3 3 3 3 2 1 0
式6可以表示為數位字
Figure 02_image087
與數位字
Figure 02_image085
彼此互補（complementary）。同樣的，式7可以表示為數位字
Figure 02_image089
與數位字
Figure 02_image083
彼此互補。
如正在申請中之相關美國專利申請案16/876,165所作之說明，當數位字
Figure 02_image083
（
Figure 02_image091
）為0時，第一（第二）P型可調諧電阻RP1（RP2）的阻值為0，且在數位字
Figure 02_image083
（
Figure 02_image091
）增加時，第一（第二）P型可調諧電阻RP1（RP2）的阻值增加；當數位字
Figure 02_image085
（
Figure 02_image093
）為其最大值
Figure 02_image071
（例如示例所示之
Figure 02_image071
為3）時，第一（第二）N型可調諧電阻RN1（RN2）的阻值為0，且在數位字
Figure 02_image085
（
Figure 02_image093
）降低時，第一（第二）P型可調諧電阻RP1（RP2）的阻值增加。當控制字
Figure 02_image057
增加時，經由數位字
Figure 02_image083
控制的第一P型可調諧電阻RP1的阻值及經由數位字
Figure 02_image089
控制的第二N型可調諧電阻RN2的阻值為保持不變或是增加，而經由數位字
Figure 02_image085
控制的第一N型可調諧電阻RN1的阻值及經由數位字
Figure 02_image087
控制的第二P型可調諧電阻RP2的阻值為降低或是保持不變。因此，當控制字
Figure 02_image057
增加時，第一上拉電路PU1的上拉電阻及第一下拉電路PD1的下拉電阻之間的差異總是增加，第二下拉電路PD2的下拉電阻及第二上拉電路PU2的上拉電阻之間的差異總是增加。因此，如正在申請中之相關美國專利申請案16/876,165所作之說明，當控制字
Figure 02_image057
增加時，第二時脈
Figure 02_image061
的工作週期將增加。
當控制訊號
Figure 02_image015
增加時，每個數位字
Figure 02_image033
為保持不變或是增加，致使工作週期校正緩衝器111、112、113及114的工作週期校正為保持不變或是增加。因此，當控制訊號
Figure 02_image015
增加時，輸出時脈
Figure 02_image007
的工作週期總是增加。
P型可調諧電阻（例如圖2所示之第一P型可調諧電阻RP1及第二P型可調諧電阻RP2）包含配置為形成一傳導路徑的串聯連接的多個電阻以及分別經由多個邏輯訊號控制的多個P型金屬氧化半導體電晶體，並配置為短路（short）部分的傳導路徑。其中邏輯訊號分別實現控制P型可調諧電阻的數位字（例如圖2所示之數位字
Figure 02_image083
及數位字
Figure 02_image087
）。因此，P型可調諧電阻的阻值可以根據數位字來調諧。
N型可調諧電阻（例如圖2所示之第一N型可調諧電阻RN1及第二N型可調諧電阻RN2）包含配置為形成一傳導路徑的串聯連接的多個電阻以及分別經由多個邏輯訊號控制的多個N型金屬氧化半導體電晶體，並配置為短路部分的傳導路徑。其中邏輯訊號分別實現控制N型可調諧電阻的數位字（例如圖2所示之數位字
Figure 02_image085
及數位字
Figure 02_image089
）。因此，N型可調諧電阻的阻值可以根據數位字來調諧。
P型可調諧電阻及N型可調諧電阻的各種實施例已在正在申請中之相關美國專利申請案16/876,165中詳細描述及揭露，因此於此不再重複贅述。
圖3繪示可以用於實現工作週期偵測電路120的工作週期偵測電路300之示意圖。工作週期偵測電路300包含一低通濾波器310、一電阻分壓器320及一比較器330。低通濾波器310包含電阻311及電容312。電阻分壓器320包含電阻321及電阻322。低通濾波器310接收輸出時脈
Figure 02_image007
及輸出一平均電壓
Figure 02_image095
，平均電壓
Figure 02_image095
代表輸出時脈
Figure 02_image007
的一工作週期。例如若輸出時脈
Figure 02_image007
的工作週期為40%，平均電壓
Figure 02_image095
將為大約
Figure 02_image097
。需注意的是，接地節點
Figure 02_image019
為0伏特。電阻分壓器320輸出呈現目標值
Figure 02_image021
的一目標電壓
Figure 02_image099
，目標電壓
Figure 02_image099
為輸出時脈
Figure 02_image007
的工作週期的目標值。分別以
Figure 02_image101
來表示電阻321及電阻322的阻值。
Figure 02_image103
為根據式8來被選擇。
Figure 02_image105
……………………………………（式8）
目標電壓
Figure 02_image099
為根據式9來建立。
Figure 02_image107
……………………………（式9）
比較器330將平均電壓
Figure 02_image095
與目標電壓
Figure 02_image099
進行比較，並輸出邏輯訊號
Figure 02_image013
，以表示平均電壓
Figure 02_image095
是否高於目標電壓
Figure 02_image099
。當平均電壓
Figure 02_image095
高（低）於目標電壓
Figure 02_image099
時，邏輯訊號
Figure 02_image013
為1（0），並表示輸出時脈
Figure 02_image007
的工作週期為大（小）於目標值
Figure 02_image021
。當輸出時脈
Figure 02_image007
的工作週期為大（小）於目標值
Figure 02_image021
，則邏輯訊號
Figure 02_image013
為1（0），控制器130降低（增加）控制訊號
Figure 02_image015
的值，致使輸出時脈
Figure 02_image007
的工作週期降低（增加）。因此，輸出時脈
Figure 02_image007
的工作週期以閉迴路的方式校準為約相同於目標值
Figure 02_image021
。
本領域的通常知識者將很容易觀察到，在保留本揭露的教示之同時，可以對裝置和方法進行許多修改及變化。因此，上述揭露不應被解釋為僅由所附權利請求的界線來界定。
100:自校準的工作週期校正電路 110:核心電路 111至114:工作週期校正緩衝器
Figure 02_image001
:輸入接腳
Figure 02_image003
:輸出接腳 C:控制接腳 119:編碼器 120:工作週期偵測電路 130:控制器
Figure 02_image005
:輸入時脈
Figure 02_image007
:輸出時脈
Figure 02_image009
:數位字
Figure 02_image011
:中間時脈
Figure 02_image013
:邏輯訊號
Figure 02_image015
:控制訊號 200:工作週期校正緩衝器 INV1:第一反相緩衝器 PU1:第一上拉電路 MP1:第一P型金屬氧化半導體電晶體 RP1:第一P型可調諧電阻 PD1:第一下拉電路 RN1:第一N型可調諧電阻 MN1:第一N型金屬氧化半導體電晶體 INV2:第二反相緩衝器 PU2:第二上拉電路 MP2:第二P型金屬氧化半導體電晶體 RP2:第二P型可調諧電阻 PD2:第二下拉電路 RN2:第二N型可調諧電阻 MN2:第二N型金屬氧化半導體電晶體
Figure 02_image017
:電源節點
Figure 02_image019
:接地節點
Figure 02_image059
:第一時脈
Figure 02_image061
:第二時脈 210:編碼器
Figure 02_image057
:控制字
Figure 02_image109
:數位字 300:工作週期偵測電路 310:低通濾波器 311:電阻 312:電容
Figure 02_image095
:平均電壓 320:電阻分壓器 321:電阻 322:電阻
Figure 02_image099
:目標電壓 330:比較器
[圖1]繪示根據本發明一實施例中的自校準的工作週期校正電路的示意圖。 [圖2]繪示工作週期校正緩衝器的示意圖。 [圖3]繪示工作週期偵測電路的示意圖。
100:自校準的工作週期校正電路 110:核心電路 111至114:工作週期校正緩衝器
Figure 01_image001
:輸入接腳
Figure 01_image003
:輸出接腳 C:控制接腳 119:編碼器 120:工作週期偵測電路 130:控制器
Figure 01_image005
:輸入時脈
Figure 01_image007
:輸出時脈
Figure 01_image009
:數位字
Figure 01_image011
:中間時脈
Figure 01_image013
:邏輯訊號
Figure 01_image015
:控制訊號

Claims (10)

  1. 一種自校準的低雜訊工作週期校正電路，包含： 一核心電路，配置為根據一控制訊號來接收一輸入時脈及輸出一輸出時脈，該核心電路包含： 一編碼器，配置為將該控制訊號編碼為多個控制字；以及 多個工作週期校正緩衝器，以一級聯拓撲配置，並分別由該些控制字來控制； 一工作週期偵測電路，配置為根據比較該輸出時脈的一工作週期及一目標值來輸出一邏輯訊號；以及 一控制器，配置為根據該邏輯訊號來輸出該控制訊號，其中： 該些控制字的總和相同於該控制訊號的值； 各該工作週期校正緩衝器分別由對應的該些控制字中的其中之一來控制，各該工作週期校正緩衝器包含級聯的一第一反相緩衝器及一第二反相緩衝器，該第一反相緩衝器包含一第一P型金屬氧化半導體電晶體、一第一P型可調諧電阻、一第一N型金屬氧化半導體電晶體及一第一N型可調諧電阻，該第二反相緩衝器包含一第二P型金屬氧化半導體電晶體、一第二P型可調諧電阻、一第二N型金屬氧化半導體電晶體及一第二N型可調諧電阻；以及 對應的各該控制字的值增加致使該第一P型可調諧電阻與該第一N型可調諧電阻之間的電阻差增加，及致使該第二N型可調諧電阻與該第二P型可調諧電阻之間的電阻差增加。
  2. 如請求項1所述之自校準的低雜訊工作週期校正電路，其中對應的該控制字被編碼為一第一字、一第二字、一第三字及一第四字，並分別配置為控制該第一P型可調諧電阻、該第一N型可調諧電阻、該第二P型可調諧電阻及該第二N型可調諧電阻。
  3. 如請求項2所述之自校準的低雜訊工作週期校正電路，其中該第一P型可調諧電阻包含： 串聯連接的多個電阻，配置為形成一傳導路徑；以及 額外多個P型金屬氧化半導體電晶體，分別由從該第一字編碼的多個邏輯訊號來控制，並配置為使部分的該傳導路徑短路。
  4. 如請求項3所述之自校準的低雜訊工作週期校正電路，其中該第二P型可調諧電阻相同於該第一P型可調諧電阻，只是該第一字被該第三字所取代。
  5. 如請求項2所述之自校準的低雜訊工作週期校正電路，其中該第一N型可調諧電阻包含： 串聯連接的多個電阻，配置為形成一傳導路徑；以及 額外多個N型金屬氧化半導體電晶體，分別由從該第二字編碼的多個邏輯訊號來控制，並配置為使部分的該傳導路徑短路。
  6. 如請求項5所述之自校準的低雜訊工作週期校正電路，其中該第二N型可調諧電阻相同於該第一N型可調諧電阻，只是該第二字被該第四字所取代。
  7. 如請求項2所述之自校準的低雜訊工作週期校正電路，其中該第一字與該第四字互補，該第二字與該第三字互補。
  8. 如請求項1所述之自校準的低雜訊工作週期校正電路，其中該工作週期偵測電路包含： 一低通濾波器，接收該輸出時脈，並輸出對應該輸出時脈的該工作週期的一平均電壓，該低通濾波器包含： 一電阻分壓器，配置為將一電源電壓分壓為對應該目標值的一目標電壓；以及 一比較器，配置為根據該平均電壓及該目標電壓之間的差值來輸出該邏輯訊號。
  9. 如請求項1所述之自校準的低雜訊工作週期校正電路，其中在該邏輯訊號為高時，該控制器降低該控制訊號，並在該邏輯訊號為低時，該控制器提升該控制訊號。
  10. 一種自校準的低雜訊工作週期校正方法，包含： 根據以一核心電路的一控制訊號來轉換一輸入時脈為一輸出時脈，其中該核心電路包含： 一編碼器，配置為將該控制訊號編碼為多個控制字；以及 多個工作週期校正緩衝器，以一級聯拓撲配置，並分別由該些控制字來控制； 以一工作週期偵測電路來根據比較該輸出時脈的一工作週期及一目標值來輸出一邏輯訊號；以及 根據該邏輯訊號更新該控制訊號，其中： 該些控制字的總和相同於該控制訊號的值； 各該工作週期校正緩衝器分別由對應的該些控制字中的其中之一來控制，各該工作週期校正緩衝器包含級聯的一第一反相緩衝器及一第二反相緩衝器，該第一反相緩衝器包含一第一P型金屬氧化半導體電晶體、一第一P型可調諧電阻、一第一N型金屬氧化半導體電晶體及一第一N型可調諧電阻，該第二反相緩衝器包含一第二P型金屬氧化半導體電晶體、一第二P型可調諧電阻、一第二N型金屬氧化半導體電晶體及一第二N型可調諧電阻；以及 對應的各該控制字的值增加致使該第一P型可調諧電阻與該第一N型可調諧電阻之間的電阻差增加，及致使該第二N型可調諧電阻與該第二P型可調諧電阻之間的電阻差增加。
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