JPS63240609A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体集積回路に係り、特に電源投入時に異常
電流の発生を防止するための回路に関する。

〔従来の技術］ ＭＯ５型電界効果トランジスタ（以下、ＭＯＳトランジ
スタという）で構成された半導体集積回路には、電源投
入後内部回路が安定動作可能な電圧レベルに達するまで
の間、内部回路はに電源と接地との間に異常な電流が流
れることがある。これは内部回路が未だ初期化されてい
ないので、発振したり、電源側のＭＯＳ）ランジスタと
接地側のＭＯＳ）ランジスタとが同時的にオン状態とな
り、いわゆるオン−オン状態となって内部回路に貫通電
流の経路が形成されるためと考えられる。

この様に電源投入時に半導体集積回路に異常電流が流れ
ると、かかる半導体集積回路を多数使用したシステムで
は電源電圧供給装置の能力を超えることがあり、上述の
安定動作可能な電圧レベルに達するのに長時間を要する
という欠点を有するようになる。それでかかる欠点を除
去せんとして上記異常電流を制限するための回路を半導
体集積回路に形成していた。

かかる異常電流を制限するための回路としては第４図に
示すものが知られており、第４図に示された回路を従来
例として説明する。図に於て、ＱＰ２１乃至ＱＰ２３は
Ｐチャンネル型ＭＯ５）ランジスタ、ＱＮ２１乃至ＱＮ
２２はＮチャンネル型ＭＯＳ）ランジスタを示しており
、トランジスタＱＮ２１はトランジスタＱＰ２１．ＱＰ
２２に比べて電流能力が格段に劣っており、トランジス
タＱＰ２３はトランジスタＱＮ２２に比べて電流能力が
格段に劣っている。Ｉ２１とＩ２２とはインバータを、
Ｎ２１乃至Ｎ２４は節点をそれぞれ示している。出力信
号ＰＯＮは半導体集積回路中の異常電流の流れる可能性
のある回路のスイッチに制御信号として供給される。

次に、従来例の動作を第５図を参照して説明する。電源
の投入前は全節点と出力信号ＰＯＮは接地レベルである
。説明を容易にするためにＰチャンネルトランジスタの
しきい値をＶｔｐ、Ｎチャンネルトランジスタのしきい
値をＶｔｎとし、１Ｖｔｐｌ＝Ｖｔｎとすると、電源レ
ベルがＩＶｔｐｌを超えるまでは全トランジスタはオン
しないので、全節点は接地レベル近傍のフローティング
状態にある。

その後、電源レベルがＩＶｔｐｌを超え、２１ｖｔｐ　
Ｉに達するまではトランジスタＱＰ２１とＱＮ２１とは
オンしているが、トランジスタＱＰ２２はオフしている
ので、節点Ｎ２２は接地レベルにほぼ等しい低レベルに
維持される。従って、インバータを３つ介して外部に送
出される出力活号ＰＯＮは電源レベルとほぼ等しい高レ
ベルとなる。この高レベルの出力信号ＰＯＮの供給され
る内部回路のスイッチ（図示せず）はオフ状態になり、
異常電流の経路は遮断される。

やがて、電源レベルが、２ＩＶｔｐｌ以上になると、節
点Ｎ２１の電位もＩＶｔｐｌ以上になるので、トランジ
スタＱＰ２２もオンする。その結果、節点Ｎ２２の電位
は３つのトランジスタＱＰ２１、ＱＰ２２．ＱＮ２１の
オン抵抗比で定まる。

トランジスタＱＮ２１はトランジスタＱＰ２１゜Ｑ’Ｐ
　２２に比べてその能力が極端に低いので、節点Ｎ２２
の電位は電源レベルより２１Ｖｔｐｌだけ電位差を維持
したまま上昇してゆく。やがて、節点Ｎ２２の電位がト
ランジスタＱＮ２２のしきい値を超えると、トランジス
タＱＰ２３はトランジスタＱＮ２２よりその能力が低い
ので、今度は節点Ｎ２３がほぼ接地レベルの低レベルに
なる。

その結果、出力信号ＰＯＮは低レベルに移行し、内部回
路のスイッチはオン状態となり、内部回路は活性可能状
態になる。その結果、内部回路は通常の動作が可能にな
る。

この様に、内部回路に異常電流が流れることがないよう
に電源レベルが３ＩＶｔｐｌ以上になるまでは、内部回
路の以上電流が流れそうな経路を強制的にオフさせ、電
源をスムーズに立ち上がらせている。尚、通常の安定動
作電源レベルは５ＩＶｔｐｌ以上である。

［発明が解決しようとする問題点コ しかしながら、上記従来例にあっては電源レベルが安定
電位付近にまで上昇すると出力信号ＰＯＮが低レベルに
移行するので、電源投入時から外部クロックが活性状態
にあると、電源レベル安定後の初期化用ダミーサイクル
の実施前に内部回路が活性化されてデータが外部に送出
されることがあり、そのために多量の電流が消費される
という問題点があった。

本発明の目的は電源投入時の消費電力を低減できる半導
体集積回路を提供することである。

Ｅ問題点を解決するための手段］ 本発明は、外部クロックに基づき機能し、２つの互いに
異なる電位間に電流経路を形成可能な内部回路と、電源
投入後電源電圧が一定レベルになると出力を第１レベル
から第２レベルに移行させ、更に所定レベルになると再
び出力を第２レベルから第１レベルに移行させる第１回
路と、該第１回路の出力に基づき制御信号を形成する制
御信号形成回路と、上記制御信号が第１レベルなら内部
回路の電流経路を形成可能にし、一方、制御信号が第２
レベルなら上記電流経路を強制的に遮断するスイッチ手
段とを備えた半導体集積回路において、上記制御信号か
第２レベルの間に上記外部クロックが活性状態になると
第１回路の出力が第２レベルから第１レベルに移行した
後も外部クロックが不活性状態になるまで制御信号形成
回路に第２レベルの制御信号を発生させる論理回路をさ
らに設けたことを特徴としている。

［発明の作用］ 上記構成に係る半導体集積回路では、電源投入時など電
源電圧が一定レベルから所定レベルに至る間は制御信号
形成回路が第２レベルの出力に基づき第２レベルの制御
信号を形成する。従って、スイッチ手段は内部回路の電
流経路を強制的に遮断し、異常電流の発生を防止する。

一方、制御信号が第２レベルを維持している間に、外部
クロックが活性状態になった場合には、論理回路が第１
回路の出力が第２レベルから第１レベルに移行しても制
御信号を第２レベルに維持するので、スイッチ手段は電
流経路を強制的に遮ｗ７１ハ外部クロックに基づき内部
回路が機能して多量の電流を消費するのを防止する。

［実施例コ 以下、本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例を示す電気回路図である。図
に於て、ＱＰＩ乃至ＱＰ３はＰチャンネル型ＭＯ３）ラ
ンジスタであり、ＱＮＩ乃至ＱＮ３はＮチャンネル型Ｍ
Ｏ５）ランジスタである。

トランジスタＱＮ２とＱＰ３とはトランジスタＱＰｉ、
ＱＰ２とトランジスタＱＮ３とに比べてそれらの能力が
それぞれ極端に低く設定されている。

また、１１乃至Ｉ７はインバータを、ＮＯＩはＮＯＲ回
路を、ＮＡＩはＮＡＮＤ回路を、Ｎ１乃至Ｎｉｌは節点
をそれぞれ示している。

さらに具体的に説明すると、トランジスタＱＰ１のソー
スは電源に、そのゲートとドレインとは共通接続されて
いる。トランジスタＱＰ２のゲートとドレインとはトラ
ンジスタＱＮＩのゲートとドレインと共に節点Ｎ２に接
続されており、この節点Ｎ２はトランジスタＱＮ２のド
レインとトランジスタＱＰ３、ＱＮ３で構成されるイン
バータの人力にも接続されている。

また、トランジスタＱＮＩのドレインとトランジスタＱ
Ｎ２のゲートとは電源に接続されている。

トランジスタＱＰ３．ＱＮ３で構成されるインバータの
出力はインバータ１１、■２を順次経てＮＯＲ回路ＮＯ
Ｉの一方の人力に供給され、ＮＯＲ回路ＮＯＩの他方の
人力にはＮ　Ａ　Ｎ　Ｄ回路ＮＡＩの出力がインバータ
Ｉ７を経て供給されている。

このＮ　Ａ　Ｎ　Ｄ回１ＮＡ１の一方の人力には外部ク
ロックφがインバータエル乃至■６を経た後に印可され
ており、その他方には上記ＮＯＲ回路Ｎ。

１の出力をインバータ■３て反転させた制御信号ＰＯＮ
が供給されている。外部クロックφはデータ出力バッフ
ァ等多量の電流を消費する回路の活性化信号として機能
する。これに対して、上記制御信号ＰＯＮは上記出力デ
ータバッフ７等の電源から接地に至る電流経路を遮断、
または導通させる。即ち、制御信号ＰＯＮが高レベルの
ときには電流経路が遮断され、反対に低レベルになると
電流経路は導通可能になる。

次に、第２図乃至第３図を参照しつつ一実施例の動作を
説明する。尚、説明の簡略を図るために、Ｐチャンネル
ＭＯ５）ランジスタのしきい値ＶｔｐとＮチャンネルＭ
ＯＳ）ランジスタのしきい値Ｖｔｎとには、１Ｖｔｐｌ
＝Ｖｔｎの関係が成立するものとする。

電源投入前の全節点及び制御信号ＰＯＮは接地レベルに
あり、電源投入後に電源レベルがＩＶｔｐｌに達すると
トランジスタＱＰＩ、ＱＮ２はオンし、節点Ｎ２は接地
レベルにある。従って、節点Ｎ５はほぼ電源レベルの高
レベルになり、外部クロックφは電源レベルが完全に安
定レベルに達するまで低レベルであり、活性状態である
ものとすると、インバータＩ７の出力が高レベルなので
ＮＯＲ回路ＮＯＩの出力は低レベルになり、制御信号Ｐ
ＯＮは高レベルになる。従って、出力データバッファ等
の電流経路は強制的に遮断される。

次に、電源レベルが１Ｖｔｐｌ乃至２１ＶｔｐＯ間は節
点Ｎ１は接地レベルからＩＶｔｐｌに向かって上昇する
が、トランジスタＱＰ２は依然オフ状態を維持するので
節点Ｎ２は低レベルのままである。やがて、電源レベル
が２１Ｖｔｐｌ乃至３＋ｖｔｐ＋の間を上昇するときに
は、トランジスタＱＰ２がオンするが、トランジスタＱ
Ｎ２の能力はトランジスタＱＰＩ、ＱＰ２に比べると格
段に劣るので、節点Ｎ２の電位は上昇するもののＯ乃至
ＩＶｔｐｌ＝Ｖｔｎの範囲に留まり、トランジスタＱＮ
３はオフ状態にある。その結果、節点Ｎ３は電源レベル
と共に上昇し、制御信号Ｐ。

Ｎは高レベルを維持している。

次に、電源レベルが３１Ｖｔｐｌを超えると、節点Ｎ２
の電位はＩＶｔｐｌ＝Ｖｔｎを超え、トランジスタＱＮ
３はオンする。トランジスタＱＰ３の能力はトランジス
タＱＮ３の能力に比べると極端に低いので、節点Ｎ３は
ほぼ接地レベルの低レベルになる。外部クロックφが低
レベルを維持している限り、ＮＯＲ回路Ｎｏｔの他方の
人力にはインバータＩ７から高レベルが供給されている
ので、ＮＯＲ回路ＮＯＩは低レベルを出力し、制御信号
ＰＯＮは高レベルを維持する。従って、出力データバッ
ファ等は不活性状態、換言すると電流経路の遮断された
状態となる。

やがて、節点Ｎ５が低レベルに移行し、電源が安定する
と、通常のサイクルに移行する前に外部クロックφは必
ずリセットされ、高レベルから低レベルに移行する。外
部クロックφが高レベルに移行すると、節点Ｎ５は低レ
ベルになり、節点Ｎ１１も低レベルになる。その結果、
ＮＯＲ回路Ｎ０１の両方の入力には低レベルが供給され
て高レベルの出力を発生させる。従って、制御信号ＰＯ
Ｎは低レベルに移行し、出力データバッフ７等は活性化
可能になる。このようにして制御信号ＰＯＮか一旦、低
レベルに移行すると、この低レベルがラッチされ、電源
が切れるまで低レベルを維持する。また、トランジスタ
ＱＮＩは瞬断時に節点Ｎ２の電荷を素早く抜き、再び電
源が入ったときに同様の効果を得られるように設けられ
ている。

上記トランジスタＱＮ１．ＱＮ２．ＱＮ３．ＱＰＩ、Ｑ
Ｐ２．ＱＰ３とインバータ■１、Ｉ２とは全体として第
１回路１００を構成しており、インバータＩ３は制御信
号形成回路を構成している。

また、インバータ■４乃至Ｉ７とＮＡＮＤ回路ＮＡ１と
ＮＯＲ回路ＮＯＩとは論理回路１０１を構成している。

［発明の効果コ 以上説明してきたように、本発明では電源投入時に外部
クロックが活性状態であっても内部回路の電流経路は強
制的に遮断され、電流の消費が抑制されるという効果が
得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す電気回路図、第２図は
一実施例の主要接点における電圧の変化を示すグラフ、 第３図は外部クロックの電位変化を示すグラフ、第４図
は従来例の構成を示す電気回路図、第５図は従来例の主
要接点における電圧の変化を示すグラフである。 １００・・・・・・・・第１回路、 １０１・・・・・・・・論理回路、 ＱＰＩ乃至 ＱＰ３・・・・・ＰチャンネルＭＯＳ トランジスタ、 ＱＮＩ乃至ＱＮ３・・・ＮチャンネルＭＯＳトランジス
タ、 １１、Ｉ２、 ■４乃至■７・・・インバータ、 ■３・・・・・・・・・インバータ（制御信号形成回路
） ＮＯＩ・・・・φ・・・ＮＯＲ回路、 ＮＡＩ・・・・・・・・Ｎ　Ａ　Ｎ　Ｄ回路。

Claims (1)

1. 【特許請求の範囲】 外部クロックに基づき機能し、２つの互いに異なる電位
   間に電流経路を形成可能な内部回路と、電源投入後電源
   電圧が一定レベルになると出力を第１レベルから第２レ
   ベルに移行させ、更に所定レベルになると再び出力を第
   ２レベルから第１レベルに移行させる第１回路と、 該第１回路の出力に基づき制御信号を形成する制御信号
   形成回路と、 上記制御信号が第１レベルなら内部回路の電流経路を形
   成可能にし、一方、制御信号が第２レベルなら上記電流
   経路を強制的に遮断するスイッチ手段とを備えた半導体
   集積回路において、 上記制御信号が第２レベルの間に上記外部クロックが活
   性状態になると第１回路の出力が第２レベルから第１レ
   ベルに移行した後も外部クロックが不活性状態になるま
   で制御信号形成回路に第２レベルの制御信号を発生させ
   る論理回路をさらに設けたことを特徴とする半導体集積
   回路。