CN113691242B - 自校准的低噪声工作周期校正电路及其方法 - Google Patents
自校准的低噪声工作周期校正电路及其方法 Download PDFInfo
- Publication number
- CN113691242B CN113691242B CN202110404491.6A CN202110404491A CN113691242B CN 113691242 B CN113691242 B CN 113691242B CN 202110404491 A CN202110404491 A CN 202110404491A CN 113691242 B CN113691242 B CN 113691242B
- Authority
- CN
- China
- Prior art keywords
- duty cycle
- tunable resistor
- type tunable
- word
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 10
- 239000000872 buffer Substances 0.000 claims abstract description 54
- 238000001514 detection method Methods 0.000 claims abstract description 15
- 229910044991 metal oxide Inorganic materials 0.000 claims description 25
- 150000004706 metal oxides Chemical class 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 25
- 230000000295 complement effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 8
- 101150110971 CIN7 gene Proteins 0.000 description 3
- 101150110298 INV1 gene Proteins 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 3
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
本发明涉及一种自校准的低噪声工作周期校正电路及方法。该电路包含:核心电路,配置为根据控制信号接收输入时钟及输出输出时钟;工作周期检测电路,配置为根据比较输出时钟的工作周期及目标值而输出逻辑信号;以及控制器,配置为根据逻辑信号输出控制信号。核心电路具有编码器,配置为将控制信号编码为多个控制字、以及多个工作周期校正缓冲器以级联拓扑配置,并分别由所述控制字控制。
Description
技术领域
本公开包含与2020年5月18日所申请的正在审查中的美国专利申请号16/876,165相关的技术主题,该专利申请案的说明书并入本公开。本发明涉及一种工作周期校正技术,尤其涉及一种有效地减少闪烁噪声(flicker)和电源噪声的工作周期校正电路及其方法。
背景技术
许多现代电子电路需要精确的时钟才能正常运行。时钟是一种电压信号,并在低准位与高准位之间周期性地来回切换。电压信号保持在高准位的时间百分比称为工作周期。许多电路需要特定的时钟工作周期以提供最佳的性能。例如,在同时使用时钟的上升缘及下降缘的多相时钟系统中,通常需要50%的工作周期。然而,时钟的实际工作周期可能会偏离期望值。工作周期校正电路通常用于使时钟具有大约其所需的工作周期。
如正在申请中的相关美国专利申请案16/876,165所述,需要的是一种能有效地降低闪烁噪声及电源或接地的噪声的工作周期校正电路。
发明内容
在一实施例中,提供一种电路。电路包含:一核心电路配置为根据一控制信号来接收一输入时钟及输出一输出时钟,核心电路包含配置为将控制信号编码为多个控制字的一编码器以及分别由控制字来控制并以一级联拓扑配置的多个工作周期校正缓冲器;一工作周期检测电路配置为根据比较输出时钟的一工作周期及一目标值来输出一逻辑信号;以及一控制器配置为根据逻辑信号来输出控制信号。其中:控制字的总和相同于控制信号的值;每个工作周期校正缓冲器分别由对应的控制字中的其中之一来控制,每个工作周期校正缓冲器包含级联的一第一反相缓冲器及一第二反相缓冲器,第一反相缓冲器包含一第一P型金属氧化半导体晶体管、一第一P型可调谐电阻、一第一N型金属氧化半导体晶体管及一第一N型可调谐电阻,第二反相缓冲器包含一第二P型金属氧化半导体晶体管、一第二P型可调谐电阻、一第二N型金属氧化半导体晶体管及一第二N型可调谐电阻;以及对应的每个控制字的值增加致使第一P型可调谐电阻与第一N型可调谐电阻之间的电阻差增加,及致使第二N型可调谐电阻与第二P型可调谐电阻之间的电阻差增加。
在一实施例中,提供一种方法。方法包含:根据以一核心电路的一控制信号来转换一输入时钟为一输出时钟,其中核心电路包含配置为将控制信号编码为多个控制字的一编码器以及分别由控制字来控制并以一级联拓扑配置的多个工作周期校正缓冲器;以一工作周期检测电路来根据比较输出时钟的一工作周期及一目标值来输出一逻辑信号;以及根据逻辑信号更新控制信号。其中:控制字的总和相同于该控制信号的值;每个工作周期校正缓冲器分别由对应的控制字中的其中之一来控制,工作周期校正缓冲器包含级联的一第一反相缓冲器及一第二反相缓冲器,第一反相缓冲器包含一第一P型金属氧化半导体晶体管、一第一P型可调谐电阻、一第一N型金属氧化半导体晶体管及一第一N型可调谐电阻,第二反相缓冲器包含一第二P型金属氧化半导体晶体管、一第二P型可调谐电阻、一第二N型金属氧化半导体晶体管及一第二N型可调谐电阻;以及对应的每个控制字的值增加致使第一P型可调谐电阻与第一N型可调谐电阻之间的电阻差增加,及致使第二N型可调谐电阻与第二P型可调谐电阻之间的电阻差增加。
附图说明
图1示出根据本发明一实施例中的自校准的工作周期校正电路的示意图。
图2示出工作周期校正缓冲器的示意图。
图3示出工作周期检测电路的示意图。
符号说明
100:自校准的工作周期校正电路
110:核心电路
111至114:工作周期校正缓冲器
VI:输入引脚
VO:输出引脚
C:控制引脚
119:编码器
120:工作周期检测电路
130:控制器
Ki:输入时钟
Ko:输出时钟
C0,C1,C2,C3:数位字(digital word,数字字)
V1,V2,V3:中间时钟
Edc:逻辑信号
Cctl:控制信号
200:工作周期校正缓冲器
INV1:第一反相缓冲器
PU1:第一上拉电路
MP1:第一P型金属氧化半导体晶体管
RP1:第一P型可调谐电阻
PD1:第一下拉电路
RN1:第一N型可调谐电阻
MN1:第一N型金属氧化半导体晶体管
INV2:第二反相缓冲器
PU2:第二上拉电路
MP2:第二P型金属氧化半导体晶体管
RP2:第二P型可调谐电阻
PD2:第二下拉电路
RN2:第二N型可调谐电阻
MN2:第二N型金属氧化半导体晶体管
VDD:电源节点
VSS:接地节点
K1:第一时钟
K2:第二时钟
210:编码器
Cx:控制字
W1,W2,W3,W4:数位字
300:工作周期检测电路
310:低通滤波器
311:电阻
312:电容
Va:平均电压
320:电阻分压器
321:电阻
322:电阻
Vt:目标电压
330:比较器
具体实施方式
本发明为针对工作周期校正。尽管说明书描述了多个示范实施例,这些实施例被认为是实现本发明的较佳方式,但是应当理解的是本发明可以以多种方式实现,并不限于以下描述的特定示范例或是实现这些示范例的任何特征的特定方式。在其他情况下,未示出或描述众所周知的细节,以避免使本发明的各方面不清楚。
本领域中技术人员可以理解本公开中使用的与微电子技术有关的用语及基础概念,例如“电压”、“电流”、“信号”、“电源”、“接地”、“互补式金属氧化半导体”、“N型金属氧化半导体”、“P型金属氧化半导体”、“电阻器”、“电阻”及“开关”。像这样的用语是在微电子学的背景下使用的,相关的概念对于本领域中技术人员来说是显而易见的,因此于此不再做详细解释。
对于P型金属氧化半导体晶体管及N型金属氧化半导体晶体管而言,本领域中技术人员可以识别电阻的符号及金属氧化半导体晶体管的符号,并且可以识别“源极”、“栅极”及“漏极”。本领域中技术人员可以阅读包含P型金属氧化半导体晶体管及N型金属氧化半导体晶体管的电路的示意图,并且不需要对于示意图中的一晶体管或一电阻如何与另一晶体管或另一电阻连接作冗赘的描述。本领域中技术人员可以理解伏特、微米、纳米及欧姆。
本公开以工程意义上的方式进行公开。例如,关于两个变数“X”及“Y”,当描述X相同于Y时,即代表X大致相同于Y。例如,X和Y之间的差值为小于特定的工程容差。当描述X为零时,即代表X大致为零。例如,X小于特定的工程容差。当描述X实质上小于Y时,即代表相对于Y而言X可以忽略不计。例如,X与Y之间的比率小于工程容差,因此与Y相比X可以忽略不计。
在整个本公开中,“VDD”表示为一电源节点,“VSS”表示为一接地节点。需注意的是,接地节点为电压准位实质上为零的节点,电源节点为电压准位实质上稳定且大于零的节点。在本公开中,依靠本领域中技术人员的显而易见的背景技术,有时“VDD”表示为在电源节点VDD的电压准位,“VSS”有时表示为在接地节点VSS的电压准位。例如,显而易见的,当描述电源节点VDD为1.05伏特时,意指在电源节点VDD的电压准位为1.05伏特。
在本公开中,信号为一可随时间变化的可变准位的电压,或是可以随时间变化的数值。当信号是电压时,则称为电压信号,且信号在某一时点的准位即代表信号在该时点的状态。当信号为数值时,则称为数值信号,且信号在某一时点的数值即代表信号在该时点的状态。
逻辑信号为具有两种状态的电压信号:低状态及高状态。低状态也称为“0”状态。高状态也称为“1”状态。关于逻辑信号Q,当描述逻辑信号Q为“高”或“低”,即意指逻辑信号Q为处于高状态;或是逻辑信号Q为处于低状态。同样的,当描述逻辑信号Q为1或0时,即意指逻辑信号Q为处于高状态;或是逻辑信号Q为处于低状态。
当逻辑信号从低切换到高时,会经历从低到高的转换。当逻辑信号从高到低时,会经历从高到低的转换。
当使用金属氧化半导体晶体管来实现一开关时,会由一控制信号来控制,且控制信号为施加于金属氧化半导体晶体管的栅极上的逻辑信号。当控制信号为高时,由N型金属氧化半导体晶体管实现的开关为处于“导通状态”。当控制信号为低时,由N型金属氧化半导体晶体管实现的开关为处于“截止状态”。当控制信号为低时,由P型金属氧化半导体晶体管实现的开关为处于“导通状态”。当控制信号为高时,由P型金属氧化半导体晶体管实现的开关为处于“截止状态”。金属氧化半导体晶体管在处于“导通状态”时具有被称为“导通电阻”的电阻,并在处于“截止状态”时具有被称为“截止电阻”的电阻。金属氧化半导体晶体管的截止电阻实质上大于金属氧化半导体晶体管的导通电阻。
若第一逻辑信号和第二逻辑信号总是处于相反的状态,则第一逻辑信号被称为第二逻辑信号的逻辑反转。即,当第一逻辑信号为低时,第二逻辑信号为高;当第一逻辑信号为高时,第二逻辑信号为低。当第一逻辑信号被称为是第二逻辑信号的反转时,第一逻辑信号和第二逻辑信号被称为是彼此互补的。
数位字为一整数值的一数值信号,并可以是由多个逻辑信号的集合根据特定的编码方式来实现。当第一数位字及第二数位字皆被限制在0至最大值之间,且第一数位字及第二数位字的总和相同于最大值时,则第一数位字及第二数位字被称为是彼此互补的。
电路是由晶体管、电阻及/或其他电子装置以特定的方式互相连接的集合,以实现特定的功能。
反相缓冲器配置为接收第一逻辑信号及输出第二逻辑信号。其中第二逻辑信号为第一逻辑信号的逻辑反转。反相缓冲器包含一上拉电路及一下拉电路。第一逻辑信号的高至低转换触发上拉电路将第二逻辑信号上拉至电源节点的电压准位,导致第二逻辑信号发生低至高转换。第一逻辑信号的低至高转换触发下拉电路将第二逻辑信号下拉至接地接点的电压准位,导致第二逻辑信号发生高至低转换。上拉电路的电阻称为上拉电阻。下拉电路的电阻称为下拉电阻。第二逻辑信号完成从低至高的转换所需的时间取决于上拉电阻。第二逻辑信号完成从高至低的转换所需的时间取决于下拉电阻。
图1为本发明根据一实施例的自校准的工作周期校正电路100的示意图。自校准的工作周期校正电路100接收一输入时钟Ki及输出一输出时钟Ko,使输出时钟Ko的工作周期大约相同于目标值Dt,而无论输入时钟Ki的工作周期为如何。自校准的工作周期校正电路100包含一核心电路110、一工作周期检测电路120以及一控制器130。核心电路110配置为根据一控制信号Cctl来接收输入时钟Ki及输出输出时钟Ko。工作周期检测电路120配置为根据比较输出时钟Ko的工作周期与目标值Dt来接收输出时钟Ko及输出一逻辑信号Edc。控制器130配置为接收逻辑信号Edc并输出控制信号Cctl。
控制信号Cctl为数值信号。核心电路110执行一工作周期校正程序,以使输出时钟Ko的工作周期与输入时钟Ki的工作周期相差一由控制信号Cctl决定的量,且控制信号Cctl的值越大会导致输出时钟Ko的工作周期越大。
为了方便说明,于后将输入时钟Ki简化为Ki表示、输出时钟Ko简化为Ko表示、逻辑信号Edc简化为Edc表示以及控制信号Cctl简化为Cctl表示。
工作周期检测电路120根据以下式子(式1)输出逻辑信号Edc:
于此,D0代表输出时钟Ko的工作周期。
在一实施例中,控制信号Cctl为整数值,且控制器130根据式2来周期性的更新控制信号Cctl的值。
于此,表示为更新前控制信号Cctl的旧值,而/>表示为更新后控制信号Cctl的新值。
核心电路110包含一编码器119以及多个工作周期校正缓冲器。编码器119配置为将控制信号Cctl编码为多个数位字。多个工作周期校正缓冲器以一级联拓扑(cascadetopology)配置,并分别由所述多个控制字(control words)来控制。举例来说,但并不以此为限,四个工作周期校正缓冲器111、112、113及114为分别由四个数位字C0、C1、C2及C3来控制。四个工作周期校正缓冲器111、112、113及114皆由同一电路来实例化。其中,同一电路为具有标示为“VI”的输入引脚、标示为“VO”的输出引脚以及标示为“C”的控制引脚的电路。在核心电路110中,具有三个中间时钟V1、V2及V3。在核心电路110中的每个工作周期校正缓冲器根据通过控制引脚C接收的控制字,来通过输入引脚VI接收一输入及通过输出引脚VO输出一输出。具体来说,工作周期校正缓冲器111(工作周期校正缓冲器112、113及114)根据通过控制引脚C接收的数位字C0(C1、C2及C3)的控制,来通过其输入引脚VI接收输入时钟Ki(中间时钟V1、V2及V3)并通过其输出引脚VO输出中间时钟V1(中间时钟V2、V3及输出时钟Ko)。四个数位字C0、C1、C2及C3中的每一个都是介于0至Cmax(包含0和Cmax)的整数值,其中Cmax为大于0的偶数。每个工作周期校正缓冲器执行一工作周期校正,以使通过其输入引脚VI接收的第一时钟与通过其输出引脚VO输出的第二时钟之间具有工作周期上的差异,且该差异的差异量为通过其控制引脚C接收的控制字来控制。其中控制字的值越大会导致第二时钟的工作周期越大。
在一实施例中,控制信号Cctl根据以下方式(式3)被编码为四个数位字C0、C1、C2及C3:
对于i=0,1,2,3,Cmax=6的示范例的编码表如下所示:
Cctl | 0,1,2,3,4,5,6 | 7,8,9,10,11,12 | 13,14,15,16,17,18 | 19,20,21,22,23,24 |
C0 | 0,1,2,3,4,5,6 | 6 | 6 | 6 |
C1 | 0 | 1,2,3,4,5,6 | 6 | 6 |
C2 | 0 | 0 | 1,2,3,4,5,6 | 6 |
C3 | 0 | 0 | 0 | 1,2,3,4,5,6 |
由上述可见控制信号Cctl相同于数位字C0、C1、C2及C3的总和,且当控制信号Cctl增加时,每个数位字C0、C1、C2及C3保持不变或是增加。
图2示出工作周期校正缓冲器200的示意图,其中工作周期校正缓冲器200可实例化以实现工作周期校正缓冲器111、112、113及114。工作周期校正缓冲器200根据通过控制引脚C接收的控制字Cx,来通过输入引脚CI接收一第一时钟K1及通过输出引脚Vo输出一第二时钟K2。工作周期校正缓冲器200包含一第一反相缓冲器INV1及一第二反相缓冲器INV2。第一(第二)反相缓冲器INV1(INV2)包含一第一(第二)P型金属氧化半导体晶体管MP1(MP2)、经由第一(第三)数位字W1(W3)控制的一第一(第二)P型可调谐电阻RP1(RP2)、一第一(第二)N型金属氧化半导体晶体管MN1(MN2)及经由第二(第四)数位字W2(W4)控制的一第一(第二)N型可调谐电阻RN1(RN2)。第一(第二)P型金属氧化半导体晶体管MP1(MP2)及第一(第二)P型可调谐电阻RP1(RP2)形成一第一(第二)上拉电路PU1(PU2);第一(第二)N型金属氧化半导体晶体管MN1(MN2)及第一(第二)N型可调谐电阻RN1(RN2)形成一第一(第二)下拉电路PD1(PD2)。工作周期校正缓冲器200还包含一编码器210配置为将控制字Cx编码为四个数位字W1、W2、W3及W4。第一P型金属氧化半导体晶体管MP1、第二P型金属氧化半导体晶体管MP2、第一N型金属氧化半导体晶体管MN1及第二N型金属氧化半导体晶体管MN2皆具有相同的导通电阻。第一P型可调谐电阻RP1与第二P型可调谐电阻RP2为相同的电路,但被个别控制,第一N型可调谐电阻RN1与第二N型可调谐电阻RN2为相同的电路,但被个别控制。除了编码器210之外,工作周期校正缓冲器200已在正在申请中的相关美国专利申请案16/876,165作说明,于此无需再详细说明。需要说明的为编码器210。
四个数位字W1、W2、W3及W4皆为范围在0至Wmax之间的整数值(包含0及Wmax),其中Wmax为Cmax/2。在一实施例中,编码器210实现以下所示的编码示例:
W3=Wmax-W2……………………………………(式6)
W4=Wmax-W1……………………………………(式7)
Cmax=6及因此Wmax=3的示范例的编码表如下所示:
式6可以表示为数位字W3与数位字W2彼此互补(complementary)。同样的,式7可以表示为数位字W4与数位字W1彼此互补。
如正在申请中的相关美国专利申请案16/876,165所作的说明,当数位字W1(W3)为0时,第一(第二)P型可调谐电阻RP1(RP2)的阻值为0,且在数位字W1(W3)增加时,第一(第二)P型可调谐电阻RP1(RP2)的阻值增加;当数位字W2(W4)为其最大值Wmax(例如示例所示的Wmax为3)时,第一(第二)N型可调谐电阻RN1(RN2)的阻值为0,且在数位字W2(W4)降低时,第一(第二)P型可调谐电阻RP1(RP2)的阻值增加。当控制字Cx增加时,经由数位字W1控制的第一P型可调谐电阻RP1的阻值及经由数位字W4控制的第二N型可调谐电阻RN2的阻值为保持不变或是增加,而经由数位字W2控制的第一N型可调谐电阻RN1的阻值及经由数位字W3控制的第二P型可调谐电阻RP2的阻值为降低或是保持不变。因此,当控制字Cx增加时,第一上拉电路PU1的上拉电阻及第一下拉电路PD1的下拉电阻之间的差异总是增加,第二下拉电路PD2的下拉电阻及第二上拉电路PU2的上拉电阻之间的差异总是增加。因此,如正在申请中的相关美国专利申请案16/876,165所作的说明,当控制字Cx增加时,第二时钟K2的工作周期将增加。
当控制信号Cctl增加时,每个数位字C0、C1、C2及C3为保持不变或是增加,致使工作周期校正缓冲器111、112、113及114的工作周期校正为保持不变或是增加。因此,当控制信号Cctl增加时,输出时钟Ko的工作周期总是增加。
P型可调谐电阻(例如图2所示的第一P型可调谐电阻RP1及第二P型可调谐电阻RP2)包含配置为形成一传导路径的串联连接的多个电阻以及分别经由多个逻辑信号控制的多个P型金属氧化半导体晶体管,并配置为使传导路径的部分短路(short)。其中逻辑信号分别实现控制P型可调谐电阻的数位字(例如图2所示的数位字W1及数位字W3)。因此,P型可调谐电阻的阻值可以根据数位字来调谐。
N型可调谐电阻(例如图2所示的第一N型可调谐电阻RN1及第二N型可调谐电阻RN2)包含配置为形成一传导路径的串联连接的多个电阻以及分别经由多个逻辑信号控制的多个N型金属氧化半导体晶体管,并配置为使传导路径的部分短路。其中逻辑信号分别实现控制N型可调谐电阻的数位字(例如图2所示的数位字W2及数位字W4)。因此,N型可调谐电阻的阻值可以根据数位字来调谐。
P型可调谐电阻及N型可调谐电阻的各种实施例已在正在申请中的相关美国专利申请案16/876,165中详细描述及公开,因此于此不再重复赘述。
图3示出可以用于实现工作周期检测电路120的工作周期检测电路300的示意图。工作周期检测电路300包含一低通滤波器310、一电阻分压器320及一比较器330。低通滤波器310包含电阻311及电容312。电阻分压器320包含电阻321及电阻322。低通滤波器310接收输出时钟Ko及输出一平均电压Va,平均电压Va代表输出时钟Ko的一工作周期。例如若输出时钟Ko的工作周期为40%,平均电压Va将为大约0.4·电源节点VDD。需注意的是,接地节点VSS为0伏特。电阻分压器320输出呈现目标值Dt的一目标电压Vt,目标电压Vt为输出时钟Ko的工作周期的目标值。分别以R321及R322来表示电阻321及电阻322的阻值。R321为根据式8来被选择。
目标电压Vt为根据式9来建立。
比较器330将平均电压Va与目标电压Vt进行比较,并输出逻辑信号Edc,以表示平均电压Va是否高于目标电压Vt。当平均电压Va高(低)于目标电压Vt时,逻辑信号Edc为1(0),并表示输出时钟Ko的工作周期为大(小)于目标值Dt。当输出时钟Ko的工作周期为大(小)于目标值Dt,则逻辑信号Edc为1(0),控制器130降低(增加)控制信号Cctl的值,致使输出时钟Ko的工作周期降低(增加)。因此,输出时钟Ko的工作周期以闭回路的方式校准为约相同于目标值Dt。
本领域的技术人员将很容易观察到,在保留本公开的教导的同时,可以对装置和方法进行许多修改及变化。因此,上述公开不应被解释为仅由所附权利请求的界限来界定。
Claims (10)
1.一种自校准的低噪声工作周期校正电路,包含:
一核心电路,配置为根据一控制信号来接收一输入时钟及输出一输出时钟,该核心电路包含:
一编码器,配置为将该控制信号编码为多个控制字;以及
多个工作周期校正缓冲器,以一级联拓扑配置,并分别由所述多个控制字来控制;
一工作周期检测电路,配置为根据比较该输出时钟的一工作周期及一目标值来输出一逻辑信号;以及
一控制器,配置为根据该逻辑信号来输出该控制信号,其中:
所述多个控制字的总和相同于该控制信号的值;
各工作周期校正缓冲器分别由对应的所述多个控制字中的其中之一来控制,各工作周期校正缓冲器包含级联的一第一反相缓冲器及一第二反相缓冲器,该第一反相缓冲器包含一第一P型金属氧化半导体晶体管、一第一P型可调谐电阻、一第一N型金属氧化半导体晶体管及一第一N型可调谐电阻,该第二反相缓冲器包含一第二P型金属氧化半导体晶体管、一第二P型可调谐电阻、一第二N型金属氧化半导体晶体管及一第二N型可调谐电阻;并且
对应的各控制字的值增加致使该第一P型可调谐电阻与该第一N型可调谐电阻之间的电阻差增加,及致使该第二N型可调谐电阻与该第二P型可调谐电阻之间的电阻差增加。
2.如权利要求1所述的自校准的低噪声工作周期校正电路,其中对应的该控制字被编码为一第一字、一第二字、一第三字及一第四字,并分别配置为控制该第一P型可调谐电阻、该第一N型可调谐电阻、该第二P型可调谐电阻及该第二N型可调谐电阻。
3.如权利要求2所述的自校准的低噪声工作周期校正电路,其中该第一P型可调谐电阻包含:
串联连接的多个电阻,配置为形成一传导路径;以及
额外多个P型金属氧化半导体晶体管,分别由从该第一字编码的多个逻辑信号来控制,并配置为使该传导路径的部分短路。
4.如权利要求3所述的自校准的低噪声工作周期校正电路,其中该第二P型可调谐电阻相同于该第一P型可调谐电阻,只是该第一字被该第三字所取代。
5.如权利要求2所述的自校准的低噪声工作周期校正电路,其中该第一N型可调谐电阻包含:
串联连接的多个电阻,配置为形成一传导路径;以及
额外多个N型金属氧化半导体晶体管,分别由从该第二字编码的多个逻辑信号来控制,并配置为使该传导路径的部分短路。
6.如权利要求5所述的自校准的低噪声工作周期校正电路,其中该第二N型可调谐电阻相同于该第一N型可调谐电阻,只是该第二字被该第四字所取代。
7.如权利要求2所述的自校准的低噪声工作周期校正电路,其中该第一字与该第四字互补,该第二字与该第三字互补。
8.如权利要求1所述的自校准的低噪声工作周期校正电路,其中该工作周期检测电路包含:
一低通滤波器,接收该输出时钟,并输出对应该输出时钟的该工作周期的一平均电压,该低通滤波器包含:
一电阻分压器,配置为将一电源电压分压为对应该目标值的一目标电压;以及
一比较器,配置为根据该平均电压及该目标电压之间的差值来输出该逻辑信号。
9.如权利要求1所述的自校准的低噪声工作周期校正电路,其中在该逻辑信号为高时,该控制器降低该控制信号,并在该逻辑信号为低时,该控制器提升该控制信号。
10.一种自校准的低噪声工作周期校正方法,包含:
根据以一核心电路的一控制信号来转换一输入时钟为一输出时钟,其中该核心电路包含:
一编码器,配置为将该控制信号编码为多个控制字;以及
多个工作周期校正缓冲器,以一级联拓扑配置,并分别由所述多个控制字来控制;
以一工作周期检测电路来根据比较该输出时钟的一工作周期及一目标值来输出一逻辑信号;以及
根据该逻辑信号更新该控制信号,其中:
所述多个控制字的总和相同于该控制信号的值;
各工作周期校正缓冲器分别由对应的所述多个控制字中的其中之一来控制,各工作周期校正缓冲器包含级联的一第一反相缓冲器及一第二反相缓冲器,该第一反相缓冲器包含一第一P型金属氧化半导体晶体管、一第一P型可调谐电阻、一第一N型金属氧化半导体晶体管及一第一N型可调谐电阻,该第二反相缓冲器包含一第二P型金属氧化半导体晶体管、一第二P型可调谐电阻、一第二N型金属氧化半导体晶体管及一第二N型可调谐电阻;并且
对应的各控制字的值增加致使该第一P型可调谐电阻与该第一N型可调谐电阻之间的电阻差增加,及致使该第二N型可调谐电阻与该第二P型可调谐电阻之间的电阻差增加。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/876,165 | 2020-05-18 | ||
US16/876,165 US11005467B1 (en) | 2020-05-18 | 2020-05-18 | Low-noise duty cycle correction circuit and method thereof |
US16/896,364 | 2020-06-09 | ||
US16/896,364 US11012061B1 (en) | 2020-06-09 | 2020-06-09 | Self-calibrating low-noise duty cycle correction circuit and method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
CN113691242A CN113691242A (zh) | 2021-11-23 |
CN113691242B true CN113691242B (zh) | 2024-02-20 |
Family
ID=78576370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110404491.6A Active CN113691242B (zh) | 2020-05-18 | 2021-04-15 | 自校准的低噪声工作周期校正电路及其方法 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN113691242B (zh) |
TW (1) | TWI757125B (zh) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6501313B2 (en) * | 2000-12-27 | 2002-12-31 | International Business Machines Corporation | Dynamic duty cycle adjuster |
US6573777B2 (en) * | 2001-06-29 | 2003-06-03 | Intel Corporation | Variable-delay element with an inverter and a digitally adjustable resistor |
US6844766B2 (en) * | 2003-03-28 | 2005-01-18 | Infineon Technologies Ag | VCDL with linear delay characteristics and differential duty-cycle correction |
US7616038B2 (en) * | 2007-02-13 | 2009-11-10 | Hynix Semiconductor Inc. | Clock modulation circuit for correcting duty ratio and spread spectrum clock generator including the same |
US7913199B2 (en) * | 2006-07-14 | 2011-03-22 | International Business Machines Corporation | Structure for a duty cycle correction circuit |
CN102122919A (zh) * | 2011-04-15 | 2011-07-13 | 上海迦美信芯通讯技术有限公司 | 应用于片外分离器件的自校准低噪声放大器 |
CN106026979A (zh) * | 2016-07-06 | 2016-10-12 | 西安紫光国芯半导体有限公司 | 一种自适应占空比检测调整接收器及其控制方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6980034B2 (en) * | 2002-08-30 | 2005-12-27 | Cadence Design Systems, Inc. | Adaptive, self-calibrating, low noise output driver |
TWI283515B (en) * | 2002-10-02 | 2007-07-01 | Via Tech Inc | Method and device for adjusting reference level |
US7583152B2 (en) * | 2008-01-04 | 2009-09-01 | Qualcomm Incorporated | Phase-locked loop with self-correcting phase-to-digital transfer function |
-
2021
- 2021-03-19 TW TW110110118A patent/TWI757125B/zh active
- 2021-04-15 CN CN202110404491.6A patent/CN113691242B/zh active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6501313B2 (en) * | 2000-12-27 | 2002-12-31 | International Business Machines Corporation | Dynamic duty cycle adjuster |
US6573777B2 (en) * | 2001-06-29 | 2003-06-03 | Intel Corporation | Variable-delay element with an inverter and a digitally adjustable resistor |
US6844766B2 (en) * | 2003-03-28 | 2005-01-18 | Infineon Technologies Ag | VCDL with linear delay characteristics and differential duty-cycle correction |
US7913199B2 (en) * | 2006-07-14 | 2011-03-22 | International Business Machines Corporation | Structure for a duty cycle correction circuit |
US7616038B2 (en) * | 2007-02-13 | 2009-11-10 | Hynix Semiconductor Inc. | Clock modulation circuit for correcting duty ratio and spread spectrum clock generator including the same |
CN102122919A (zh) * | 2011-04-15 | 2011-07-13 | 上海迦美信芯通讯技术有限公司 | 应用于片外分离器件的自校准低噪声放大器 |
CN106026979A (zh) * | 2016-07-06 | 2016-10-12 | 西安紫光国芯半导体有限公司 | 一种自适应占空比检测调整接收器及其控制方法 |
Also Published As
Publication number | Publication date |
---|---|
TWI757125B (zh) | 2022-03-01 |
CN113691242A (zh) | 2021-11-23 |
TW202145710A (zh) | 2021-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7123055B1 (en) | Impedance-matched output driver circuits having coarse and fine tuning control | |
US7042255B1 (en) | Programmable differential capacitance for equalization circuits | |
US5175445A (en) | Mos type input circuit | |
US7595676B2 (en) | Comparator and method with controllable threshold and hysteresis | |
JPH08223014A (ja) | 電力スイッチの貫通電流を減少させる比較器回路 | |
CN106899288B (zh) | 电平转换电路 | |
CN113691249B (zh) | 工作周期校正电路及其方法 | |
US6940443B2 (en) | Analog to digital converter with a pulse delay circuit | |
US10291230B2 (en) | Level shifter and level shifting method | |
CN113647022A (zh) | 双向电压电平转换器 | |
CN113691242B (zh) | 自校准的低噪声工作周期校正电路及其方法 | |
US6980034B2 (en) | Adaptive, self-calibrating, low noise output driver | |
CN111386655A (zh) | 针对高速感测放大器的偏移归零 | |
US6833749B2 (en) | System and method for obtaining hysteresis through body substrate control | |
CN106559081B (zh) | 电流舵型数模转换器及电子装置 | |
CN113676160B (zh) | 抗干扰触发器 | |
US6781420B2 (en) | Symmetric differential logic circuits | |
CN114726393B (zh) | 用于有线通信的高速分时双工收发器及其方法 | |
US6320409B1 (en) | CMOS majority circuit | |
EP0529545A1 (en) | Level shifting CMOS integrated circuits | |
EP0704972A2 (en) | Output circuit for gunning transceiver logic | |
CN114079424A (zh) | 可控制工作周期的倍频电路及其方法 | |
CN116232286A (zh) | 锁存器装置及其操作方法 | |
EP3202038B1 (en) | Comparator | |
US11012061B1 (en) | Self-calibrating low-noise duty cycle correction circuit and method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |