CN116232286A - 锁存器装置及其操作方法 - Google Patents

Abstract

一种锁存器装置包括差分对、差分电路及时钟门电路。差分对接收差分输入信号，且差分电路对差分输入信号执行逻辑运算。时钟门电路被配置成根据时钟信号将供应电压从电力供应节点供应到第一连接节点。时钟门电路包括独立参考电路及相依参考电路。独立参考电路被配置成根据时钟信号控制电力供应节点与第一连接节点之间的第一电力路径。相依参考电路被配置成根据时钟信号及第一控制信号控制电力供应节点与第一连接节点之间的第二电力路径，其中第一控制信号是根据差分输入信号中的一者的电压电平确定。

Description

锁存器装置及其操作方法

技术领域

本公开涉及一种锁存器装置，尤其涉及一种在差分输入信号的相对宽的共模范围中操作的操作方法及锁存器装置。

背景技术

锁存器装置(例如，差分串叠(共源共栅)电压开关(differential cascodevoltage switch，DCVS)锁存器)由于其速度快、低功率且抗噪而常用于系统中。在一些系统中，供应到DCVS锁存器的共模输入电压可在相对宽的供应电压的百分比内进行调整，从而使得可用于DCVS锁存器中的差分对晶体管的源极与栅极之间的电压余度具有相对宽广的变化。由相对宽的共模输入电压范围所带来的相对宽的电压余度范围可造成与DCVS锁存器的总体大小、功耗及性能相关的诸多问题。

由于不同系统中的锁存器装置可在不同的共模输入电压范围中操作，因此预期锁存器装置能够在相对宽的共模输入电压范围内操作。本文中的内容不应被视为承认本公开的任何部分的现有技术知识。

发明内容

本公开介绍一种可在差分输入信号的相对宽的共模范围内可靠地操作的操作方法及锁存器装置。

在一些实施例中，所述锁存器装置包括差分对、差分电路及时钟门电路。所述差分对被配置成接收差分输入信号。所述差分电路包括一对交叉耦合反相器且被配置成对所述差分输入信号执行逻辑运算。所述时钟门电路耦合在电力供应节点与第一连接节点之间且被配置成根据时钟信号将供应电压从所述电力供应节点提供到所述第一连接节点。所述时钟门电路包括独立参考电路及相依参考电路，其中所述独立参考电路被配置成根据所述时钟信号控制所述电力供应节点与所述第一连接节点之间的第一电力路径。所述相依参考电路被配置成根据所述时钟信号及第一控制信号控制所述电力供应节点与所述第一连接节点之间的第二电力路径，其中所述第一控制信号是根据差分输入信号中的一者的电压电平确定。

在一些实施例中，所述锁存器装置包括差分对、差分电路及偏移消除电路单元。所述差分对被配置成接收差分输入信号。所述差分电路包括一对交叉耦合反相器且被配置成对所述差分输入信号执行逻辑运算。所述偏移消除电路单元包括至少一个第一偏移消除电路及至少一个第二偏移消除电路。所述至少一个第一偏移消除电路耦合在第一连接节点与第二连接节点之间，且所述至少一个第二偏移消除电路耦合在所述第一连接节点与第三连接节点之间。所述至少一个第一偏移消除电路及所述至少一个第二偏移消除电路中的每一者包括独立参考电路及相依参考电路。所述独立参考电路被配置成根据偏移控制位控制第一连接节点与第二连接节点及第三连接节点中的一者之间的第一电力路径。所述相依参考电路被配置成根据所述偏移控制位及第一控制信号控制所述第一连接节点与所述第二连接节点及所述第三连接节点中的一者之间的第二电力路径，其中所述第一控制信号是根据差分输入信号中的一者的电压电平确定。

在一些实施例中，所述锁存器装置的操作方法包括如下步骤：由所述锁存器装置的差分对接收差分输入信号；由锁存器装置的时钟门电路中所包括的第一独立参考电路根据时钟信号控制电力供应节点与第一连接节点之间的第一电力路径；以及由所述锁存器装置的时钟门电路所包括的第一相依参考电路根据所述时钟信号及第一控制信号控制电力供应节点与第一连接节点之间的第二电力路径，其中所述第一控制信号是根据差分输入信号中的一者的电压电平确定。

根据本公开的实施例，由于时钟门电路及偏移消除电路单元中的每一者可包括独立参考电路及相依参考电路，因此所述时钟门电路及所述偏移消除电路单元可根据差分输入信号INP及INN中的至少一者的所述电压电平来调整时钟门电路及偏移消除电路单元的有效导电的宽度。如此一来，锁存器装置100可在差分输入信号的宽共模范围内操作。

附图说明

图1说明根据一些实施例的锁存器装置的示意图；

图2说明根据一些实施例的锁存器装置的时钟门电路的示意图；

图3说明根据一些实施例的锁存器装置的差分对及偏移消除电路单元的示意图；

图4说明根据一些实施例的锁存器装置的操作方法的流程图。

[符号的说明]

100：锁存器装置

110：时钟门电路

112：独立参考电路

114、1232：相依参考电路

120：偏移消除(OC)电路单元/偏移消除电路

121、122、MN1、MN3、MN4、MN5、MN6、MN7、MP1、MP2、T1、T2、T3、T4、T5、T21、T22、T23、T24、T25、T41、T42、T43、T44、T45、T51、T52、T53、T54、T55、T61、T62、T63、T64、T65：晶体管

123、124：OC电路/相依参考电路

125、126：OC电路

130：差分电路

140：复位电路

150：差分对

410、420、430：方框

1231：独立参考电路

CKF：时钟信号

GND：接地节点

INN：差分输入信号/参考信号

INP：差分输入信号

N0：电力供应节点

N1、N2、N3、N4、N5：连接节点

S1、S2、S3、S4：控制信号

SL<0>、SL<1>：偏移控制位

OUT、OUTF：输出信号

VDD：电力供应电压

具体实施方式

现在将详细地参考本公开的优选实施例，在附图中说明本公开的实例。附图及说明中尽可能使用相同的参考编号来指代相同或类似的部件。

图1说明根据一些实施例的锁存器装置100的示意图。锁存器装置100可包括时钟门电路110、偏移消除(offset cancellation，OC)电路单元120、差分电路130、复位电路140及差分对150。此外，锁存器装置100可包括电力供应节点N0及多个连接节点N1到N5。电力供应节点N0接收电力供应电压VDD；连接节点N1耦合到时钟门电路110、OC电路单元120及差分对150；连接节点N2及N3耦合到OC电路单元120、差分对150及差分电路130。在一些实施例中，差分对150包括晶体管121及122，其中晶体管121的控制端子及晶体管122的控制端子分别接收输入信号INP及INN。注意，本公开不旨在限制输入信号INP及INN的类型。举例来说，在实施例中，输入信号INP及INN是差分输入信号。在替代实施例中，输入信号INP或INN中的一者是差分输入信号，且输入信号INP或INN中的另一者是参考信号。为简单起见，无论输入信号INP及INN的类型如何，输入信号INN均将被称为参考信号。应注意的是，可在本公开的范围内做出各种修改及改变。举例来说，本公开不应仅限于其中VDD是时钟门电路110的电源的情形。锁存器装置100的整体结构可上下反转，其中与VDD连接变成与GND连接，且反之亦然。如果将电路反转，控制极性也将反转。

时钟门电路110可包括独立参考电路112及相依参考电路124，独立参考电路112及相依参考电路124被配置成通过控制电力供应节点N0与连接节点N1之间的电力路径的形成来实现时钟门电路110的导电宽度。当电力供应节点N0与连接节点N1之间形成的电力路径较多时，时钟门电路110的有效导电的宽度增大；且在电力供应节点N0与连接节点N1之间形成的电力路径较少时，时钟门电路110的有效导电的宽度减小。在一些实施例中，独立参考电路112被配置成独立于参考信号INN的电压电平来控制电力供应节点N0与连接节点N1之间的电力路径的形成；且相依参考电路114被配置成基于参考信号INN的电压电平来控制电力供应节点N0与连接节点N1之间的电力路径的形成。举例来说，独立参考电路112可基于时钟信号CKF来控制电力供应节点N0与连接节点N1之间的电力路径的形成，时钟信号CKF独立于参考信号INN的电压电平。相依参考电路114可基于时钟信号CKF及控制信号两者来控制电力供应节点N0与连接节点N1之间的电力路径的形成，其中控制信号的值是根据参考信号INN的电压电平来确定。图2中说明根据一些实施例的时钟门电路110的详细结构。

参考图2，独立参考电路112包括晶体管T1，晶体管T1耦合在电力供应节点N0与连接节点N1之间，其中晶体管T1由时钟信号CKF控制。相依参考电路114包括晶体管T2及T3，所述晶体管T2及T3串联耦合在电力供应节点N0与连接节点N1之间。晶体管T2由时钟信号CKF控制，且晶体管T2由控制信号S1控制。在一些实施例中，时钟信号CKF独立于参考信号INN的电压电平，且控制信号S1取决于参考信号INN的电压电平。如此一来，相依参考电路114可基于参考信号INN的电压电平来控制电力供应节点N0与连接节点N1之间的电力路径的形成。

相依参考电路114还可包括晶体管T4及T5，晶体管T4及T5串联耦合在电力供应节点N0与连接节点N1之间。晶体管T4由时钟信号CKF控制，且晶体管T5由控制信号S2控制，控制信号S2根据参考信号INN的电压电平而定。由于控制信号S1及S2是根据参考信号INN的电压电平确定，因此相依参考电路114可基于参考信号INN的电压电平来控制电力供应节点N0与连接节点N1之间的电力路径的形成。注意，本公开不旨在限制电力路径的数目或相依参考电路114中所包括的晶体管的数目。

在一些实施例中，根据对参考信号INN的电压电平与阈值的比较来确定控制信号S1及S2的值。举例来说，控制信号S1的值可根据对参考信号INN的电压电平与第一阈值的比较来确定。当参考信号INN的电压电平高于第一阈值时，可将控制信号S1设定为第一逻辑状态(即，逻辑状态“0”)；且当参考信号INN的电压电平低于第一阈值时，可将控制信号S1设定为第二逻辑状态(即，逻辑状态“1”)。控制信号S2的逻辑值可根据参考信号INN的电压电平与第二阈值的比较来确定，所述第二阈值大于所述第一阈值。当参考信号INN的电压电平高于第二阈值时，可将控制信号S2设定为第一逻辑状态(即，逻辑状态“0”)；且当参考信号INN的电压电平低于第二阈值时，控制信号S2处于第二逻辑状态(即，逻辑状态“1”)中。

在一些实施例中，差分对150中的晶体管121及122的电压余度(即，栅极-源极电压)与输入信号INP及INN的电压电平成反比。举例来说，当参考信号INN的电压电平较低时，差分对150的电压余度较高，且反之亦然。在一些实施例中，当参考信号INN的电压电平相对低且差分对中的晶体管的电压余度相对高时，时钟门电路110使用控制信号S1及S2来控制相依参考电路114在电力供应节点N0与连接节点N1之间形成较少的电力路径。举例来说，当参考信号INN的电压电平低于第一阈值电压时，控制信号S1及S2两者均处于逻辑状态“1”，且相依参考电路114不形成电力供应节点N0与连接节点N1之间的电力路径。在另一实例中，当参考信号INN的电压电平高于第一阈值但低于第二阈值时，控制信号S1具有逻辑状态“0”且控制信号S2具有逻辑状态“1”，并且相依参考电路114经由晶体管T2及T3形成电力供应节点N0与连接节点N1之间的电力路径。如此，当参考信号INN的电压电平相对低时，时钟门电路110的有效导电的宽度减小，供应到锁存器装置100的电力减少，且锁存器装置100不会被过度供电。另外，当时钟门电路110控制相依参考电路114在电力供应节点N0与连接节点N1之间形成较少的电力路径时，相依参考偏移减小。当差分对150具有相对高的电压余度且被时钟门电路110过度供电时，将导致相依参考偏移。

当参考信号INN的电压电平相对高且差分对的电压余度相对低时，时钟门电路110使用控制信号S1及S2控制相依参考电路114在电力供应节点N0与连接节点N1之间形成更多的电力路径。举例来说，当参考信号INN的电压电平高于第一阈值及第二阈值两者时，控制信号S1及S2两者均具有逻辑状态“0”，且相依参考电路114经由晶体管T2及T3以及晶体管T4及T5形成电力供应节点N0与连接节点N1之间的电力路径。如此，时钟门电路110的有效导电的宽度增大，且将更多的电力供应到锁存器装置100以抵消电压余度的损失。因此，锁存器装置100可在输入信号的相对宽的共模范围内可靠地操作，且锁存器装置100的性能得以改善。

应了解，本公开不旨在限制晶体管的数目、控制信号的数目、电力路径的数目及时钟门电路110中的晶体管的类型。第一阈值及第二阈值可以是预存储在寄存器中的预定值，所述寄存器包括在锁存器装置100中或位于锁存器装置100外部。另外，可通过位于锁存器装置100内部或外部的控制器(未示出)来产生控制信号S1及S2。

返回图1，在一些实施例中，OC电路单元120可包括左侧OC电路123及125以及右侧OC电路124及126，其中左侧OC电路123及125耦合在第一连接节点N1与第二连接节点N2之间，且右侧OC电路124及126耦合在第一连接节点N1与第三连接节点N3之间。在一些实施例中，OC电路单元120耦合到差分对150且被配置成消除由差分对150所致的偏移。所述偏移可能由不同因素导致，例如晶体管121与晶体管122不匹配、锁存器装置100中所包括的电子组件不匹配或差分对150的制造期间的变化。OC电路单元120可选择性地控制左侧OC电路123及125以及右侧OC电路124及126以消除偏移。

在一些实施例中，左侧OC电路123及125以及右侧OC电路124及126中的每一者包括独立参考电路及相依参考电路。独立参考电路可独立于参考信号INN的电压电平而操作，而相依参考电路的操作是根据参考信号INN的电压电平而定。举例来说，OC电路123包括独立参考电路1231及相依参考电路1232，其中独立参考电路1231独立于参考信号INN的电压电平而操作且相依参考电路1232的操作是根据参考信号INN的电压电平而定。图3中说明根据一些实施例的OC电路单元120的详细结构。

参考图3，独立参考电路1231可包括晶体管T21，晶体管T21耦合在连接节点N1与连接节点N2之间且由偏移控制位SL<0>控制，其中偏移控制位SL<0>独立于参考信号INN的电压电平。相依参考电路1232可包括晶体管T22及T23，晶体管T22及T23串联耦合在连接节点N1与连接节点N2之间。晶体管T22由偏移控制位SL<0>控制；且晶体管T23由控制信号S3控制，控制信号S3根据参考信号INN的电压电平而定。相依参考电路1232可基于时钟信号CKF及控制信号S1形成连接节点N1与连接节点N2之间的电力路径。

相依参考电路1232还可包括晶体管T24及T25，晶体管T24及T25串联耦合在连接节点N1与连接节点N2之间。晶体管T24由偏移控制位SL<0>控制，且晶体管T25由控制信号S4控制，控制信号S4根据参考信号INN的电压电平而定。如此一来，相依参考电路1232可基于偏移控制位SL<0>以及控制信号S3及S4控制电力供应节点N0与连接节点N1之间的电力路径的形成。本公开不旨在限制电力路径的数目或OC电路123的相依参考电路1232中所包括的晶体管的数目。

OC电路124、125、126可具有与OC电路123的电路结构类似的电路结构，因此，后文省略关于OC电路124、125、126的电路结构的详细说明。OC电路123与OC电路124、125、126之间的差异是控制信号，所述控制信号被置位成OC电路中的每一者中的晶体管的控制端子。在OC电路125中，OC电路125的晶体管T51、T52及T54由偏移控制位SL<1>控制；且OC电路125的晶体管T53及T55分别由控制信号S3及S4控制。在OC电路124中，OC电路125的晶体管T41、T42及T44由偏移控制位SR<0>控制；且OC电路124的晶体管T43及T45分别由控制信号S3及S4控制。在OC电路126中，OC电路126的晶体管T61、T62及T64由偏移控制位SR<1>控制；且OC电路126的晶体管T63及T65分别由控制信号S3及S4控制。在一些实施例中，偏移控制位SL<0>及SL<1>是独立于参考信号INN的电压电平的数字信号中的两个位；且偏移控制位SR<0>及SR<1>是独立于参考信号INN的电压电平的数字信号中的两个位。OC电路123、124、125也可在为了实现电连接而选择的晶体管的大小上有所不同。举例来说，OC电路123中的晶体管可具有与OC电路124中的晶体管相等的大小；且OC电路125中的晶体管可具有与OC电路126中的晶体管相等的大小。OC电路123及124中的晶体管的大小可不同于OC电路125及126中的晶体管的大小。设定晶体管的大小可在OC电路123、124与OC电路125、126之间实施二进制加权(binary weighting)、同量加权(equal weighting)或任何其他加权。

在一些实施例中，根据对参考信号INN的电压电平与阈值的比较来确定控制信号S3及S4的值。举例来说，根据对参考信号INN的电压电平与第三阈值的比较来确定控制信号S3的值。当参考信号INN的电压电平低于第三阈值时，可将控制信号S3设定为第一逻辑状态(即，逻辑状态“0”)；且当参考信号INN的电压电平高于第三阈值时，将控制信号S3设定为第二逻辑状态(即，逻辑状态“1”)。类似地，对参考信号INN的电压电平与第四阈值的比较确定控制信号S4的逻辑值，所述第四阈值高于所述第三阈值。当参考信号INN的电压电平低于第四阈值时，可将控制信号S4设定为第一逻辑状态(即，逻辑状态“0”)；当参考信号INN的电压电平高于第四阈值时，将控制信号S4设定为第二逻辑状态(即，逻辑状态“1”)。在一些实施例中，第三阈值与第一阈值相同且第二阈值与第四阈值相同，但本公开并不仅限于此。在这些实施例中，控制信号S3及S4分别是控制信号S1及S2的反相信号。

在一些实施例中，当参考信号INN的电压电平相对低且差分对中的晶体管的电压余度相对高时，OC电路单元120使用控制信号S3及S4控制相依参考电路1232在连接节点N1与连接节点N2之间形成更多的电力路径。举例来说，当参考信号INN的电压电平低于第三阈值电压时，控制信号S3及S4两者均具有逻辑状态“0”，且相依参考电路1232经由晶体管T22及T23以及晶体管T24及T25形成连接节点N1与连接节点N2之间的电力路径。因此，OC电路123的有效导电的宽度增大，且当参考信号INN的电压电平相对低时，OC电路单元120可以可靠地执行偏移消除操作。

当参考信号INN的电压电平相对高且差分对的电压余度相对低时，OC电路单元120使用控制信号S3及S4控制相依参考电路1232在连接节点N1与连接节点N2之间形成更少的电力路径。举例来说，当参考信号INN的电压电平高于第三阈值电压及第四阈值电压两者时，控制信号S3及S4两者均具有逻辑状态“1”，且相依参考电路1232不形成连接节点N1与连接节点N2之间的电力路径。如此，当参考信号INN的电压电平相对高时，由于电压余度损失，相依参考电路1232的有效导电的宽度减小到与差分对150不断减小的导电度对应。因此，OC电路单元120可在输入信号的相对宽的共模范围内良好地操作。

可推断OC电路124、125、126的操作与上文所述的OC电路123的操作类似，因此后文省略OC电路124、125、126的操作。应了解，本公开不旨在限制晶体管的数目、控制信号的数目、电力路径的数目及OC电路单元120中的晶体管的类型。另外，可通过位于锁存器装置100内部或外部的控制器(未示出)产生控制信号S3及S4。

返回图1，差分电路130可包括交叉耦合反相器，所述交叉耦合反相器由晶体管MP1、MP2、MN1及MN2形成。晶体管MP1及MP2形成交叉耦合反相器中的一者，且晶体管MP1及MP2形成交叉耦合反相器中的另一者。差分电路130还可包括连接节点N4及N5，连接节点N4及N5用作锁存器装置100的输出端子。连接节点N4耦合在晶体管MP1与晶体管MN1之间，且连接节点N5耦合在晶体管MP2与晶体管MN2之间。

在一些实施例中，差分电路130经由连接节点N2及N3耦合到差分对150以接收从差分对150输出的信号。差分电路130被配置成对从差分对150输出的信号执行逻辑运算以在连接节点N4及N5处分别产生输出信号OUT及OUTF。来自连接节点N4及N5的输出信号OUT及OUTF是锁存器装置100的输出信号。在一些实施例中，当输入信号INP及INN是差分信号时，输出信号OUT及OUTF是差分信号。应了解，输入信号INP及INN的类型以及输出信号OUT及OUTF的类型并不仅限于本公开。即使图1中说明晶体管MP1及MP2是p型晶体管且图1中说明晶体管MN1及MN2是n型晶体管，但本公开不旨在限制晶体管MP1、MP2、MN1及MN2的类型。

在一些实施例中，复位电路154包括多个晶体管MN3到MN7，所述多个晶体管MN3到MN7耦合到连接节点N2到N5。复位电路140被配置成在锁存器装置100的预设相位中将连接节点N2到N5复位成参考电压电平(即，接地电平)。确切来说，晶体管MN3及MN4分别耦合到连接节点N2及N3，且被配置成根据时钟信号CKF将连接节点N2及N3复位到参考电压电平。晶体管MN6及MN7分别耦合到连接节点N4及N5，且被配置成根据时钟信号CKF将连接节点N4及N5复位到参考电压电平。晶体管MN5耦合在连接节点N4与连接节点N5之间且被配置成根据时钟信号CKF电连接连接节点N4与连接节点N5。

在一些实施例中，锁存器装置100可在预设相位及设定相位中操作。在预设相位期间，时钟信号CKF处于高逻辑状态(即，逻辑状态“1”)中，复位电路140中的晶体管MN3到MN7接通以将连接节点N2到N5复位到参考电压电平。与此同时，时钟门电路110被配置成将电力供应节点N0与连接节点N1电隔离。

在设定相位中，时钟信号CKF处于低逻辑状态(即，逻辑状态“0”)中，复位电路140中的晶体管MN3到MN7关断以将连接节点N2到N5与接地节点GND隔离。与此同时，时钟门电路110被配置成将电力供应节点N0电连接到连接节点N1。参考图1及图2，时钟门电路110可根据时钟信号CKF及控制信号S1、S2控制电力供应节点N0与连接节点N1之间的电力路径的形成。由于根据参考信号INN的电压电平确定控制信号S1及S2，因此根据参考信号INN的电压电平调整时钟门电路110的有效导电的宽度。当将输入信号INP及INN置位到差分对150的晶体管121及122时，电流可从电力供应节点N0流动到连接节点N1且经由差分对150流动到连接节点N2及N3。输入信号INP与输入信号INN之间的差异导致连接节点N2与连接节点N3以不同的速率充电。当连接节点N2与连接节点N3处的电流差足够大时，差分电路130执行锁存操作以将输出信号OUT及OUTF驱动到锁存器装置100的输出端子。

图4说明根据一些实施例的锁存器装置(即，图1中的锁存器装置100)的操作方法的流程图。参考图1、图2及图4，在方框410中，由锁存器装置100的差分对150接收差分输入信号INP及INN。在方框420中，时钟门电路110的第一独立参考电路112被配置成根据时钟信号CKF控制电力供应节点N0与第一连接节点N1之间的第一电力路径。在方框430中，时钟门电路110中的相依参考电路114被配置成根据时钟信号CKF及第一控制信号S1控制电力供应节点N0与第一连接节点N1之间的电力路径，其中第一控制信号S1是根据差分输入信号中的一者的电压电平确定。

在以上实施例中，由于时钟门电路110及偏移消除电路120中的每一者包括独立参考电路及相依参考电路，因此时钟门电路110及偏移消除电路120可根据输入信号INP或INN中的至少一者的电压电平来调整时钟门电路110及偏移消除电路120的有效导电的宽度。如此一来，锁存器装置100可在输入信号INP及INN的相对宽的共模范围内操作。输入信号INP及INN可以是差分输入信号或可包括差分输入信号及参考信号。因此，锁存器装置100可应用于各种各样的应用。举例来说，锁存器装置100可用于例如双倍数据速率(Double DataRate，DDR)存储器系统等应用中，其中差分输入信号的共模电压可发生明显变化。锁存器装置100也可用作接收单端输入信号及参考信号作为输入信号的单端接收器。在一些实施例中，锁存器装置100是差分串叠(共源共栅)电压开关(DCVS)锁存器。

尽管已详细阐述本公开的实施例，但本公开并不仅限于具体实施例，且可在权利要求中所公开的本公开范围内做出各种修改及改变。

Claims (18)

1.一种锁存器装置，包括：

差分对，接收差分输入信号；

差分电路，包括一对交叉耦合反相器，对所述差分输入信号执行逻辑运算；以及

时钟门电路，耦合在电力供应节点与第一连接节点之间，根据时钟信号将供应电压从所述电力供应节点供应到所述第一连接节点，其中所述时钟门电路包括：

第一独立参考电路，根据所述时钟信号控制所述电力供应节点与所述第一连接节点之间的第一电力路径；以及

第一相依参考电路，根据所述时钟信号及第一控制信号控制所述电力供应节点与所述第一连接节点之间的第二电力路径，其中所述第一控制信号是根据所述差分输入信号中的一者的电压电平确定。

2.根据权利要求1所述的锁存器装置，其中

所述第一独立参考电路包括第一晶体管，所述第一晶体管耦合在所述电力供应节点与所述第一连接节点之间，其中所述第一晶体管由所述时钟信号控制，且

所述第一相依参考电路包括第二晶体管及第三晶体管，所述第二晶体管及所述第三晶体管串联耦合在所述电力供应节点与所述第一连接节点之间，其中所述第二晶体管由所述时钟信号控制，且所述第三晶体管由所述第一控制信号控制。

3.根据权利要求2所述的锁存器装置，其中

所述第一相依参考电路还被配置成根据所述时钟信号及第二控制信号控制所述电力供应节点与所述第一连接节点之间的第三电力路径，其中所述第二控制信号是根据所述差分输入信号中的所述一者的所述电压电平确定，且

所述第一相依参考电路还包括第四晶体管及第五晶体管，所述第四晶体管及所述第五晶体管串联耦合在所述电力供应节点与所述第一连接节点之间，其中所述第四晶体管由所述时钟信号控制，且所述第五晶体管由所述第二控制信号控制。

4.根据权利要求3所述的锁存器装置，其中

所述第一控制信号被配置成当所述差分输入信号中的所述一者的所述电压电平高于第一阈值时，接通所述第一相依参考电路的所述第三晶体管，且

所述第二控制信号被配置成当所述差分输入信号中的所述一者的所述电压电平高于第二阈值时，接通所述第一相依参考电路的所述第五晶体管，其中所述第二阈值大于所述第一阈值。

5.一种锁存器装置，包括：

差分对，接收差分输入信号；

差分电路，包括一对交叉耦合反相器，对所述差分输入信号执行逻辑运算；以及

偏移消除电路单元，包括至少一个第一偏移消除电路及至少一个第二偏移消除电路，其中所述至少一个第一偏移消除电路耦合在第一连接节点与第二连接节点之间，且所述至少一个第二偏移消除电路耦合在所述第一连接节点与第三连接节点之间，

其中所述至少一个第一偏移消除电路及所述至少一个第二偏移消除电路中的每一者包括：

第一独立参考电路，根据偏移控制位控制所述第一连接节点与所述第二连接节点及所述第三连接节点中的一者之间的第一电力路径；以及

第一相依参考电路，根据所述偏移控制位及第一控制信号控制所述第一连接节点与所述第二连接节点及所述第三连接节点中的所述一者之间的第二电力路径，其中所述第一控制信号是根据所述差分输入信号中的一者的电压电平确定。

6.根据权利要求5所述的锁存器装置，其中

所述第一独立参考电路包括第一晶体管，所述第一晶体管耦合在所述第一连接节点与所述第二连接节点及所述第三连接节点中的所述一者之间，其中所述第一晶体管由所述偏移控制位控制，且

所述第一相依参考电路包括第二晶体管及第三晶体管，所述第二晶体管及所述第三晶体管串联耦合在所述第一连接节点与所述第二连接节点及所述第三连接节点中的所述一者之间，其中所述第二晶体管由所述偏移控制位控制，且所述第三晶体管由所述第一控制信号控制。

7.根据权利要求6所述的锁存器装置，其中

所述第一控制信号被配置成当所述差分输入信号中的所述一者的所述电压电平低于第一阈值时，接通所述第三晶体管。

8.根据权利要求5所述的锁存器装置，其中

所述第一相依参考电路还被配置成根据所述偏移控制位及第二控制信号控制所述第一连接节点与所述第二连接节点及所述第三连接节点中的所述一者之间的第三电力路径，其中所述第二控制信号是根据所述差分输入信号中的所述一者的所述电压电平确定。

9.根据权利要求7所述的锁存器装置，其中

所述第一相依参考电路还包括第四晶体管及第五晶体管，所述第四晶体管及所述第五晶体管串联耦合在所述第一连接节点与所述第二连接节点及所述第三连接节点中的所述一者之间，其中所述第四晶体管由所述偏移控制位控制，且所述第五晶体管由第二控制信号控制。

10.根据权利要求7所述的锁存器装置，其中

第二控制信号被配置成当所述差分输入信号中的所述一者的所述电压电平低于第二阈值时，接通第五晶体管。

11.根据权利要求5所述的锁存器装置，还包括：

时钟门电路，耦合在电力供应节点与所述第一连接节点之间，根据时钟信号将供应电压从所述电力供应节点供应到所述第一连接节点，其中所述时钟门电路包括：

第二独立参考电路，根据所述时钟信号控制所述电力供应节点与所述第一连接节点之间的第三电力路径；以及

第二相依参考电路，根据所述时钟信号及第三控制信号控制所述电力供应节点与所述第一连接节点之间的第四电力路径，其中所述第三控制信号是根据所述差分输入信号中的所述一者的所述电压电平确定。

12.根据权利要求11所述的锁存器装置，其中

所述第二独立参考电路包括第六晶体管，所述第六晶体管耦合在所述电力供应节点与所述第一连接节点之间，其中所述第六晶体管由所述时钟信号控制，且

所述第二相依参考电路包括第七晶体管及第八晶体管，所述第七晶体管及所述第八晶体管串联耦合在所述电力供应节点与所述第一连接节点之间，其中所述第七晶体管由所述时钟信号控制，且所述第八晶体管由所述第三控制信号控制。

13.根据权利要求11所述的锁存器装置，其中

所述时钟门电路的所述第二独立参考电路还被配置成根据所述时钟信号及第四控制信号控制所述电力供应节点与所述第一连接节点之间的第五电力路径，其中所述第四控制信号是根据所述差分输入信号中的所述一者的所述电压电平确定。

14.根据权利要求13所述的锁存器装置，其中所述时钟门电路的所述第二相依参考电路还包括第九晶体管及第十晶体管，所述第九晶体管及所述第十晶体管串联耦合在所述电力供应节点与所述第一连接节点之间，其中所述第九晶体管由所述时钟信号控制，且所述第十晶体管由所述第四控制信号控制。

15.根据权利要求13所述的锁存器装置，其中

所述第一控制信号是所述第三控制信号的反相信号，且

第二控制信号是所述第四控制信号的反相信号。

16.根据权利要求13所述的锁存器装置，其中

所述第三控制信号被配置成当所述差分输入信号中的所述一者的所述电压电平高于第一阈值时，接通所述第二相依参考电路的第八晶体管，且

所述第四控制信号被配置成当所述差分输入信号中的所述一者的所述电压电平高于第二阈值时，接通所述第二相依参考电路的第十晶体管，其中所述第二阈值大于所述第一阈值。

17.一种锁存器装置的操作方法，包括：

由所述锁存器装置的差分对接收差分输入信号；

由所述锁存器装置的时钟门电路中所包括的第一独立参考电路根据时钟信号控制电力供应节点与第一连接节点之间的第一电力路径；且

由所述锁存器装置的所述时钟门电路中所包括的第一相依参考电路根据所述时钟信号及第一控制信号控制所述电力供应节点与所述第一连接节点之间的第二电力路径，其中所述第一控制信号是根据所述差分输入信号中的一者的电压电平确定。

18.根据权利要求17所述的操作方法，还包括：

由所述锁存器装置的偏移消除电路中所包括的第二独立参考电路根据所述时钟信号控制所述第一连接节点与第二连接节点之间的第三电力路径；以及

由所述锁存器装置的所述偏移消除电路中所包括的第二相依参考电路根据所述时钟信号及第二控制信号控制所述第一连接节点与所述第二连接节点之间的第三电力路径，其中所述第二控制信号是根据所述差分输入信号中的所述一者的所述电压电平确定。

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