CN110830028B - 电平转换器、电平转换方法和电平转换系统 - Google Patents

电平转换器、电平转换方法和电平转换系统 Download PDF

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Abstract

电平转换器被配置为接收第一电压域的输入信号并输出第二电压域的输出信号。输入端子被配置为接收第一电压域的输入信号。第一感测电路被配置为将输入信号从第一电压域转换为第二电压域，并且第二感测电路被配置为将输入信号从第一电压域转换为第二电压域。使能电路被配置为响应于使能信号而使相应的第一和第二输出端子处的第一和第二输出信号的电压电平均衡。第一和第二感测电路被配置为响应于使能信号和输入信号而在第一和第二输出端子处输出第二电压域的互补输出信号。本发明的一些实施例还提供了电平转换方法和电平转换系统。

Description

电平转换器、电平转换方法和电平转换系统
技术领域
背景技术
电平转换器是将电子信号从一个电压电平转换为另一个电压电平的器件。诸如例如静态随机存取存储器(SRAM)的许多器件使用特定电压电平信号来更有效地执行某些操作并具有更好的准确性。然而，这些器件中固有的信号的电压电平并不总是适合于器件执行的每个操作。采用电平转换器使得器件将信号的电压电平转换为更适合的值，以增强特定操作的性能。
发明内容
本发明的实施例提供了一种电平转换器，被配置为接收第一电压域的输入信号并输出第二电压域的输出信号，所述电平转换器包括：输入端子，被配置为接收第一电压域的输入信号；第一输出端子；第二输出端子；第一感测电路，被配置为将所述输入信号从所述第一电压域转换为第二电压域；第二感测电路，被配置为将所述输入信号从所述第一电压域转换为所述第二电压域；使能电路，被配置为响应于使能信号而使相应的所述第一输出端子和所述第二输出端子处的第一输出信号和第二输出信号的电压电平均衡，其中，所述第一感测电路和所述第二感测电路被配置为响应于所述使能信号和所述输入信号而在所述第一输出端子和第二输出端子处输出所述第二电压域的互补输出信号。
本发明的另一实施例提供了一种电平转换方法，包括：使第一输出端子和第二输出端子处的输出信号均衡；在输入端子上接收第一电压域的输入信号；接收使能信号；基于所述输入信号和所述使能信号来在所述第一输出端子和所述第二输出端子处输出第二电压域的互补的第一输出信号和第二输出信号，所述第二电压域高于所述第一电压域。
本发明的又一实施例提供了一种电平转换系统，包括：输入端子，被配置为接收第一电压域的信号；时钟端子，被配置为接收具有第一状态和第二状态的时钟信号；电平转换器，耦接至所述输入端子，并被配置为响应于所述时钟信号的第一状态而使第一输出信号和第二输出信号均衡，以及被配置为响应于所述输入信号和所述时钟信号的第二状态而输出第二电压域的输出信号，所述第二电压域高于所述第一电压域；锁存器，被配置为响应于所述时钟信号的第一状态将来自所述电平转换器的所述输出信号锁存在所述第二电压域中。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本发明的各方面。应注意，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了清楚讨论，可以任意增加或减少各种部件的尺寸。
图1是根据一些实施例的示出利用SRAM器件实现的电平转换器的各个方面的框图。
图2是根据一些实施例的示出电平转换器的各个方面的框图。
图3是根据一些实施例的电平转换器的电路图。
图4A是根据一些实施例的电平转换系统的电路图。
图4B是根据一些实施例的示出电平转换系统的示例性信号的时序图。
图5A至图5E示出了根据图4B的时序图的图4A中所示的示例性电平转换系统的操作。
图6是根据一些实施例的示出电平转换方法的流程图。
具体实施方式
以下公开内容提供了用于实现所提供主题的不同部件的许多不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不是限制性的。例如，在下面的描述中在第二部件上方或之上形成第一部件可包括其中第一和第二部件以直接接触形成的实施例，还可包括可在第一和第二部件之间形成附加部件的实施例，从而使得第一和第二部件可不直接接触。另外，本发明可在各个实例中重复参考标号和/或字符。这样的重复是为了简单和清楚的目的，且本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，可在本文中使用空间相对术语(例如“下面”，“之下”，“下方”，“之上”，“上方”等)来描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
例如，电平转换器用于将低电压域的输入信号转换为较高电压域的输出信号，以供器件中的其他部件使用。例如，“双轨”SRAM架构是指SRAM布置，其中，存储器逻辑在低电压域中操作以节省功率，而存储器阵列在高电压域中操作以改进性能。利用这样的器件，可减少存储器泄漏功率，但是可能影响存储器存取时间。随着高电压和低电压值的差异增加，泄漏功率的增益增加。
然而，传统上存在电源电压分压范围限制，这是由于当存在某些电压电平时，电平转换器的晶体管不能被截止。在一些公开的实施例中，电平转换器包括差分感测晶体管对，通过该差分感测晶体管对可扩大电源电压分压范围。这实现器件的良率以在更大的电压范围内保持高电平。
图1是根据一些实施例的示出电平转换系统100的示例性实施方式的框图，该电平转换系统包括耦接至SRAM器件106的电平转换器104。虽然在图1的实例中SRAM器件106示出为耦接至电平转换器104，但是可采用任何需要电平转换器的器件，且这些器件均在本发明的范围内。在所示实例中，在输入端子102上接收输入信号IN并将其传递至电平转换器104和SRAM器件106。接收的输入信号IN处于第一或VDD电压域。电平转换器104获取输入信号IN并将其从VDD域转换为第二电压域(VDDM域)。SRAM器件106使用来自电平转换器104的VDDM域的输出信号以优化SRAM器件106的操作。通过利用VDD和VDDM域的信号，SRAM器件性能(诸如存储器存取速度)提高，同时功耗最小化。
图2是根据一些实施例的示出电平转换器104的实例的各个方面的框图。电平转换器104被配置为在输入端子102处接收第一电压域(VDD)中的输入信号IN，并在第一输出端子216和第二输出端子218处输出第二电压域(VDDM)中的输出信号OUT及其补码OUTB。
将第一感测电路204连接至输入端子102以及第一输出端子216和第二输出端子218。第一感测电路204被配置为将输入信号IN从第一电压域(VDD)转换为第二电压域(VDDM)。第二感测电路206也连接至第一输出端子216和第二输出端子218，并被配置为接收也处于VDD域的输入反相信号INB 322(输入信号IN的补码)。第一反相器202连接至输入端子102，并被配置为输出输入信号IN的补码以作为输入反相信号INB 322。将第一感测电路204和第二感测电路206连接至电压供应端子210，该电压供应端子210被配置为接收第二电压域中的输入电压VDDM。如上所述，第一反相器202在VDD域中操作，并因此连接至电压供应端子212，该电压供应端子212被配置为接收VDD输入电压。
如本文下面进一步讨论的，将第一感测电路204和第二感测电路206另外交叉耦接，即将第一感测电路204的第一输出端子216连接至第二感测电路206的输入端，且将第二感测电路206的第二输出端子218连接至第一感测电路204的输入端。第一感测电路204和第二感测电路206被配置为将输入信号从第一VDD域转换为VDDM电压域。
将使能电路208连接在第一感测电路204和第二感测电路206之间。使能电路208包括使能端子214，该使能端子214被配置为接收使能信号EN。在一些实施例中，该使能信号EN是时钟脉冲。使能电路208被配置为使相应的第一输出端子216和第二输出端子218处的第一输出信号OUTB和第二输出信号OUT的电压电平均衡。在一些实例中，使能电路204将输出信号OUTB、OUT均衡至预定电压电平。一个示例性预定电压电平是第二输入电压VDDM的值的一半。另外，响应于使能和输入信号，电平转换器104电路还被配置为在第一和第二输出端子处输出第二电压域(VDDM)中的互补输出信号(216、218)。
图3是示出图2中描述的电平转换器104的实例的进一步细节的电路图。第一反相器202包括PMOS晶体管318和NMOS晶体管320。第一感测电路204包括第二反相器330，该第二反相器330包括PMOS晶体管302和耦接至第一NMOS感测晶体管312的NMOS晶体管308。第一感测晶体管312的栅极耦接至输入端子102，并因此被配置为接收输入信号IN。
第二感测电路206包括第三反相器332，该第三反相器332包括PMOS晶体管306和耦接至第二NMOS感测晶体管314的NMOS晶体管310。第二感测晶体管314的栅极被配置为接收由第一反相器202提供的互补输入信号INB 322。因此，第一感测晶体管312和第二感测晶体管314形成差分感测晶体管对。
使能电路208包括耦接在第一输出端216和第二输出端218之间的PMOS晶体管304。连接晶体管304的栅极端子214以接收使能信号，在示出的实例中，该使能信号是处于VDD域的时钟脉冲CKC2。另外，使能电路208包括NMOS晶体管316，该NMOS晶体管具有连接的栅极端子214以接收使能信号或时钟脉冲CKC2。
当使能信号CKC2较低时，晶体管304的栅极处的VDD电压使晶体管304至少部分地导通，这将晶体管302、306、308和310的栅极以及输出端子216、218耦接在一起。低使能信号CKC2还将晶体管316截止，以将共用源极感测晶体管312、314与地面隔离。因此，将第一输出端216和第二输出端218处的信号在VDDM和地之间均衡，或为约VDDM的一半。因此，如本文使用的，使输出信号OUT、OUTB均衡是指：基于均衡电路208的晶体管304和316的操作，响应于使能信号CKC2而将输出信号OUT、OUTB设置为约VDDM电压电平的一半的大致相同的电压电平(即±10％)。
当使能信号CKC2较高时，晶体管304截止，以将晶体管302、306、308和310的栅极彼此断开，并将输出端子216和218彼此断开。此外，高CKC2信号将晶体管312、314之间的共用节点NCOM连接至地。然后，第一感测电路204和第二感测电路206能够感测在输入端子102处接收的输入信号IN。因此，高输入信号IN(在VDD域中)导通感测晶体管312，以将输出信号OUTB拉低。高输入信号IN进一步由第一反相器202反相，并作为低第二输入INB 322而被感测晶体管314的栅极接收。低INB 322信号将感测晶体管314截止，以通过晶体管306、310将输出信号OUT拉至VDDM电平。如果第一输入信号IN较低而使能信号CKC2较高，则第一感测晶体管312截止，这将输出信号OUTB拉高至VDDM电平。反相后的输入信号INB 322将感测晶体管314导通，以将输出端子218处的输出信号OUT拉低。
图4A示出了示例性电平转换系统500，其中电平转换器104将其输出端子218耦接至在VDDM域中操作的输出锁存器502。将输出锁存器502耦接至电平转换器104的输出端子218以从电平转换器104接收VDDM域的输出信号OUT，并在使输出信号OUT、OUTB均衡的同时锁存输出信号，如上所述。
锁存器502耦接至VDDM电压端子210，并因此在VDDM域中操作。锁存器502还包括接收互补时钟信号CKC和CKT的时钟端子402和404，以及提供锁存输出信号OUT_LATCH的输出端子408。锁存器被配置为响应于时钟信号CKC及其补码CKT而将电平转换器104提供的输出信号OUT锁存在VDDM电压域中。在一些实例中，时钟信号CKC和使能信号CKC2彼此同相操作，但是在示出的实施例中，使能信号CKC2处于VDD域，而锁存时钟信号CKC处于VDDM域。在其他实例中，电平转换器104和锁存器502可共享VDDM域的共用时钟信号。
锁存器502包括第一三态反相器410，该第一三态反相器410被配置为响应于时钟信号CKC、CKT而使来自电平转换器104的输出信号OUT反相。在三态反相器410的输出节点406处提供反相的输出信号OUTBX。第一三态反相器410包括串联连接在VDDM电压端子210和地之间的PMOS晶体管504和506及NMOS晶体管508和510。分别连接晶体管504和510的栅极端子以从电平转换器输出端子218接收输出信号OUT，同时连接晶体管506和508的栅极端子以接收时钟信号CKT和CKC。第一三态反相器410提供锁存输出反相信号OUTBX，该锁存输出反相信号OUTBX由反相器412接收，该反相器412被配置为重新转换来自第一三态反相器的OUTBX信号。第二反相器包括串联连接在VDDM电压端子210和地之间的PMOS晶体管520和NMOS晶体管522。第二三态反相器414包括串联连接在VDDM电压端子210和地之间的PMOS晶体管512和514及NMOS晶体管516和518。分别连接晶体管514和516的栅极端子以接收时钟信号CKC和CKT 404，而晶体管512和518的栅极端子响应于时钟信号CKC和CKT而接收反相器412的输出以锁存OUTBX信号。
图4B是根据示例性实施例的示出电平转换器104和锁存器502的示例性信号的时序图。图5A至图5E示出了基于图4B的时序图中所示的信号的电平转换系统500的操作的实例。
在第一时间段T1期间，将电平转换器输出信号OUT、OUTB均衡至预定电压电平，诸如如上所述的VDDM的一半。图5A示出了在第一时间段T1期间电平转换系统500操作的实例。如上所述，在第一时间段T1期间，使能信号CKC2较低以使电平转换器104的输出信号OUT、OUTB均衡，如反相器330、332之间的箭头所示。低使能信号CKC2至少部分地导通晶体管304并截止晶体管316，以将输出信号OUT、OUTB均衡为约VDDM值的一半。因此，如本文使用，使输出信号OUT、OUT均衡是指：基于均衡电路208的晶体管304和316的操作，响应于使能信号CKC2而将输出信号OUT、OUTB设置为约VDDM电压电平的一半的大致相同的电压电平(即±10％)。
在第二时间段T2期间，电平转换器使信号CKC2变高。如上所述，在示出的实例中，使能信号CKC2与锁存时钟信号CKC同相，因此在第二时间段T2期间也变高，同时互补锁存时钟信号CKT变低。电平转换器输入端子102处的输入信号IN在第二时间段T2期间变高。图5B示出了第二时间段T2期间的系统500的操作。高使能信号CKC2使晶体管304截止并使晶体管316导通，这提供了从感测晶体管312、314至地的路径。由于输入信号IN高，所以第一感测晶体管312导通，这进而将输出OUTB从其均衡状态下拉至低值(接地)。另外，反相的输入信号INB 322使第二感测晶体管314截止，以将输出信号OUT从其均衡状态拉至高值(VDDM)。因此，将输入值IN电压电平从VDD域转换为VDDM域。
另外，锁存时钟信号CKT和CKC使第一三态反相器410导通并使第二三态反相器414截止。高输出信号OUT由锁存器502的第一三态反相器410反相，以在节点406处产生低OUTBX信号，该低OUTBX信号由反相器412馈送并输出为高锁存输出OUT_LATCH。
再次参考图4B，在第三时间段T3期间，使能信号CKC2和锁存时钟信号CKC变低。因此锁存互补时钟信号CKT变高。如图5C所示，锁存时钟信号CKC、CKT使第一三态反相器410截止并使第二三态反相器导通，以切断锁存馈送路径并激活通过第二三态反相器414的反馈路径。这样将高锁存输出信号OUT_LATCH锁存，同时响应于低使能信号CKC2而使电平转换器输出信号OUT、OUTB均衡。因此电平转换器104返回至与图5A所示的类似的状态，其中，使输出信号OUT和OUTB均衡以准备用于下一个循环。
在图4B中所示的第四时间段T4中，锁存时钟信号CKC和使能信号CKC2已经循环至低，而互补锁存时钟信号CKT已循环至高。VDD域的输入信号IN在第四时间段T4中保持为低。图5D示出了第四时间段T4期间的电平转换系统500的操作，其中，高使能信号CKC2使晶体管316导通，并使晶体管304截止。在锁存器502中，时钟信号CKC和CKT使晶体管506和508导通并使晶体管514和516截止。输入信号IN为低，因此反相的输入信号INB 322使感测晶体管314导通，并将输出端子218处的输出信号OUT从时间段T3时的均衡状态拉至低状态(接地)。由于输入信号IN为低，所以感测晶体管312截止，使得将输出端子216处的输出信号OUTB从其均衡状态拉至高(VDDM)。由于第一三态反相器410导通而第二三态反相器414处于高阻抗状态，因此激活锁存器502的馈送路径。这使得第一三态反相器可使电平转换器输出信号OUT反相以在节点406处产生高OUTBX信号，然后反相器412使该高OUTBX信号反相并在锁存输出端子408处将其输出为低输出信号OUT_LATCH。
图4B还示出了第五时间段T5，其中，将锁存器输出信号OUT_LATCH锁存，并且再次使电平转换器输出OUT和OUTB均衡以准备用于下一个循环。图5E示出了第五时间段T5期间的系统500的操作。在该时间段中，锁存时钟信号CKC和使能信号CKC2变低，且锁存互补时钟信号CKT变高。这些信号使晶体管304、514和516导通，并使晶体管316、506和508截止。因此电平转换器104处于与图5A所示的类似的状态，其中，使输出信号OUT和OUTB均衡以准备用于下一个循环。在第一三态反相器410移动至高阻抗状态且第二三态反相器414移动至激活状态的情况下，在切断馈送路径的同时激活反馈路径。这样将锁存输出端子408处的电流信号LATCH_OUT锁存。
图6是根据示例性实施例的示出电平转换的方法600的实例的流程图。方法600开始于操作602，其中，电平转换器104使第一输出端子216和第二输出端子218处的电平转换器的输出信号均衡在预定初始电压电平。在操作604处，电平转换器104在输入端子102上接收第一电压域的输入信号IN。然后，在操作606处，电平转换器104接收诸如CKC2信号的使能信号，这使得电平转换器104能够将输入信号IN的电平从VDD域转换为VDDM域。更具体地，基于输入信号IN和使能信号CKC2来将输出端子从均衡电压电平(例如，约VDDM的一半)转换为第二电压域VDDM的互补输出信号OUT、OUTB，该第二电压域VDDM高于该第一电压域。
如图4B和图5A至图5E所示，在一些实施例中，将来自电平转换器104的输出信号锁存在VDDM域中。
已知的电平转换器通常受限于VDDM和VDD电压域的电压范围之间的差异。一些公开的实施例可在第一和第二电压域之间提供更大的电源电压分压范围。例如，在一些公开的实施例中，基于感测晶体管312、314的阈值电压Vt来确定VDD电压范围。对于0至1.0伏的VDDM电压范围，一些实施例采用0至小于0.4伏的VDD电压范围。因此，一些实施例可采用小于VDDM电压的40％的VDD电压。
因此，公开的实施例包括电平转换器，电平转换器被配置为接收第一电压域的输入信号并输出第二电压域的输出信号。电平转换器包括输入端子、第一输出端子和第二输出端子，输入端子被配置为接收第一电压域的输入信号。第一感测电路被配置为将输入信号从第一电压域转换为第二电压域，并且第二感测电路被配置为将输入信号从第一电压域转换为第二电压域。使能电路被配置为响应于使能信号而使相应的第一和第二输出端子处的第一和第二输出信号的电压电平均衡。第一和第二感测电路被配置为响应于使能信号和输入信号而在第一和第二输出端子处输出第二电压域的互补输出信号。根据本发明的一些实施例，使能电路被配置为使第一和第二输出信号均衡至预定电压电平。根据本发明的一些实施例，预定电压电平是第二输入电压值的一半。根据本发明的一些实施例，该电平转换器还包括，第一反相器，第一反相器在第一电压域中操作并被配置为产生输入信号的补码。根据本发明的一些实施例，第一感测电路包括第二反相器，第二反相器耦接至第一感测晶体管，其中，第一感测晶体管被配置为接收输入信号。根据本发明的一些实施例，第二感测电路包括第三反相器，第三反相器耦接至第二感测晶体管，其中，第二感测晶体管被配置为接收来自第一反相器的输入信号的补码。根据本发明的一些实施例，第一感测晶体管和第二感测晶体管包括共用源极对。根据本发明的一些实施例，使能信号是时钟脉冲。根据本发明的一些实施例，使能信号处于第一电压域。根据本发明的一些实施例，使能电路包括：PMOS晶体管，耦接在第一输出端子和第二输出端子之间，并具有连接的栅极端子以接收使能信号；以及NMOS晶体管，连接在第一感测电路的第一感测晶体管和第二感测电路的第二感测晶体管以及地之间，并具有连接的栅极端子以接收使能信号。根据本发明的一些实施例，第一电压域的电平小于第二电压域的电平的40％。
其他实施例包括电平转换方法，其中，使电平转换器的第一和第二输出端子处的输出信号均衡。在输入端子上接收第一电压域的输入信号，并接收使能信号。基于输入信号和使能信号来在第一和第二输出端子处输出第二电压域的互补第一和第二输出信号，第二电压域高于第一电压域。根据本发明的一些实施例，电平转换方法还包括：响应于时钟信号将第一输出信号锁存在第二电压域中，其中，使能信号和时钟信号彼此同相。根据本发明的一些实施例，使能信号处于第一电压域，并且时钟信号处于第二电压域。
根据又一些实施例，电平转换系统包括输入端子和时钟端子，输入端子被配置为接收第一电压域的输入信号，时钟端子被配置为接收具有第一和第二状态的时钟信号。将电平转换器耦接至输入端子，并被配置为响应于第一时钟信号状态而使第一和第二输出信号均衡，以及被配置为响应于输入信号和第二时钟信号状态而输出第二电压域的输出信号，第二电压域高于第一电压域。锁存器被配置为响应于时钟信号第一状态而将来自电平转换器的输出信号锁存在第二域中。根据本发明的一些实施例，电平转换器被配置为使第一输出信号和第二输出信号均衡至预定电压电平。根据本发明的一些实施例，预定电压电平是第二输入电压值的一半。根据本发明的一些实施例，电平转换器包括：第一感测电路，被配置为将输入信号从第一电压域转换为第二电压域，第一感测电路包括第一反相器，第一反相器耦接至第一感测晶体管，其中，第一感测晶体管被配置为接收输入信号；第二感测电路，被配置为将输入信号从第一电压域转换为第二电压域，第二感测电路包括第二反相器，第二反相器耦接至第二感测晶体管，其中，第二感测晶体管被配置为接收输入信号的补码。根据本发明的一些实施例，电平转换器包括：第一输出端子和第二输出端子，被配置为分别输出第一输出信号和第二输出信号，以及使能电路，使能电路被配置为使第一输出信号和第二输出信号均衡，使能电路包括PMOS晶体管和NMOS晶体管，PMOS晶体管耦接在第一输出端子和第二输出端子之间并具有连接至时钟端子的栅极端子，NMOS晶体管位于第一感测电路的第一感测晶体管和第二感测电路的第二感测晶体管以及地之间并具有连接至时钟端子的栅极端子。根据本发明的一些实施例，电平转换系统还包括反相器，反相器耦接至输入端子并被配置为产生输入信号的补码。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种电平转换器，被配置为接收第一电压域的输入信号并输出第二电压域的输出信号，所述电平转换器包括：
输入端子，被配置为接收第一电压域的输入信号；
第一输出端子；
第二输出端子；
第一感测电路，被配置为将所述输入信号从所述第一电压域转换为第二电压域；
第二感测电路，被配置为将所述输入信号从所述第一电压域转换为所述第二电压域；
使能电路，被配置为响应于使能信号而使相应的所述第一输出端子和所述第二输出端子处的第一输出信号和第二输出信号的电压电平均衡，其中，所述第一感测电路和所述第二感测电路被配置为响应于所述使能信号和所述输入信号而在所述第一输出端子和所述第二输出端子处输出所述第二电压域的互补输出信号，
其中，所述使能电路包括：
PMOS晶体管，耦接在所述第一输出端子和所述第二输出端子之间，并具有连接的栅极端子以接收所述使能信号；和
NMOS晶体管，连接在所述第一感测电路的第一感测晶体管和所述第二感测电路的第二感测晶体管以及地之间，并具有连接的栅极端子以接收所述使能信号。
2.根据权利要求1所述的电平转换器，其中，所述使能电路被配置为使所述第一输出信号和第二输出信号均衡至预定电压电平。
3.根据权利要求2所述的电平转换器，其中，所述预定电压电平是处于所述第二电压域的第二输入电压的一半。
4.根据权利要求1所述的电平转换器，还包括，第一反相器，所述第一反相器在所述第一电压域中操作并被配置为产生所述输入信号的补码。
5.根据权利要求4所述的电平转换器，其中，所述第一感测电路包括第二反相器，所述第二反相器耦接至第一感测晶体管，其中，所述第一感测晶体管被配置为接收所述输入信号。
6.根据权利要求5所述的电平转换器，其中，所述第二感测电路包括第三反相器，所述第三反相器耦接至第二感测晶体管，其中，所述第二感测晶体管被配置为接收来自所述第一反相器的所述输入信号的补码。
7.根据权利要求6所述的电平转换器，其中，所述第一感测晶体管和所述第二感测晶体管包括共用源极对。
8.根据权利要求1所述的电平转换器，其中，所述使能信号是时钟脉冲。
9.根据权利要求1所述的电平转换器，其中，所述使能信号处于所述第一电压域。
10.根据权利要求6所述的电平转换器，其中，所述第一感测晶体管和所述第二感测晶体管是NMOS晶体管。
11.根据权利要求1所述的电平转换器，其中，所述第一电压域的电平小于所述第二电压域的电平的40％。
12.一种电平转换方法，包括：
使第一输出端子和第二输出端子处的输出信号均衡；
在输入端子上接收第一电压域的输入信号；
接收使能信号；
基于所述输入信号和所述使能信号来在所述第一输出端子和所述第二输出端子处输出第二电压域的互补的第一输出信号和第二输出信号，所述第二电压域高于所述第一电压域。
13.根据权利要求12所述的电平转换方法，还包括：
响应于时钟信号将所述第一输出信号锁存在所述第二电压域中，其中，所述使能信号和所述时钟信号彼此同相。
14.根据权利要求13所述的电平转换方法，其中，所述使能信号处于所述第一电压域，并且所述时钟信号处于所述第二电压域。
15.一种电平转换系统，包括：
输入端子，被配置为接收第一电压域的信号；
时钟端子，被配置为接收具有第一状态和第二状态的时钟信号；
电平转换器，耦接至所述输入端子，并被配置为响应于所述时钟信号的第一状态而使第一输出信号和第二输出信号均衡，以及被配置为响应于输入信号和所述时钟信号的第二状态而输出第二电压域的输出信号，所述第二电压域高于所述第一电压域；
锁存器，被配置为响应于所述时钟信号的第一状态将来自所述电平转换器的所述输出信号锁存在所述第二电压域中，
其中，所述电平转换器包括：
第一感测电路，被配置为将所述输入信号从所述第一电压域转换为所述第二电压域，所述第一感测电路包括第一反相器，所述第一反相器耦接至第一感测晶体管，其中，所述第一感测晶体管被配置为接收所述输入信号；
第二感测电路，被配置为将所述输入信号从所述第一电压域转换为所述第二电压域，所述第二感测电路包括第二反相器，所述第二反相器耦接至第二感测晶体管，其中，所述第二感测晶体管被配置为接收所述输入信号的补码。
16.根据权利要求15所述的电平转换系统，其中，所述电平转换器被配置为使所述第一输出信号和所述第二输出信号均衡至预定电压电平。
17.根据权利要求16所述的系统，其中，所述预定电压电平是处于所述第二电压域的第二输入电压的一半。
18.根据权利要求15所述的电平转换系统，其中，所述第一感测晶体管和所述第二感测晶体管包括共用源极对。
19.根据权利要求18所述的电平转换系统，其中，所述电平转换器包括：
第一输出端子和第二输出端子，被配置为分别输出所述第一输出信号和所述第二输出信号，以及
使能电路，所述使能电路被配置为使所述第一输出信号和所述第二输出信号均衡，所述使能电路包括PMOS晶体管和NMOS晶体管，所述PMOS晶体管耦接在所述第一输出端子和所述第二输出端子之间并具有连接至所述时钟端子的栅极端子，所述NMOS晶体管位于所述第一感测电路的所述第一感测晶体管和第二感测电路的所述第二感测晶体管以及地之间并具有连接至所述时钟端子的栅极端子。
20.根据权利要求15所述的电平转换系统，还包括反相器，所述反相器耦接至所述输入端子并被配置为产生所述输入信号的补码。
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