CN103390420A - 感测放大器电路和使用感测放大器的半导体器件 - Google Patents

感测放大器电路和使用感测放大器的半导体器件 Download PDF

Info

Publication number
CN103390420A
CN103390420A CN2012105557385A CN201210555738A CN103390420A CN 103390420 A CN103390420 A CN 103390420A CN 2012105557385 A CN2012105557385 A CN 2012105557385A CN 201210555738 A CN201210555738 A CN 201210555738A CN 103390420 A CN103390420 A CN 103390420A
Authority
CN
China
Prior art keywords
sensing
signal
data
enable signal
sense amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012105557385A
Other languages
English (en)
Other versions
CN103390420B (zh
Inventor
金亨洙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103390420A publication Critical patent/CN103390420A/zh
Application granted granted Critical
Publication of CN103390420B publication Critical patent/CN103390420B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

本发明是感测放大器电路和使用感测放大器的半导体器件。所述感测放大器电路包括：使能信号发生单元，所述使能信号发生单元被配置成当感测到输入信号的电压电平变化时产生使能信号；吸收单元，所述吸收单元被配置成响应于使能信号而提供感测电压；以及感测单元，所述感测单元被配置成响应于感测电压和输入信号而产生输出信号。

Description

感测放大器电路和使用感测放大器的半导体器件
相关申请的交叉引用
本申请要求2012年5月7日向韩国知识产权局提交的申请号为10-2012-0048125的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明总体而言涉及半导体器件、感测放大器和使用感测放大器的半导体器件。
背景技术
半导体器件以低功率来驱动，且因而被配置成包括用于感测电压电平差并且用于将电压电平差转换成数字电平的感测放大器电路。常规的感测放大器电路可以感测输入信号的电压电平之间的差。根据感测的结果具有较高电压电平的输入信号被放大为高电平并且输出，而根据感测的结果具有较低电压电平的输入信号被放大为低电平并且输出。利用另一种方法的感测放大器电路将具有较低电压电平的输入信号放大成低电平的信号，使得具有较低电压电平的输入信号与具有较高电压电平的输入信号清楚地区分开。
图1是说明已知的感测放大器电路的结构的示图。参见图1，感测放大器电路10分别包括第一至第五晶体管N1、N2、N3、N4以及N5。感测放大器电路10的左侧与输入端子相对应，而感测放大器电路10的右侧与输出端子相对应。当信号从输入端子传送到输出端子时，第一晶体管N1响应于感测控制信号EN而导通，因而供应接地电压VSS。当将信号从输入端子传送到输出端子时，第二晶体管N2和第三晶体管N3的导通程度根据输入信号IN和INB的电平而变化。因此，第一至第三晶体管N1、N2以及N3通过放大输入信号IN和INB而分别可以产生输出信号OUT和OUTB。第四晶体管N4和第五晶体管N5当信号从输入端子传送到输出端子时关断，但是当信号从输出端子传送到输入端子时响应于控制信号WE而导通。当第四晶体管N4和第五晶体管N5导通时，它们将输入端子和输出端子耦接。
当信号从输入端子传送到输出端子时感测放大器电路10的操作如下。当输入信号IN具有比输入信号INB高的电平时，第二晶体管N2的导通程度比第三晶体管N3的导通程度大。因此，输出端子OUTB下降到接地电压（VSS）电平比输出端子OUT快。当输出信号OUTB达到接地电压（VSS）电平时，输入信号IN和INB的电压电平差被放大，且因而可以经由输出端子将放大的输出信号OUT和OUTB输出。
在要导通供应接地电压VSS的第一晶体管N1的感测控制信号EN被使能时，感测放大器电路10开始感测放大操作。因此，感测控制信号EN被使能的时间点与感测放大器电路10的准确操作密切相关。例如，如果在正常的时间点处不施加输入信号IN和INB，则输入信号OUT和OUTB的电平可能是反向的，或者产生输出信号OUT和OUTB的时间点可能会延迟。
此外，即使在大体分别执行感测操作的第二晶体管N2与第三晶体管N3之间发生失配时，则也可能不会正常地产生输出信号OUT和OUTB。
发明内容
本文描述了通过精确地感测并放大输入信号来稳定地产生输出信号的感测放大器，以及使用感测放大器的半导体器件。
在一个实施例中，一种感测放大器电路包括：使能信号发生单元，所述使能信号发生单元被配置成当感测到输入信号的电压电平变化时产生使能信号；吸收单元，所述吸收单元被配置成响应于使能信号而提供感测电压；以及感测单元，所述感测单元被配置成响应于感测电压和输入信号而产生输出信号。
在一个实施例中，一种感测放大器电路包括：使能信号发生单元，所述使能信号发生单元被配置成响应于输入信号而从感测控制信号产生使能信号；吸收单元，所述吸收单元被配置成响应于使能信号而供应感测电压；以及感测单元，所述感测单元被配置成响应于感测电压和输入信号而产生输出信号。
在一个实施例中，一种半导体器件包括：第一数据I/O线，所述第一数据I/O线被配置成传送输入信号；感测放大器单元，所述感测放大器单元被配置成在感测到输入信号的电压电平变化时被使能，并且被配置成通过放大输入信号而产生输出信号；以及第二数据I/O线，所述第二数据I/O线被配置成传送输出信号。
在一个实施例中，一种半导体器件包括：位线感测放大器，所述位线感测放大器被配置成将存储器单元的数据放大；列开关，所述列开关被配置成响应于列选择信号而将放大的数据传送到第一数据I/O线；以及感测放大器单元，所述感测放大器单元被配置成当通过传送的数据来改变第一数据I/O线的电压电平时而被使能，并且被配置成当感测放大器单元被使能时通过放大传送的数据而产生输出信号，并将输出信号输出到第二数据I/O线。
附图说明
结合附图描述本发明的特点、方面和实施例，其中：
图1是说明已知的感测放大器电路的结构的示图；
图2是说明根据一个实施例的感测放大器电路的结构的示图；
图3是说明根据一个实施例的半导体器件的结构的示图；
图4是说明在图3的半导体器件执行读取操作时的操作时序的示图；
图5是说明在现有技术中可能会发生的异常放大操作的时序图；以及
图6是说明根据一个实施例的感测放大器电路的改进的操作的时序图。
具体实施方式
在下文中，将参照附图来描述根据不同实施例的感测放大器电路以及使用感测放大器电路的半导体器件。
图2是说明根据一个实施例的感测放大器电路的结构的示图。根据一个实施例的感测放大器电路1可以响应于接收的输入信号IN和INB而被使能。感测放大器电路1可以感测输入信号IN和INB的电平的变化，并且可以根据感测的结果执行感测放大操作。参见图2，感测放大器电路1可以包括使能信号发生单元110、吸收单元130以及感测单元150。
使能信号发生单元110可以接收输入信号IN和INB，可以感测输入信号IN和INB的电平变化，以及可以根据感测的结果来产生使能信号SEN。使能信号发生单元110可以接收感测控制信号EN。当感测到输入信号IN和INB的电平变化时，使能信号发生单元110可以供应感测控制信号EN作为使能信号SEN。例如，当输入信号IN和INB从高电平变换成低电平时，使能信号发生单元110可以从感测控制信号EN产生使能信号SEN。可以使用感测控制信号EN来操作感测放大器电路1。如果尽管接收到感测控制信号EN而未感测到输入信号IN和INB的电平变化，则使能信号发生单元110不产生使能信号SEN。因此，尽管接收到感测控制信号EN，感测放大器电路1也不开始感测放大操作。当感测到输入信号IN和INB的电平变化时，感测放大器电路1可以开始感测放大操作。
如图2所示，输入信号IN和INB可以是信号对。可以用差分信号来供应输入信号对IN和INB。可以将输入信号IN和INB预充电到第一电平，然后可以改变输入信号IN和INB的电平。例如，当将第一电平的信号供应到感测放大器电路1时，输入信号IN可以保持第一电平，而输入信号INB可以变换成第二电平。相反地，当将第二电平的信号供应到感测放大器电路1时，输入信号IN可以变换成第二电平，而输入信号INB可以保持第一电平。在具体描述中，第二电平指的是与第一电平相反的电压逻辑电平。例如，第一电平可以是高电压逻辑电平，而第二电平可以是低电压逻辑电平。使能信号发生单元110可以感测低电平的信号，并且从感测控制信号EN产生使能信号SEN。
吸收单元130可以响应于使能信号SEN而供应感测电压。吸收单元130可以在使能信号SEN被使能时供应感测电压，但是在使能信号SEN被禁止时而不供应感测电压。在一个实施例中，将感测电压示为接地电压VSS。
感测单元150可以接收感测电压和输入信号IN和INB，并且可以产生输出信号OUT和OUTB。当接收到感测电压时，感测单元150可以感测输入信号IN和INB的电平，并且可以基于放大的电平来产生输出信号OUT和OUTB。
如上所述，根据一个实施例的感测放大器电路1可以在感测到输入信号IN和INB的电平变化时开始感测放大操作。即，尽管接收到指示感测放大操作的感测控制信号EN，而感测放大器电路1并非立即开始感测放大操作。在感测到输入信号IN和INB的电平变化之后，感测放大器电路1开始感测放大操作。因此，感测放大器电路1可以将输入信号IN和INB稳定地放大，并且可以基于放大的信号产生输出信号OUT和OUTB。
参见图2，感测放大器电路1还可以包括切断单元170。切断单元170可以接收感测控制信号EN。在一个实施例中，切断单元170可以接收感测控制信号EN的反相信号ENB。当感测控制信号EN被禁止时，可以防止供应感测电压到感测单元150。当未施加感测控制信号EN，即不执行感测放大操作时，切断单元170可以防止感测电压被供应到感测单元150。当感测控制信号EN被使能时，切断单元170不防止感测电压被供应到感测单元150。
参见图2，在一个实施例中，使能信号发生单元110可以分别包括第一PMOS晶体管P11和第二PMOS晶体管P12。可以将输入信号IN输入到第一PMOS晶体管P11的栅极，可以将感测控制信号EN输入到第一PMOS晶体管P11的源极和漏极中的一个，以及第一PMOS晶体管P11的源极和漏极中的另一个可以与第一节点D1连接。可以将输入信号INB输入到第二PMOS晶体管P12的栅极，将感测控制信号EN输入到第二PMOS晶体管P12的源极和漏极中的一个，而第二PMOS晶体管P12的源极和漏极中的另一个可以与第一节点D1连接。可以从第一节点D1输出使能信号SEN。因此，当输入信号IN和INB的电平中的一个变换成低电平时，第一PMOS晶体管P11和第二PMOS晶体管P12中的一个可以导通，使得可以将感测控制信号EN供应到第一节点D1。即，可以从第一节点D1产生使能信号SEN。根据这种结构，当感测到输入信号IN和INB的电平变化时，使能信号发生单元110可以从感测控制信号EN产生使能信号SEN。
在一个实施例中，吸收单元130可以包括第一NMOS晶体管N11。第一NMOS晶体管N11具有可以输入使能信号SEN的栅极、与感测电压连接的源极以及与第二节点D2连接的漏极。当使能信号SEN被使能时，第一NMOS晶体管N11可以导通，因而将感测电压供应到第二节点D2。
在一个实施例中，感测单元150可以分别包括第二NMOS晶体管N12和第三NMOS晶体管N13。可以将输入信号IN输入到第二NMOS晶体管N12的栅极，第二NMOS晶体管N12的源极和漏极中的一个可以与第二节点D2连接，以及可以经由第二NMOS晶体管N12的源极和漏极中的另一个将输出信号OUTB输出。可以将输入信号INB输入到第三NMOS晶体管N13的栅极，第三NMOS晶体管N13的源极和漏极中的一个可以与第二节点D2连接，以及可以经由第三NMOS晶体管N13的源极和漏极中的另一个将输出信号OUT输出。当输入信号IN处于第一电平时，第二NMOS晶体管N12可以导通，因而从感测电压产生输出信号OUTB。当输入信号INB处于第一电平时，第三NMOS晶体管N13可以导通，因而从感测电压产生输出信号OUT。
在一个实施例中，切断单元170可以包括第四NMOS晶体管N14。可以将感测控制信号EN的反相信号ENB输入到第四NMOS晶体管N14的栅极，可以将感测电压输入到第四NMOS晶体管N14的源极和漏极中的一个，以及第四NMOS晶体管N14的源极和漏极中的另一个可以与第一节点D1连接。当感测控制信号EN被禁止时，第四NMOS晶体管N14响应于感测控制信号EN的反相信号ENB而导通，因而将感测电压供应到第一节点D1。由于感测电压可以是接地电压VSS，所以可以将从第一节点D1接收接地电压VSS的第一NMOS晶体管N11关断。当第一NMOS晶体管N11被关断时，感测电压不会被供应到感测单元130。相反地，当感测控制信号被使能时，第四NMOS晶体管N14可以被关断，使得感测电压不会被供应到第一节点D1。因此，第一节点D1的电平可以响应于使能信号EN而变换。
图3是说明根据一个实施例的半导体器件的结构的示图。参见图3，半导体器件2可以包括位线感测放大器（bit line sense amplifier，BLSA）210、列开关220以及感测放大器单元230。半导体器件2还可以包括位线对BL和BLB、第一数据I/O线对LIO和LIOB、以及第二数据I/O线对IO和IOB。
BLSA210可以将储存在存储器单元中的数据放大，然后将数据加载到位线BL上。列开关220可以响应于列选择信号YS而将放大的数据传送到第一数据I/O线对LIO和LIOB。感测放大器单元230可以具有与图2的感测放大器电路1大体相同的结构。感测放大器单元230可以感测从列开关220接收来的数据的电平变化，并且可以基于感测的结果来执行放大操作。感测放大器单元230可以在第一数据I/O线LIO和LIOB的电平因从列开关220接收来的数据而改变时被使能。当感测放大器单元230被使能时，感测放大器单元230可以通过将接收的数据放大来产生输出信号。可以经由第二数据I/O线对IO和IOB来传送输出信号。
另外，可以将第一数据I/O线对LIO和LIOB预充电到第一电平。如果储存在存储器单元中的数据具有第一电平，则可以将第一电平的放大的数据供应到第一数据I/O线LIO，并且可以将第二电平的放大的数据供应到第一数据I/O线LIOB。因此，第一数据I/O线LIO可以保持预充电的第一电平，而第一数据I/O线LIOB的电平可以从第一电平变换成第二电平。相反地，如果储存在存储器单元中的数据处于第二电平，则可以将第二电平的放大的数据供应到第一数据I/O线LIO，并且可以将第一电平的放大的数据发送到第一数据I/O线LIOB。因此，第一数据I/O线LIO的电平可以从第一电平变换成第二电平，并且第一数据I/O线LIOB可以保持预充电的第一电平。
可以从同一命令信号产生导通列开关220的列选择信号YS和指示感测放大器单元230的感测放大操作的感测控制信号EN。例如，列选择信号YS和感测控制信号EN可以响应于指示对半导体器件2进行读取操作的读取命令而产生。此外，一般地，列选择信号YS和感测控制信号EN可以大体在相同的时间点被使能。因此，当对半导体器件2执行读取操作时，向第一数据I/O线对LIO和LIOB供应经BLSA210放大的数据的时间点可以大体与感测放大器单元230感测并放大第一数据I/O线对LIO和LIOB的电平的时间点相同。因此，如果两个信号YS和EN被使能的时间点由于工艺、电压和温度的变化而彼此不同，则感测放大器单元230不产生输出信号。例如，当感测控制信号EN早于列选择信号YS被使能时，感测放大器单元230能在向第一数据I/O线对LIO和LIOB供应放大的数据之前操作，结果会产生错误的输出信号。然而，根据一个实施例，尽管感测放大器单元230可以接收感测控制信号EN，但是半导体器件2可以被配置成在未检测到第一数据I/O线对LIO和LIOB的电压电平变化时不操作。当检测到第一数据I/O线对LIO和LIOB的电压电平变化时，根据一个实施例的感测放大器单元230可以从感测控制信号EN产生使能信号SEN，并且可以响应于使能信号SEN而执行感测放大操作。即，尽管列选择信号YS和感测控制信号EN被使能的时间点因为在列选择信号YS与感测控制信号EN之间发生歪斜（skew）而改变，但是感测放大器单元230也可以在并非总是充分地向第一数据I/O线对LIO和LIOB供应经BLSA210放大的数据的时间点，对向第一数据I/O线对LIO和LIOB传送的数据执行放大操作。根据一个实施例，半导体器件2可以精确地并稳定地产生输出信号，因为半导体器件2可以控制操作感测放大器单元230的时间点。
参见图3，根据一个实施例，半导体器件2还可以包括写入控制单元240。写入控制单元240可以将经由第二数据I/O线对IO和IOB传送来的数据供应到第一数据I/O线对LIO和LIOB。写入控制单元240可以响应于从写入命令产生的写入使能信号WE而将第二数据I/O线对IO和IOB的数据传送到第一数据I/O线对LIO和LIOB。可以传送到第一数据I/O线对LIO和LIOB的数据通过BLSA210来放大，并且被储存在存储器单元中。
写入控制单元240可以分别包括第五NMOS晶体管N15和第六NMOS晶体管N16。可以将写入使能信号WE输入到第五NMOS晶体管N15的栅极，第五NMOS晶体管N15的源极和漏极中的一个可以与第一数据I/O线LIO连接，而第五NMOS晶体管N15的源极和漏极中的另一个可以与第二数据I/O线IO连接。可以将写入使能信号WE输入到第六晶体管N16的栅极，第六NMOS晶体管N16的源极和栅极中的一个可以与第一数据I/O线LIOB连接，而第六NMOS晶体管N16的源极和栅极中的另一个可以与第二数据I/O线IOB连接。
图4是说明当图3的半导体器件执行读取操作时的操作时序的示图。图5是说明在现有技术中会发生的异常放大操作的时序图。图6是说明根据一个实施例的感测放大器的改进的操作的时序图。以下参照图4至图6来描述根据不同实施例的半导体器件的操作。
当供应读取命令（未示出）时，可以在位线对BL和BLB中产生电荷共享，并且由于BLSA210而发生位线BL与取反位线BLB的电压差。图4示出可以输出高电平的数据的情况。因为操作是读取操作，所以响应于写入命令而产生的写入使能信号WE已经被禁止。第一数据I/O线对LIO和LIOB以及第二数据I/O线对IO和IOB已经被预充电到高电平的电压。在经过一些时间之后，由于供应读取命令，列选择信号YS和感测控制信号EN被使能。当列选择信号YS被使能时，可以将位线对BL和BLB的数据供应给第一数据I/O线对LIO和LIOB。当感测控制信号EN被使能时，感测放大器单元230可以开始将第一数据I/O线对LIO和LIOB的数据放大。可以将放大的数据（即，输出信号）发送到第二数据I/O线IO和IOB，且因而可以将数据从存储器单元传送到第二数据I/O线IO和IOB。
如果列选择信号YS和感测控制信号EN被使能的时间点因为工艺、电压以及温度（process,voltage,and temperature，PVT）变化以及其它的操作和/或环境因素而改变，则数据不会被精确地放大。图5示出列选择信号YS晚于感测控制信号EN被使能的情况。如果在比正常时间点A晚的时间点B处将列选择信号YS使能，则感测放大器单元可以在向第一数据I/O线LIO和LIOB供应经BLSA210放大的数据之前就开始放大第一数据I/O线对LIO和LIOB的数据。在这种情况下，如果形成感测放大器单元的晶体管不具有恒定的阈值电压，则第一数据I/O线LIO的电压会下降，尽管已经将第一数据I/O线对LIO和LIOB预充电到高电平。感测放大器单元可以将第一数据I/O线LIO的电压压降识别为低电平的数据，并且将第一数据I/O线LIOB的数据识别为高电平。因此，会产生与输出数据的期望电平相反的电平的输出信号IO。即，存在以下问题：从存储器单元中输出然后被放大的数据具有高电平，但是产生低电平的输出信号IO。在图5中，输出信号IO被示为尽管其必须维持高电平而某些部分下降到低电平。
根据一个实施例的半导体器件2可以包括能改善所述问题的感测放大器单元230。在尽管感测控制信号EN被使能，但第一数据I/O线对LIO和LIOB的电压电平存在变化时，感测放大器单元230可以产生使能信号SEN，并且可以执行放大操作。第一数据I/O线对LIO和LIOB的电压电平的变化可以意味着已经将通过BLSA210放大的数据供应到第一数据I/O线对LIO和LIOB。即，感测放大器单元230可以被配置成在经由列开关220将放大的数据供应到第一数据I/O线对LIO和LIOB之后执行放大操作。如在图6中，尽管感测控制信号EN被使能，使能信号SEN也不被使能，但是使能信号SEN在第一数据I/O线LIOB的电压电平变换成低电平时而被使能。结果，尽管产生列选择信号YS的时间点比产生感测控制信号EN的时间点晚，但是感测放大器单元230可以始终在产生列选择信号YS之后执行放大操作。因此，不产生诸如图5中所示的异常放大操作，并且可以精确且稳定地产生输出信号。
尽管以上已经描述了不同实施例，但是对于本领域技术人员将理解的是，描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限定本文描述的感测放大器电路以及使用感测放大器电路的半导体器件。

Claims (20)

1.一种感测放大器电路，包括：
使能信号发生单元，所述使能信号发生单元被配置成当感测到输入信号的电压电平变化时产生使能信号；
吸收单元，所述吸收单元被配置成响应于所述使能信号而提供感测电压；以及
感测单元，所述感测单元被配置成响应于所述感测电压和所述输入信号而产生输出信号。
2.如权利要求1所述的感测放大器电路，其中，所述使能信号发生单元接收感测控制信号，并且当感测到所述输入信号的电压电平变化时，供应所述感测控制信号作为所述使能信号。
3.如权利要求2所述的感测放大器电路，还包括切断单元，所述切断单元被配置成在所述感测控制信号被禁止时，防止所述感测电压被供应到所述感测单元。
4.如权利要求2所述的感测放大器电路，其中：
所述输入信号是输入信号对，以及
所述使能信号发生单元在所述输入信号对中的一个的电压电平变换成特定电压电平时，提供所述感测控制信号作为所述使能信号。
5.如权利要求1所述的感测放大器电路，其中，所述使能信号发生单元还包括第一PMOS晶体管，所述第一PMOS晶体管可操作地与第二PMOS晶体管并联耦接。
6.如权利要求5所述的感测放大器电路，其中，所述使能信号发生单元经由所述第一PMOS晶体管的栅极和所述第二PMOS晶体管的栅极来接收输入信号。
7.一种感测放大器电路，包括：
使能信号发生单元，所述使能信号发生单元被配置成响应于输入信号而从感测控制信号产生使能信号；
吸收单元，所述吸收单元被配置成响应于所述使能信号而供应感测电压；以及
感测单元，所述感测单元被配置成响应于所述感测电压和所述输入信号而产生输出信号。
8.如权利要求7所述的感测放大器电路，其中，所述使能信号发生单元在感测到所述输入信号的电压电平变化时，提供所述感测控制信号作为所述使能信号。
9.如权利要求7所述的感测放大器电路，还包括切断单元，所述切断单元被配置成在所述感测控制信号被禁止时，防止所述感测电压被供应到所述感测单元。
10.如权利要求7所述的感测放大器电路，其中：
所述输入信号是输入信号对，以及
所述使能信号发生单元在所述输入信号对中的一个的电压电平变换成特定电压电平时，提供所述感测控制信号作为所述使能信号。
11.如权利要求7所述的感测放大器电路，其中，所述使能信号发生单元还包括第一PMOS晶体管，所述第一PMOS晶体管可操作地与第二PMOS晶体管并联耦接。
12.如权利要求11所述的感测放大器电路，其中，所述使能信号发生单元经由所述第一PMOS晶体管的栅极和所述第二PMOS晶体管的栅极来接收输入信号。
13.一种半导体器件，包括：
第一数据I/O线，所述第一数据I/O线被配置成传送输入信号；
感测放大器单元，所述感测放大器单元被配置成当感测到所述输入信号的电压电平变化时被使能，并且被配置成通过将所述输入信号放大来产生输出信号；以及
第二数据I/O线，所述第二数据I/O线被配置成传送所述输出信号。
14.如权利要求13所述的半导体器件，其中，所述感测放大器单元在所述输入信号从第一电平变换成第二电平时被使能。
15.如权利要求14所述的半导体器件，其中，所述第一数据I/O线被预充电到所述第一电平。
16.一种半导体器件，包括：
位线感测放大器，所述位线感测放大器被配置成将存储器单元的数据放大；
列开关，所述列开关被配置成响应于列选择信号而将放大的数据传送到第一数据I/O线；以及
感测放大器单元，所述感测放大器单元被配置成在所述第一数据I/O线的电压电平被传送的数据改变时被使能，并且被配置成当所述感测放大器单元被使能时通过将所述传送的数据放大而产生输出信号，并将所述输出信号输出到第二数据I/O线。
17.如权利要求16所述的半导体器件，其中，所述感测放大器单元包括：
使能信号发生单元，所述使能信号发生单元被配置成感测所述传送的数据的电压电平变化，并且根据感测的结果从感测控制信号产生使能信号；
吸收单元，所述吸收单元被配置成响应于所述使能信号而供应感测电压；以及
感测单元，所述感测单元被配置成响应于所述感测电压和所述传送的数据而产生所述输出信号。
18.如权利要求17所述的半导体器件，其中：
所述列选择信号和所述感测控制信号从同一命令信号产生，以及
所述列选择信号被使能的时间点与所述感测控制信号被使能的时间点大体相同。
19.如权利要求16所述的半导体器件，其中，所述感测放大器单元在所述传送的数据的电压电平从第一电平变换成第二电平时被使能。
20.如权利要求19所述的半导体器件，其中，所述第一数据I/O线被预充电到所述第一电平。
CN201210555738.5A 2012-05-07 2012-12-19 半导体器件 Active CN103390420B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120048125A KR20130124749A (ko) 2012-05-07 2012-05-07 감지 증폭 회로 및 이를 이용하는 반도체 장치
KR10-2012-0048125 2012-05-07

Publications (2)

Publication Number Publication Date
CN103390420A true CN103390420A (zh) 2013-11-13
CN103390420B CN103390420B (zh) 2018-09-04

Family

ID=49512415

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210555738.5A Active CN103390420B (zh) 2012-05-07 2012-12-19 半导体器件

Country Status (3)

Country Link
US (1) US9536576B2 (zh)
KR (1) KR20130124749A (zh)
CN (1) CN103390420B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108694962A (zh) * 2017-04-10 2018-10-23 爱思开海力士有限公司 放大器及使用其的半导体装置
CN109391259A (zh) * 2017-08-03 2019-02-26 华邦电子股份有限公司 可编程阵列逻辑电路及其操作方法
CN110830028A (zh) * 2018-08-10 2020-02-21 台湾积体电路制造股份有限公司 电平转换器、电平转换方法和电平转换系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070091451A (ko) * 2006-03-06 2007-09-11 주식회사 하이닉스반도체 반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법
US20090058476A1 (en) * 2007-09-04 2009-03-05 Hynix Semiconductor, Inc. Receiver circuit for use in a semiconductor integrated circuit
CN101630532A (zh) * 2008-07-17 2010-01-20 上海华虹Nec电子有限公司 用于电可擦除可编程只读存储器的灵敏放大器及实现方法
CN102290096A (zh) * 2010-06-18 2011-12-21 黄效华 静态随机存取存储器的译码和逻辑控制电路
CN102314928A (zh) * 2010-07-02 2012-01-11 海力士半导体有限公司 感测放大器和包括感测放大器的半导体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060132249A (ko) 2005-06-17 2006-12-21 삼성전자주식회사 칼럼선택라인 인에이블 신호와 로컬센스엠프 제어신호사이에 적절한 시간 마진을 확보할 수 있는 반도체 메모리장치.
KR100876900B1 (ko) * 2007-12-05 2009-01-07 주식회사 하이닉스반도체 센스 앰프와 그의 구동 방법
US20090251981A1 (en) * 2008-04-08 2009-10-08 Po-Hao Huang Memory with a fast stable sensing amplifier
KR101477045B1 (ko) * 2008-10-27 2014-12-30 삼성전자주식회사 커플링 노이즈를 차단하는 가변 저항 메모리 장치
KR101062856B1 (ko) * 2009-12-28 2011-09-07 주식회사 하이닉스반도체 스큐 검출 회로와 이를 이용한 반도체 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070091451A (ko) * 2006-03-06 2007-09-11 주식회사 하이닉스반도체 반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법
US20090058476A1 (en) * 2007-09-04 2009-03-05 Hynix Semiconductor, Inc. Receiver circuit for use in a semiconductor integrated circuit
CN101630532A (zh) * 2008-07-17 2010-01-20 上海华虹Nec电子有限公司 用于电可擦除可编程只读存储器的灵敏放大器及实现方法
CN102290096A (zh) * 2010-06-18 2011-12-21 黄效华 静态随机存取存储器的译码和逻辑控制电路
CN102314928A (zh) * 2010-07-02 2012-01-11 海力士半导体有限公司 感测放大器和包括感测放大器的半导体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108694962A (zh) * 2017-04-10 2018-10-23 爱思开海力士有限公司 放大器及使用其的半导体装置
CN108694962B (zh) * 2017-04-10 2022-03-15 爱思开海力士有限公司 放大器及使用其的半导体装置
CN109391259A (zh) * 2017-08-03 2019-02-26 华邦电子股份有限公司 可编程阵列逻辑电路及其操作方法
CN110830028A (zh) * 2018-08-10 2020-02-21 台湾积体电路制造股份有限公司 电平转换器、电平转换方法和电平转换系统
CN110830028B (zh) * 2018-08-10 2023-06-23 台湾积体电路制造股份有限公司 电平转换器、电平转换方法和电平转换系统

Also Published As

Publication number Publication date
KR20130124749A (ko) 2013-11-15
US9536576B2 (en) 2017-01-03
CN103390420B (zh) 2018-09-04
US20130294185A1 (en) 2013-11-07

Similar Documents

Publication Publication Date Title
KR102408427B1 (ko) 증폭기 회로
CN104900250B (zh) 放大电路和包括该放大电路的半导体存储器件
US20110075491A1 (en) Semiconductor memory apparatus and method of driving bit-line sense amplifier
US20110141830A1 (en) Semiconductor memory device and method for operating the same
CN103093828A (zh) 半导体存储装置及其测试电路
US20100039173A1 (en) Single-ended sense amplifier using dynamic reference voltage and operation method thereof
KR101086875B1 (ko) 데이터 전송회로 및 이를 포함하는 반도체 장치
CN101656097B (zh) 应用于半导体存储器的灵敏放大器电路及其工作方法
CN103390420A (zh) 感测放大器电路和使用感测放大器的半导体器件
KR102100711B1 (ko) 비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치 및 동작방법
KR101949501B1 (ko) 반도체 장치 및 이를 위한 데이터 출력 회로
CN100428362C (zh) 包括有源负载电路的集成电路存储器件及其相关方法
US20190096498A1 (en) Sense amplifier driving device
CN101800068A (zh) 一种读出放大电路
US9923627B2 (en) Semiconductor device, semiconductor memory device and communication system
CN111383675B (zh) 集成电路和存储器
CN100545944C (zh) 半导体存储器装置的位线控制电路
CN103578519A (zh) 感测放大器电路以及包括感测放大器电路的存储器件
US10134465B2 (en) Semiconductor memory device and operating method thereof
CN102122526B (zh) 半导体存储装置的位线预充电电压发生电路
US20140064007A1 (en) Semiconductor integrated circuit having differential signal transmission structure and method for driving the same
KR102652188B1 (ko) 전류 래치 센스 앰프 및 메모리 장치
US11967362B2 (en) Pre-sense gut node amplification in sense amplifier
US8767479B2 (en) Semiconductor memory device and driving method thereof
US20160111135A1 (en) Input/output strobe pulse control circuit and semiconductor memory device including the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant