CN109391259A - 可编程阵列逻辑电路及其操作方法 - Google Patents

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Abstract

本发明提供一种可编程阵列逻辑电路及其操作方法。可编程阵列逻辑电路包括存储器阵列、多个输入转态检测电路、脉冲产生器以及多个感测放大器。多个输入转态检测电路用以检测多个输入信号的电平的转态。脉冲产生器用以依据多个输入信号的电平的转态产生致能信号。当多个输入信号的电平的转态被检测到时，多个感测放大器被致能以感测多个源极线的多个电压电平，并且当多个输入信号的电平被检测到的没有转态时，多个感测放大器被禁能。本发明能够防止存储单元的读取干扰效应。

Description

可编程阵列逻辑电路及其操作方法
技术领域
本发明是涉及一种可编程阵列逻辑(programmable array logic，PAL)电路，尤其涉及一种能够防止存储单元的读取干扰效应可编程阵列逻辑电路及其操作方法。
背景技术
可编程逻辑装置/元件通常用于电子领域并且可以被编程来实现各种组合逻辑电路。可编程逻辑装置/元件可例如是可编程逻辑装置(programmable logic devices，PLDs)，可编程逻辑阵列(programmable logic arrays，PLAs)，可编程阵列逻辑(PAL)，场致可编程逻辑阵列(field programmable logic arrays，FPLAs)，复杂可程序逻辑装置(complex programmable logic devices，CPLDs)以及其他类似装置。特别是，PAL是由一个小型存储器核心和额外的输出逻辑所组成，其只需很少的构件即可用于实现特定的所需逻辑功能。这种元件广泛用于消费电子，计算机，网络和通讯，汽车等领域。
读取干扰效应是大幅降低PAL的效能和可靠度的严重问题之一。由于PAL是在电源电压VDD下工作的，而包含在PAL中的存储器需在小于电源电压VDD的读取电压下，才能没有干扰地被读出，所以PAL很难在没有读取干扰的情况下工作。读取干扰可能指读取存储单元时干扰另一个存储单元(例如，处于同一程序化区块或同一抹除区块中的存储单元)，使另一个存储单元发生错误的状况。
电阻式随机存取存储器(resistive random access memory，RRAM)是一种非易失性存储器，具有低操作电压、较短的写入和抹除操作时间、很长的存储时间，执行非破坏性的读取操作，具有多种存储器状态，结构简单且面积小的优点。因此，RRAM在个人计算机和电子装置应用中具有很大的发展潜力。然而，由于对RRAM进行读取所需的读取电压比PAL的电源电压VDD小得多，所以将低功耗的存储器(如RRAM)实现至没有读取干扰的PAL是一个挑战。因此，在减少或没有读取干扰并且具有改进的效能和可靠度的可编程阵列逻辑电路是被期望的。
发明内容
本发明提供一种可编程阵列逻辑电路及其操作方法，使可编程阵列逻辑电路的存储单元在操作时减少或不受到读取干扰效应的影响，且能提高可编程阵列逻辑电路的效能、可靠度及降低功耗。
本发明的可编程阵列逻辑电路包括存储器阵列、多个输入转态检测电路、脉冲产生器以及多个感测放大器。存储器阵列包括耦接于多个源极线以及多个输入线的多个存储单元以接收多个输入信号。多个输入转态检测电路耦接于多个输入线并用以检测多个输入信号的电平的转态。脉冲产生器耦接于多个输入转态检测电路并用以依据多个输入信号的电平的转态产生致能信号。多个感测放大器耦接于多个源极线并用以依据致能信号感测多个源极线的多个电压电平。当多个输入信号的电平的转态被检测到时，多个感测放大器被致能以感测多个源极线的多个电压电平，并且当多个输入信号的电平被检测到的没有转态时，多个感测放大器被禁能。
在本发明还介绍可编程阵列逻辑电路的操作方法，可编程阵列逻辑电路具有耦接于多个输入线以及多个源极线的多个存储单元。操作方法包括以下步骤：判断多个存储单元的电阻状态；将多个输入信号提供到多个输入线并且检测多个输入信号的电平的转态；依据多个输入信号的电平的转态产生致能信号；以及致能多个感测放大器以感测多个源极线的电压电平并且依据多个输入信号、多个存储单元的电阻状态以及致能信号输出积项(product term)，当多个输入信号的电平被检测到没有转态时，禁能多个感测放大器。
基于上述，在本发明的实施例中，根据输入信号电平的转态来控制感测放大器。如此一来，防止或减少了对可编程阵列逻辑电路的存储单元的读取干扰效应，并且改善了可编程阵列逻辑电路的效能和可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依据本发明一实施例所示出的可编程阵列逻辑电路的示意图。
图2A至2C是依据本发明一实施例所示出的输入转态检测电路的详细结构图，以及输入信号波形、输入转态检测电路所输出的信号与致能信号的波形示意图。
图3是依据本发明另一实施例所示出的可编程阵列逻辑电路的示意图。
图4是依据本发明一实施例所示出的可编程阵列逻辑电路的操作方法流程图。
附图标记说明：
100、300：可编程阵列逻辑电路； 101、301：存储器阵列；
102、104、106：输入线； 103：输入转态检测电路；
1031：反相器； 1032：延迟电路；
1033：第二逻辑电路； 105：第一逻辑电路；
107：脉冲产生器； 109：反相器；
111：上拉电路； 113：感测放大器；
115：开关； 117：锁存器；
119：第三逻辑电路；
A、B、C、输入信号；
BL0、BL1、BL3：位线；
HRS：高电阻状态；
Inv：反相器；
ITD_IN：输入信号；
ITD_OUT、ITD_OUT1、ITD_OUT2：输入转态检测信号；
ITD_SUM：经加总输入转态检测信号；
LRS：低电阻状态；
MC：存储单元；
PT0、PT1、PT2：积项；
S401～S407：步骤；
SL0、SL1、SL2：源极线；
SAEN：致能信号；
SAENb：经反相致能信号；
tdelay：延迟时间量；
WL0～WL11：字线；
逻辑运算的表示；
逻辑运算的表示；
逻辑运算的表示。
具体实施方式
应该理解的是，在不脱离本揭示的范围的情况下可以使用其他实施例并且可以进行结构改变。而且，应该理解，这里使用的措辞和术语是为了描述的目的，而不应被认为是限制性的。本文中“包括”或“具有”及其变体的使用意味着包括其后列出的项目及其等同物和附加项目。除非另有限制，否则本文中的术语“连接”和“耦接”及其变化形式被广泛地使用并且包括直接和间接连接和耦合。
请参考图1，可编程阵列逻辑电路100包括存储器阵列101、多个输入转态检测电路103、第一逻辑电路105、脉冲产生器107、反相器109、多个上拉电路111、多个感测放大器113、多个开关115、多个锁存器117以及第三逻辑电路119。存储器阵列101包括耦接于用以接收输入信号的输入线102、104的多个存储单元MC、源极线SL0、SL1以及位线BL0、BL1。各输入线连接到反相器Inv，且被分割为连接到反相器Inv的输入端的多个字线，以及连接到反相器Inv的输出端的多个字线。在本发明的一实施例中，输入线102被分割为字线WL0、WL1，输入线104被分割为字线WL2、WL3。如图1所示出的输入线102、104、源极线SL0、SL1位线BL0、BL1仅是实施范例之一。本发明中依据存储器阵列的存储单元MC的数量而设计出的字线、位线以及源极线的数量并没有固定的限制。任何数量的输入线，任何数量的源极线，以及任何数量的位线均落入本发明的范围内。
在本发明的一实施例中，可编程阵列逻辑电路100是以电阻式随机存取存储器(RRAM)为基础的可编程阵列逻辑电路。存储单元MC是电阻式随机存取存储单元。可编程阵列逻辑电路100可以是以RRAM为基础的存储器处理器(processing-in-memory，PIM)电路。可编程阵列逻辑电路100的电阻式随机存取存储单元可支援简易写入操作。简易写入操作是一种在执行写入操作前不需要抹除操作的存储器操作。如图1所示，可编程阵列逻辑电路100的各电阻式随机存取存储单元MC包括一个晶体管以及一个电阻切换元件(也被称为1T1R)。晶体管具有连接到字线WL0～WL3的其中之一的栅极，连接到源极线SL0、SL1的其中之一的源极，连接到电阻切换元件的其中之一的第一端的漏极。电阻切换元件的第二端经由位线BL0、BL1的其中之一进行接地。响应于相关输入线上(如，输入线102)的高电平信号，耦接于相关输入线的晶体管会被触发，从而使相关源极线上的预设电压被施加到相关电阻切换元件的第一端。在多个实施例中，预设电压的电压值可具有可大于或等于相关电阻切换元件的读取电压的电压值并且小于相关电阻切换元件的编程电压的电压值。因此，预设电压并不会改变电阻切换元件的低电阻状态(low resistance state，LRS)，而是在电阻切换元件处于低电阻状态LRS时产生通态电流，进而引起分压效应并降低相关源极线上的预设电压至经降低预设电压。反之，当输入线具有低电平的电压(即，禁能对应的晶体管)，或者是当电阻切换元件处于高电阻状态(high resistance state，HRS)时，源极线上的预设电压不受影响，或者是实质上不受影响。于变化的实施例中，不同的存储器架构如“2T2R”，“4T4R”等可应用于到可编程阵列逻辑电路的存储单元MC。此外，电阻式随机存取存储器可以是磁阻随机存取存储器(magnetoresistive random access memory，MRAM)，相变化随机存取存储器(phase change RAM，PRAM)，铁电式随机存取存储器(ferroelectric RAM，FeRAM)，导电桥接随机存取存储器(conductive bridging RAM，CBRAM)，金属氧化物随机存取存储器(metal-oxide RRAM)，忆阻器或类似元件。此外，可编程阵列逻辑电路的存储单元MC可以是一次性可编程非易失性存储器(one-time programmable non-volatile memory，OTP NVM)。
在本发明的一实施例中，这些存储单元MC中的两行耦接于字线WL0、WL2。字线WL0、WL2分别连接到反相器Inv的输入端以从输入线102、104接收输入信号A、B。这些存储单元MC中的另两行耦接于字线WL1、WL3。字线WL1、WL3分别连接到反相器Inv的输出端以接收经反相的输入信号 对于电阻式随机存取存储单元，响应于施加在字线上以流经电阻式随机存取存储单元两端的适当编程电压，电阻式随机存取存储单元的电阻切换层形成导电路径或灯丝，使得电阻式随机存取存储单元由高电阻状态HRS切换到低电阻状态LRS。另外，抹除电压可被提供到字线以使导电灯丝发生解形成(deform)，使得电阻式随机存取存储单元从低电阻状态LRS回到高电阻状态HRS。举例来说，如图1所示，通过对字线WL0、WL3施加抹除电压并且对字线WL1、WL2施加编程电压，耦接于源极线SL0的这些存储单元的电阻状态从左到右则为高电阻状态HRS、低电阻状态LRS、低电阻状态LRS以及高电阻状态HRS。输入线102、104的电压电平可以被施加偏压以避免读取干扰，当存储单元MC是电阻式随机存取存储单元时，可能存在更严重的读取干扰问题。
各输入转态检测电路103耦接于输入线102、104的其中之一。输入转态检测电路103用以检测对应的输入线的输入信号的电平的转态，并且依据检测结果输出输入转态检测信号。转态可包括由高逻辑电平(例如是“1”)到低逻辑电平(例如是“0”)的改变，或者是由低逻辑电平(例如是“0”)到高逻辑电平(例如是“1”)的改变。在本发明的一实施例中提供了两个输入转态检测电路103。其中一输入转态检测电路103耦接于输入线102以接收来自于输入线102的输入信号A，检测输入信号A的电平的转态，并且输出指示输入信号A是否发生电平的转态的第一输入转态检测信号。同样地，另一输入转态检测电路103耦接于输入线104以接收来自于输入线104的输入信号B，检测输入信号B的电平的转态，并且输出指示输入信号B是否发生电平的转态的第二输入转态检测信号。
第一逻辑电路105耦接于这些输入转态检测电路103的输出端以接收这些输入转态检测信号并且加总输入转态检测信号以输出经加总输入转态检测信号ITD_SUM。如图1所示，第一逻辑电路105可以是或包括一个或逻辑门，并且通过对所接收到的输入转态检测信号执行或逻辑运算以获得经加总输入转态检测信号ITD_SUM。
脉冲产生器107耦接于第一逻辑电路105输出端以接收经加总输入转态检测信号ITD_SUM，并用以依据经加总输入转态检测信号ITD_SUM产生致能信号SAEN。换句话说，脉冲产生器107经由第一逻辑电路105耦接至输入转态检测电路103，以响应于输入信号的电平的转态而产生致能信号SAEN。脉冲产生器107可以是单一脉冲产生器。脉冲产生器107响应于检测到输入信号的电平的转态而产生单一脉冲。
反相器109耦接于脉冲产生器107的输出端以接收致能信号SAEN，并且反相致能信号SAEN以产生经反相致能信号SAENb。
在低电阻状态LRS的存储单元可响应于适当的偏压而传导电流，而高电阻状态HRS的存储单元则不会传导可感知的电流。低电阻状态LRS的存储单元在相关源极线上产生分压效应，使相关源极线上的电压(用以表明相关源极线上的存储单元的电阻状态与输入信号的比较结果)明显降低。当所有的存储单元处于高电阻状态HRS，相关源极线的电压将近似或等于提供到相关源极线的电压。各感测放大器113耦接于其中一源极线以及参考电压(未示出)，用以依据致能信号SAEN感测并比较源极线的电压电平与参考电压。在本实施例中，耦接于源极线SL0的感测放大器113用以感测并比较源极线SL0上的电压电平与参考电压，并且在当致能信号SAEN指示出输入线102、104的至少一者的电平发生转态时输出积项PT0。举例来说，如图1所示，耦接于源极线SL0的这些存储单元的电阻状态从左到右为高电阻状态HRS、低电阻状态LRS、低电阻状态LRS以及高电阻状态HRS。依据这样的电阻状态，耦接至由字线WL1、WL2所提供的高电平信号的低电阻状态LRS中的存储单元会下拉源极线SL0上的预设电压。在高电阻状态HRS中的存储单元或耦接至由字线WL0～WL3所提供的低电平信号的存储单元不会影响(或是实质上不影响)源极线SL0上的预设电压。因此，输入线102上的高电平信号以及输入线104上的低电平信号会影响源极线SL0上的预设电压。因此，积项PT0会是逻辑“1”，等于是对信号A、进行与(AND)逻辑运算(表示为)，其对应于处于高电阻状态HRS中并耦接于源极线SL0的存储单元MC。否则，源极线SL0上的预设电压将会被降低，积项PT0会是逻辑“0”。当输入线102、104的至少一者的电平没有转态时，感测放大器113被禁能而无法感测源极线SL0的电压值。
耦接于源极线SL1的感测放大器113与上述的操作方式类似。即，耦接于源极线SL1的感测放大器113感测源极线SL1的电压电平，并且当致能信号SAEN指示出输入线102、104的至少一者的电平发生转态时输出积项PT1。举例来说，如图1所示，耦接于源极线SL1的这些存储单元的电阻状态从左到右是低电阻状态LRS、高电阻状态HRS、高电阻状态HRS以及低电阻状态LRS。依据这样的电阻状态，当处于低电阻状态LRS的存储单元耦接到字线WL0、WL3所提供的高电平信号，源极线SL1上的预设电压会被下拉。相反地，在高电阻状态HRS中的存储单元或耦接至由字线WL0～WL3所提供的低电平信号的存储单元不会影响(或是实质上不影响)源极线SL1上的预设电压。因此，输入线102的低电平信号以及输入线104的高电平信号会影响源极线SL1上的预设电压。因此，积项PT1会是逻辑“1”，等于是对信号B进行与(AND)逻辑运算(表示为)，其对应于处于高电阻状态HRS中并耦接于源极线SL1的存储单元MC。否则，源极线SL1上的预设电压将会被降低，积项PT1会是逻辑“0”。
表1示出了对信号A、进行与(AND)逻辑运算(表示为)以及信号B进行与(AND)逻辑运算(表示为)的真值表。各输入线102、104关联于高电平信号(表示为“1”)或低电平信号(表示为“0”)，如表1所示，表示为真值表参数的各个二进制状态。
表1
锁存器117经由开关115耦接至感测放大器113的输出端，其中开关115受控于致能信号SAEN。换句话说，当输入线102、104的至少一者的电平发生转态时，开关115被导通以使锁存器117电性连接感测放大器113的输出端。通过这种方式，储存在锁存器117的值可以被更新，或者储存在锁存器117的值可以是由感测放大器113所提供。因此，积项PT0、PT1可以被锁存器117所保留。在另一方面，当输入线102、104的至少一者的电平没有发生转态时，开关115会被断开，藉以使锁存器117以及感测放大器113的输出端进行电性隔离。在图1中，锁存器117个包括两个彼此背对背连接的反相器(其中一反相器输出端耦接到另一反相器的输入端，反之亦然)。然而，本发明并不受限于此，只要能提供期望的锁存功能，可以使用任何类型的锁存器。
可编程阵列逻辑电路100还包括耦接于源极线SL0、SL1的上拉电路111。上拉电路111用以依据经反相致能信号SAENb对源极线提供预设电压。当输入线102、104的至少一者的电平发生转态时，上拉电路111可被致能以将预设电压提供到源极线。当输入线102、104的至少一者的电平没有发生转态时，上拉电路111则被禁能。预设电压可为电源电压(如，Vdd)，而本发明并不受限于此。
第三逻辑电路119具有耦接于感测放大器113的输出端以及开关115之间的连接节点的多个输入端。第三逻辑电路119可以是或包括一个或(OR)逻辑门或者是一个异或(XOR)逻辑门，用以对输入端所接收到的信号执行或(OR)逻辑运算或者是异或(XOR)逻辑运算以获得输出信号。举例来说，如果第三逻辑电路119的第一输入端接收到的信号，并且第三逻辑电路119的第二输入端接收到的信号，第三逻辑电路119可输出(A XOR B)或逻辑运算的信号。图2A是依据本发明一实施例所示出的输入转态检测电路103的详细结构图。输入转态检测电路103可包括反相器1031、延迟电路1032以及第二逻辑电路1033。反相器1031接收来自于其中一输入线的输入信号ITD_IN并反相所接收的输入信号ITD_IN以产生经反相输入信号。延迟电路1032耦接于反相器1031，并用以延迟经反相输入信号以产生延迟信号。举例来说，延迟电路1032可包括串联连接的偶数个反相器。第二逻辑电路1033用以接收输入信号ITD_IN以及延迟信号，并用以产生其中一输入转态检测信号ITD_OUT。在一实施例中，第二逻辑电路1033包括用以对输入信号以及延迟信号执行异或(XOR)逻辑运算以产生其中一输入转态检测信号ITD_OUT的异或(XOR)逻辑门。
图2B是依据本发明一实施例所示出的输入转态检测电路ITD_IN的详细结构图，以及输入信号波形、输入转态检测电路所输出的信号ITD_OUT的波形示意图。在图2B中，反应于输入信号ITD_IN的上升缘或下降缘，输出信号ITD_OUT会输出延迟脉冲，延迟脉冲的宽度可指示出延迟时间量tdelay。如图2B所示的延迟脉冲可用以检测输入信号ITD_IN的电平的转态。
图2C是依据本发明一实施例所示出的输入转态检测电路所输出的输入转态检测信号ITD_OUT1、ITD_OUT2、经加总输入转态检测信号ITD_SUM以及致能信号SAEN的波形示意图。请参考图1、图2A～2C，输入转态检测电路103所输出输入转态检测信号ITD_OUT1、ITD_OUT2被第一逻辑电路105加总以产生经加总输入转态检测信号ITD_SUM，经加总输入转态检测信号ITD_SUM可包括至少一个用以指示不同输入信号ITD_IN电平的转态的延迟脉冲。致能信号SAEN中的脉冲是依据经加总输入转态检测信号ITD_SUM中的上述至少一个延迟脉冲所产生。致能信号SAEN可以被反相以产生经反相致能信号SAENb。一旦致能信号SAEN以及经反相致能信号SAENb被产生，这些信号可用以控制上拉电路111、感测放大器113以及开关115的操作。
现在请参考图3，图3是依据本发明另一实施例所示出的可编程阵列逻辑电路的示意图。相较于图1的可编程阵列逻辑电路100，可编程阵列逻辑电路300包括分别耦接于三条输入线102、104、106的三个输入转态检测电路103，以及第一逻辑电路105。第一逻辑电路105用以接收各个输入转态检测电路103的输出并且加总接收到的所有输入转态检测信号以输出经加总输入转态检测信号ITD_SUM。此外，可编程阵列逻辑电路300包括存储器阵列301，包括存储器阵列301包括多个存储单元，各个存储单元包括两个晶体管以及两个电阻切换元件(如2T2R架构)。因此，可编程阵列逻辑电路300包括十二条字线WL0～WL11。各字线WL0～WL11耦接于存储单元的晶体管的对应行。如果输入信号A、B、C的至少一者的电平的转态被检测到，致能信号被产生以致能对应的至少一感测放大器。反之，如果电平被检测到没有转态，感测放大器则被禁能。通过这种方式，可以防止对存储单元的读取干扰效应并且提高可编程阵列逻辑电路的可靠度。在一实施例中，为了产生来自于较少输入线数量的积项，对应数量的输入线可被浮接以作为未使用输入线，并且对应于至少一未使用的源极线的存储单元可被编程以处于低电阻状态LRS。举例来说，为了产生来自于输入线102、104的积项，输入线106以及源极线SL2可被作为未使用输入线以及未使用源极线。详细来说明，通过浮接字线WL4、WL5、WL10以及WL11，使位于源极线SL0、SL1上并且耦接于输入线106的存储单元的电阻值被设定为高电阻状态HRS。并且，通过施加编程电压到字线WL0～WL11，使耦接于未使用源极线SL2的存储单元的电阻值被设定为低电阻状态LRS。因此，源极线SL0、SL1上的预设电压不会受到输入信号C、的影响。并且无论输入信号A、B、C、以及的电平是高或低，源极线SL2上的预设电压总是会被降低。也就是说，积项PT2总是低电平“0”。
应注意的是，任何类型的存储器都在本发明的范畴内，并且可以基于设计的要求来选择存储器的类型。举例来说，由于“4T4R”存储器类型以及“2T2R”存储器类型相较于“1T1R”存储器类型，具有较高的可靠度，因此“4T4R”存储器类型以及“2T2R”存储器类型可用于需要高可靠度的可编程阵列逻辑电路。
在一个实施例中，可编程阵列逻辑电路可以是或可以包括具有2T2R存储单元的22V10可编程阵列逻辑电路(即，具有22V10架构的可编程阵列逻辑电路)，其中包括了用以接收十一个输入信号的十一条输入线。类似于图1以及图3所示的电路示意图，输入转态检测电路可被设计以检测十一个输入信号的电平的转态。如果十一个输入信号的其中之一的电平的转态被检测到，致能信号被产生以致能对应的感测放大器。反之，如果电平被检测到没有转态，则感测放大器被禁用。通过这种方法，可以防止对存储单元的读取干扰效应并且提高可编程阵列逻辑电路的可靠度。此外，为了产生来自于较少输入线数量的积项，对应数量的输入线可被浮接以作为未使用输入线，并且对应于至少一未使用的源极线的存储单元可被编程以处于低电阻状态LRS。
请参考图4，图4示出了可编程阵列逻辑电路的操作方法，其中可编程阵列逻辑电路具有耦接于多个输入线以及多个源极线的多个存储单元。在步骤S401中，存储单元的电阻状态会被判断。举例来说，如图1所示，通过将抹除电压提供到字线WL0、WL3并且将编程电压提供到字线WL1、WL2，耦接于源极线SL0的存储单元的电阻状态为高电阻状态HRS、低电阻状态LRS、低电阻状态LRS以及高电阻状态HRS(从左到右)，如图1所示。在步骤S403中，将多个输入信号提供到多个输入线并且检测多个输入信号的电平的转态。各输入线耦接于输入转态检测电路。输入转态检测电路用以检测输入线上的输入信号的电平的转态，并输出指示输入信号的电平的转态是否被检测到的输入转态检测信号。在一实施例中，输入信号被反相以产生经反相输入信号，并且经反相输入信号被延迟以产生延迟信号。输入转态检测信号依据输入信号以及延迟信号而被输出。在一实施例中，对输入信号以及延迟信号执行异或(XOR)操作以获得输入转态检测信号。
在步骤S405中，致能信号是依据输入线上的输入信号的电平的转态被产生。在本发明的一些实施例中，输入转态检测电路所输出的输入转态检测信号被加总以产生经加总输入转态检测信号，然后藉以产生致能信号。在一实施例中，可对输入转态检测信号执行或(OR)操作以产生经加总输入转态检测信号。致能信号指示出输入信号的电平的转态是否发生在输入线中。在一实施例中，致能信号还可以被反相以产生经反相致能信号。并且，可依据经反相致能信号控制多个上拉电路，上拉电路是经由源极线耦接至存储单元，并用以提供预设电压到源极线。
在步骤S407中，多个感测放大器被致能以感测源极线的电压电平，并且依据输入信号、存储单元的电阻状态以及致能信号输出积项。在此同时，当提供到输入线的输入信号的电平被检测到没有转态时，则禁能对应的感测放大器。
在一实施例中，可编程阵列逻辑电路还可依据致能信号控制多个耦接于感测放大器的开关。多个锁存器经由开关耦接于感测放大器。并且可编程阵列逻辑电路还可以对感测放大器与开关之间的连接节点所接收到的信号执行逻辑操作，以获得输出信号。在一实施例中，逻辑运算可以是异或(XOR)逻辑运算。
本发明的实施例介绍了可编程阵列逻辑电路以及可编程阵列逻辑电路的操作方法，能够减少或防止可编程阵列逻辑电路的存储单元读取干扰效应，从而提高可编程阵列逻辑电路的效能和可靠度。多个输入转态检测电路用以检测输入线的输入信号的电平的转态。脉冲产生器用以产生致能信号，其可以指示输入信号的电平是否发生转态。当输入信号的电平的转态被检测到时，感测放大器被致能以感测源极线的电压电平，当输入信号的电平的被检测到没有转态时，感测放大器被禁能。通过这种方式，减少或防止了对存储单元的读取干扰效应并且改善了可编程阵列逻辑电路的可靠度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附权利要求所界定者为准。

Claims (13)

1.一种可编程阵列逻辑电路，包括：
存储器阵列，包括耦接于多个源极线以及多个输入线的多个存储单元，用以接收多个输入信号；
多个输入转态检测电路，耦接于所述多个输入线，用以检测所述多个输入信号的电平的转态；
脉冲产生器，耦接于所述多个输入转态检测电路，用以依据所述多个输入信号的电平的转态产生致能信号；以及
多个感测放大器，耦接于所述多个源极线，用以依据所述致能信号感测所述多个源极线的多个电压电平，
其中当所述多个输入信号的电平的转态被检测到时，所述多个感测放大器被致能以感测所述多个源极线的所述多个电压电平，并且当所述多个输入信号的电平被检测到没有转态时，所述多个感测放大器被禁能。
2.根据权利要求1所述的可编程阵列逻辑电路，其中所述可编程阵列逻辑电路还包括：
第一逻辑电路，耦接于输入转态检测电路与脉冲产生器之间，用以加总所述多个输入转态检测电路所产生的多个输入转态检测信号以输出经加总输入转态检测信号，
其中各所述输入转态检测电路耦接于所对应的所述多个输入线的其中之一，用以输出所述多个输入转态检测信号的其中之一，藉以指示所对应的所述多个输入信号的其中之一的电平的转态被检测到，
其中所述脉冲产生器依据所述经加总输入转态检测信号产生所述致能信号。
3.根据权利要求1所述的可编程阵列逻辑电路，其中所述可编程阵列逻辑电路还包括：
多个开关，耦接于所述多个感测放大器并受控于依据所述致能信号；以及
多个锁存器，经由所述多个开关耦接至所述多个感测放大器。
4.根据权利要求2所述的可编程阵列逻辑电路，其中输入转态检测电路各包括：
反相器，用以反相所述输入信号以产生经反相输入信号；
延迟电路，耦接于所述反相器，用以延迟所述经反相输入信号以产生延迟信号；以及
第二逻辑电路，用以接收所述输入信号以及所述延迟信号，并且输出对应于所述输入信号的所述输入转态检测信号。
5.根据权利要求4所述的可编程阵列逻辑电路，其中所述第一逻辑电路包括或逻辑门，用以对所述多个输入转态检测信号执行或逻辑运算以获得所述经加总输入转态检测信号，所述第二逻辑电路包括异或逻辑门。
6.根据权利要求1所述的可编程阵列逻辑电路，还包括：
反相器，耦接于所述脉冲产生器，用以反相所述致能信号以产生经反相致能信号；以及
多个上拉电路，耦接于所述多个源极线，用以依据所述经反相致能信号将预设电压提供到所述多个源极线。
7.根据权利要求3所述的可编程阵列逻辑电路，还包括：
第三逻辑电路，耦接于所述多个感测放大器及所述多个开关之间的多个连接节点，用以对从所述多个连接节点接收到的多个信号执行逻辑运算以获得输出信号。
8.根据权利要求1所述的可编程阵列逻辑电路，其中所述多个存储单元支援在执行写入操作前不需要抹除操作的简易写入操作。
9.根据权利要求1所述的可编程阵列逻辑电路，其中所述存储器阵列还耦接于至少一未使用输入线以及至少一未使用源极线，耦接于所述至少一未使用输入线的所述多个存储单元的电阻值被设定为高电阻状态，耦接于所述至少一未使用源极线的所述多个存储单元的电阻值被设定为低电阻状态。
10.一种可编程阵列逻辑电路的操作方法，所述可编程阵列逻辑电路具有耦接于多个输入线以及多个源极线的多个存储单元，所述操作方法包括：
判断所述多个存储单元的电阻状态；
将多个输入信号提供到所述多个输入线并且检测所述多个输入信号的电平的转态；
依据所述多个输入信号的电平的转态产生致能信号；以及
致能多个感测放大器以感测所述多个源极线的电压电平并且依据所述多个输入信号、所述多个存储单元的电阻状态以及致能信号输出积项，当所述多个输入信号的电平被检测到没有转态时，禁能所述多个感测放大器。
11.根据权利要求10所述的可编程阵列逻辑电路的操作方法，其中将所述多个输入信号提供到所述多个输入线并且检测所述多个输入信号的电平的转态的步骤包括：
输出多个输入转态检测信号，各所述输入转态检测信号指示所对应的所述多个输入信号的其中之一的电平的转态被检测到；以及
加总所述多个输入转态检测信号以输出一经加总输入转态检测信号，
其中依据所述多个输入信号的电平的转态产生所述致能信号的步骤包括依据所述经加总输入转态检测信号产生所述致能信号。
12.根据权利要求10所述的可编程阵列逻辑电路的操作方法，还包括：
反相所述致能信号以产生经反相致能信号；以及
依据所述经反相致能信号控制多个上拉电路，其中所述多个上拉电路经由所述多个源极线耦接至所述多个存储单元，用以将默认电压提供到所述多个源极线。
13.根据权利要求10所述的可编程阵列逻辑电路的操作方法，还包括：
依据所述致能信号控制多个开关耦接至所述多个感测放大器；
经由所述多个开关将多个锁存器耦接至所述多个感测放大器；以及
对从所述多个感测放大器及所述多个开关之间的多个连接节点接收到的多个信号执行逻辑运算以获得输出信号。
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