JPH11243326A

JPH11243326A - スタティックラッチ回路及びスタティック論理回路

Info

Publication number: JPH11243326A
Application number: JP10230634A
Authority: JP
Inventors: Hiroshi Sugano; 浩菅野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-12-24
Filing date: 1998-08-17
Publication date: 1999-09-07
Also published as: EP0926825A2; EP0926825A3; KR19990063435A; CN1221257A

Abstract

(57)【要約】【課題】ゲート幅、ゲート長の最適化を行わなくても
容易に実現が可能で、使用出来る最小のゲート幅のトラ
ンジスタで構成が出来て消費電力の低減が可能で、同一
のゲート長しか使えない状況下でも利用可能なスタティ
ックラッチ回路及びスタティック論理回路を提供する。【解決手段】ラッチ回路及び論理回路中のスタティッ
ク保持機能に関わる部分の駆動能力の低減を、降圧回路
及び昇圧回路を用いて動作時の実効電源電圧を減らすこ
とで実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタティックラッ
チ回路に関し、特にダイナミックラッチ回路に保持回路
を付加したスタティックラッチ回路に関する。

【０００２】又、本発明は、スタティック論理回路に関
し、特にダイナミック論理回路に保持回路を付加したス
タティック論理回路に関する。

【０００３】

【従来の技術】スタティック保持回路を持たないダイナ
ミック回路は、ＣＭＯＳプロセスを用いた高速回路分野
で使用される。図２２に従来のダイナミックラッチ回路
の回路図を示し、図２５に従来のダイナミック論理回路
の回路図を示す。また、従来のダイナミック回路を構成
する部品となる回路の回路図を図２０と図２１に示す。
図２０はトランスファゲート、図２１はインバータの構
成を示した図である。ここで、図２０及び図２１におい
て左右の図は同じものであり、右図は左図をより具体化
した図である。

【０００４】図２０に示すように、トランスファゲート
は、ソースが入力端子２００１に接続され、ドレインが
出力端子２００４に接続され、ゲートが制御端子２００
２に接続されたＰチャネル型ＭＯＳトランジスタ２００
５を有し、ソースが入力端子２００１に接続され、ドレ
インが出力端子２００４に接続され、ゲートが逆相制御
端子２００３に接続されたＮチャネル型ＭＯＳトランジ
スタ２００６を有して構成されている。

【０００５】次に、図２０に示したトランスファゲート
の動作を説明する。以下、本明細書すべてにおいて、高
位側電源の電位とほぼ同じ信号レベルをハイレベルと呼
び、低位側電源の電位とほぼ同じ信号レベルをローレベ
ルと呼ぶ。また、逆相制御端子２００３には常に制御端
子２００２とは逆相の信号が加えられるので、以下、制
御端子２００２に加えられる信号についてのみ述べ、そ
の信号を制御信号と呼ぶ。

【０００６】制御信号がローレベルのとき、Ｐチャネル
型ＭＯＳトランジスタ２００５及びＮチャネル型ＭＯＳ
トランジスタ２００６が共にオンしてトランスファゲー
トが開き、入力端子２００１に加えられる信号が出力端
子２００４に伝搬される。制御信号がハイレベルのと
き、Ｐチャネル型ＭＯＳトランジスタ２００５及びＮチ
ャネル型ＭＯＳトランジスタ２００６が共にオフしてト
ランスファゲートが閉じ、出力端子２００４は入力端子
２００１から切り離される。

【０００７】図２１に示すように、インバータは、ソー
スが高位側電源端子２１０３に接続され、ドレインが出
力端子２１０２に接続され、ゲートが入力端子２１０１
に接続されたＰチャネル型ＭＯＳトランジスタ２１０５
を有し、ソースが低位側電源端子２１０４に接続され、
ドレインが出力端子２１０２に接続され、ゲートが入力
端子２１０１に接続されたＮチャネル型ＭＯＳトランジ
スタ２１０６を有して構成されている。

【０００８】次に図２１に示したインバータの動作を説
明する。入力端子２１０１にハイレベルの信号が入力さ
れるとき、Ｐチャネル型ＭＯＳトランジスタ２１０５が
オフし、Ｎチャネル型ＭＯＳトランジスタ２１０６がオ
ンし、出力端子２１０２には入力されている信号とは逆
のレベルのローレベルの信号が出力される。入力端子２
１０１にローレベルの信号が入力されるとき、Ｐチャネ
ル型ＭＯＳトランジスタ２１０５がオンし、Ｎチャネル
型ＭＯＳトランジスタ２１０６がオフし、出力端子２１
０２には入力されている信号とは逆のレベルのハイレベ
ルの信号が出力される。

【０００９】図２２に示した従来のダイナミックラッチ
回路は、入力端子がデータ入力端子２２０１に接続さ
れ、出力端子が節点２２０５に接続され、制御端子がク
ロック端子２２０２に接続され、逆相制御端子が逆相ク
ロック端子２２０３に接続されたトランスファゲート２
２０４を有し、入力端子が節点２２０５に接続され、出
力端子がデータ出力端子２２０７に接続されたインバー
タ２２０６を有して構成されている。

【００１０】次に図２２に示したダイナミックラッチ回
路の動作を説明する。逆相クロック端子２２０３には常
にクロック端子２２０２とは逆相の信号が加えられるの
で、以下、クロック端子２２０２に加えられる信号につ
いてのみ述べ、その信号をクロック信号と呼ぶ。

【００１１】クロック信号がローレベルのとき、トラン
スファゲート２２０４が開き、データ入力端子２２０１
の値が節点２２０５に書き込まれ、データ出力端子２２
０７には、インバータ２２０６を介して、その否定値が
出力される。クロック信号がハイレベルに変化すると、
トランスファゲート２２０４が閉じ、節点２２０５はダ
イナミック節点となり、データ入力端子２２０１に加え
られる信号とは無関係にクロック信号がローレベルのと
きに書き込まれた値を保持し、データ出力端子２２０７
にはインバータ２２０６を介してその否定値が出力され
る。

【００１２】クロック信号がハイレベルで停止した場
合、ダイナミック節点２２０５が保持している電荷は、
クロック信号停止後、時間が経つとＭＯＳトランジスタ
のサブスレッショルド電流により、閉じているトランス
ファゲート２２０４を介して徐々に失われてしまう問題
がある。この問題に対策を講じた従来のスタティックラ
ッチ回路の実施例を図２３及び図２４に示す。

【００１３】図２３に示した従来のスタティックラッチ
回路は、入力端子がデータ入力端子２３０１に接続さ
れ、出力端子が節点２３０５に接続され、制御端子がク
ロック端子２３０２に接続され、逆相制御端子が逆相ク
ロック端子２３０３に接続されたトランスファゲート２
３０４を有し、入力端子が節点２３０５に接続され、出
力端子がデータ出力端子２３０７に接続されたインバー
タ２３０６を有するラッチ回路に、入力端子がデータ出
力端子２３０７に接続され、出力端子が節点２３０５に
接続されたインバータ２３０８を付加して構成されてい
る。

【００１４】次に図２３に示したスタティックラッチ回
路の動作を説明する。逆相クロック端子２３０３には常
にクロック端子２３０２とは逆相の信号が加えられるの
で、以下、クロック端子２３０２に加えられる信号につ
いてのみ述べ、その信号をクロック信号と呼ぶ。

【００１５】クロック信号がローレベルのとき、トラン
スファゲート２３０４が開き、データ入力端子２３０１
の値が節点２３０５に書き込まれ、データ出力端子２３
０７には、インバータ２３０６を介して、その否定値が
出力される。クロック信号がハイレベルに変化すると、
トランスファゲート２３０４が閉じるが、節点２３０５
の値はインバータ２３０６及び２３０８で構成されるラ
ッチによりスタティック保持され、クロック信号が停止
した場合でも失われることはなく、データ入力端子２３
０１に加えられる信号とは無関係にクロック信号がロー
レベルのときに書き込まれた値を保持し、データ出力端
子２３０７にはインバータ２３０６を介してその否定値
が出力される。

【００１６】クロック信号がハイレベルからローレベル
に変化したとき、トランスファゲート２３０４を介する
書き込み動作とインバータ２３０８の保持動作の衝突に
より、書き込みが行えない、書き込み動作の遅れ、消費
電力の増加等の問題が生じないように、構成するトラン
ジスタのゲート幅を小さくしたり、ゲート長を大きくす
るなどしてインバータ２３０８の駆動能力を小さくする
必要がある。

【００１７】図２４に示したスタティックラッチ回路
は、特開平８−２５６０４４号公報により開示されたス
タティックラッチ回路である。このスタティックラッチ
回路は、入力端子がデータ入力端子２４０１に接続さ
れ、出力端子が節点２４０５に接続され、制御端子がク
ロック端子２４０２に接続され、逆相制御端子が逆相ク
ロック端子２４０３に接続されたトランスファゲート２
４０４を有し、入力端子が節点２４０５に接続され、出
力端子がデータ出力端子２４０７に接続されたインバー
タ２４０６を有するラッチ回路に、ソースが高位側電源
端子２４０９に接続され、ドレインが節点２４１２に接
続され、ゲートが低位側電源端子２４１０に接続された
Ｐチャネル型ＭＯＳトランジスタ２４１１と、ソースが
節点２４１２に接続され、ドレインが節点２４０５に接
続され、ゲートがデータ出力端子２４０７に接続された
Ｐチャネル型ＭＯＳトランジスタ２４１３と、ソースが
低位側電源端子２４１０に接続され、ドレインが節点２
４１５に接続され、ゲートが高位側電源端子２４０９に
接続されたＮチャネル型ＭＯＳトランジスタ２４１６
と、ソースが節点２４１５に接続され、ドレインが節点
２４０５に接続され、ゲートがデータ出力端子２４０７
に接続されたＮチャネル型ＭＯＳトランジスタ２４１４
を有して構成されるインバータ２４０８を付加して構成
されている。

【００１８】次に図２４に示したスタティックラッチ回
路の動作を説明する。逆相クロック端子２４０３には常
にクロック端子２４０２とは逆相の信号が加えられるの
で、以下、クロック端子２４０２に加えられる信号につ
いてのみ述べ、その信号をクロック信号と呼ぶ。

【００１９】まず、インバータ２４０８の動作を説明す
る。Ｐチャネル型ＭＯＳトランジスタ２４１１のゲート
は低側電源端子２４１０に接続され、ローレベルが印加
されているので常にオンし、Ｎチャネル型ＭＯＳトラン
ジスタ２４１６のゲートは高側電源端子２４０９に接続
され、ハイレベルが印加されているので常にオフする。
インバータ２４０８の論理動作はＰチャネル型ＭＯＳト
ランジスタ２４１３及びＮチャネル型ＭＯＳトランジス
タ２４１４により決定される。

【００２０】データ出力端子２４０７がハイレベルのと
きは、Ｐチャネル型ＭＯＳトランジスタ２４１３がオフ
し、Ｎチャネル型ＭＯＳトランジスタ２４１４がオン
し、節点２４０５はローレベルになり、データ出力端子
２４０７がローレベルのときは、Ｐチャネル型ＭＯＳト
ランジスタ２４１３がオンし、Ｎチャネル型ＭＯＳトラ
ンジスタ２４１４がオフし、節点２４０５はハイレベル
になり、論理的には図２１に示した通常のインバータと
同じ動作をする。

【００２１】ただし、以下の方法で、インバータ２４０
８の駆動能力を弱めることで、インバータ２４０８の保
持動作とトランスファゲート２４０４を介する書き込み
動作との衝突を抑えている。Ｐチャネル型ＭＯＳトラン
ジスタ２４１１，２４１３及びＮチャネル型ＭＯＳトラ
ンジスタ２４１４，２４１６のゲート幅は、回路の他の
部分（トランスファゲート２４０４、インバータ２４０
６、及び他のブロック）を構成するＭＯＳトランジスタ
のゲート幅よりも小さくする。また、Ｐチャネル型ＭＯ
Ｓトランジスタ２４１１及びＮチャネル型ＭＯＳトラン
ジスタ２４１６のゲート長は回路の他の部分を構成する
ＭＯＳトランジスタのゲート長よりも大きくする。図２
３のスタティック回路とは異なり、インバータ２４０６
の負荷となるトランジスタ２４１３及び２４１４のゲー
ト長は、最小のものが使用できるので、インバータ２４
０６の負荷を増すことなく、インバータ２４０８の駆動
能力を下げることが出来るので、図２４のラッチ回路は
図２３のラッチ回路よりも高速で動作する。

【００２２】次に、図２４に示したラッチ回路全体の動
作を説明する。動作自体は図２３のラッチ回路と同様で
ある。クロック信号がローレベルのとき、トランスファ
ゲート２４０４が開き、データ入力端子２４０１の値が
節点２４０５に書き込まれ、データ出力端子２４０７に
は、インバータ２４０６を介して、その否定値が出力さ
れる。クロック信号がハイレベルに変化すると、トラン
スファゲート２４０４が閉じるが、節点２４０５の値は
インバータ２４０６及び２４０８で構成されるラッチに
よりスタティック保持され、クロック信号が停止した場
合でも失われることはなく、データ入力端子２４０１に
加えられる信号とは無関係にクロック信号がローレベル
のときに書き込まれた値を保持し、データ出力端子２４
０７にはインバータ２４０６を介してその否定値が出力
される。

【００２３】次に、本発明に関わる論理回路について説
明する。図２５に示した従来のダイナミック論理回路
は、ソースが高位側電源端子２５０２に接続され、ドレ
インがデータ出力端子２５０３に接続され、ゲートがク
ロック端子２５０１に接続されたＰチャネル型ＭＯＳト
ランジスタ２５０５と、ソースが低位側電源端子２５０
４に接続され、ドレインが節点２５１３に接続され、ゲ
ートがクロック端子２５０１に接続されたＮチャネル型
ＭＯＳトランジスタ２５１４と、ソースが節点２５１３
に接続され、ドレインが節点２５１０に接続され、ゲー
トが第１のデータ入力端子２５１１に接続されたＮチャ
ネル型ＭＯＳトランジスタ２５１２と、ソースが節点２
５１０に接続され、ドレインがデータ出力端子２５０３
に接続され、ゲートが第２のデータ入力端子２５０６に
接続されたＮチャネル型ＭＯＳトランジスタ２５０７
と、ソースが節点２５１０に接続され、ドレインがデー
タ出力端子２５０３に接続され、ゲートが第３のデータ
入力端子２５０８に接続されたＮチャネル型ＭＯＳトラ
ンジスタ２５０９により構成される論理演算部２５１５
を有して構成されている。

【００２４】次に図２５に示した回路の動作を説明す
る。以下、クロック端子２５０１に加えられる信号をク
ロック信号と呼ぶ。クロック信号がローレベルのとき、
Ｐチャネル型ＭＯＳトランジスタ２５０５がオンし、Ｎ
チャネル型ＭＯＳトランジスタ２５１４がオフし、デー
タ出力端子２５０３がハイレベルに充電される。クロッ
ク信号がハイレベルに変化すると、Ｐチャネル型ＭＯＳ
トランジスタ２５０５がオフし、Ｎチャネル型ＭＯＳト
ランジスタ２５１４がオンする。この時、Ｎチャネル型
ＭＯＳトランジスタ２５０７，２５０８の少なくとも一
つがオンし、かつ、Ｎチャネル型ＭＯＳトランジスタ２
５１２がオンする場合、データ出力端子２５０３はロー
レベルに放電されるが、それ以外の場合は、データ出力
端子２５０３はハイレベル保持のダイナミック状態とな
る。ダイナミック電荷は、論理回路部２５１５を構成す
るＮチャネル型ＭＯＳトランジスタ群及びＮチャネル型
ＭＯＳトランジスタ２５１４を介して、徐々に放電され
るが、クロック信号が常に入力されていれば、クロック
信号がローレベルの期間に再び充電され、ハイレベルを
保持し続けるが、クロック信号が停止すると電荷は失わ
れてしまう。この問題に対策を講じた従来スタティック
論理回路を図２６と図２７に示す。

【００２５】図２６にダイナミック回路に保持回路を付
加した従来のスタティック論理回路の一実施例の回路図
を示す。図２６に示したスタティック論理回路は、ソー
スが高位側電源端子２６０２に接続され、ドレインがデ
ータ出力端子２６０３に接続され、ゲートがクロック端
子２６０１に接続されたＰチャネル型ＭＯＳトランジス
タ２６０５と、ソースが低位側電源端子２６０４に接続
され、ドレインが節点２６１３に接続され、ゲートがク
ロック端子２６０１に接続されたＮチャネル型ＭＯＳト
ランジスタ２６１４を有し、ソースが節点２６１３に接
続され、ドレインが節点２６１０に接続され、ゲートが
第１のデータ入力端子２６１１に接続されたＮチャネル
型ＭＯＳトランジスタ２６１２と、ソースが節点２６１
０に接続され、ドレインがデータ出力端子２６０３に接
続され、ゲートが第２のデータ入力端子２６０６に接続
されたＮチャネル型ＭＯＳトランジスタ２６０７と、ソ
ースが節点２６１０に接続され、ドレインがデータ出力
端子２６０３に接続され、ゲートが第３のデータ入力端
子２６０８に接続されたＮチャネル型ＭＯＳトランジス
タ２６０９により構成される論理演算部２６１５を有す
る論理回路に、ソースが高位側電源端子２６０２に接続
され、ドレインがデータ出力端子２６０３に接続され、
ゲートが低位側電源端子２６０４に接続されたＰチャネ
ル型ＭＯＳトランジスタ２６１６を付加して構成されて
いる。

【００２６】次に図２６に示した従来のスタティック論
理回路の動作について説明する。以下、クロック端子２
６０１に加えられる信号をクロック信号と呼ぶことにす
る。クロック信号がローレベルの時、Ｐチャネル型ＭＯ
Ｓトランジスタ２６０５がオンし、Ｎチャネル型ＭＯＳ
トランジスタ２６１４がオフし、データ出力端子２６０
３はハイレベルに充電される。クロック信号がハイレベ
ルに変化すると、Ｐチャネル型ＭＯＳトランジスタ２６
０５がオフし、Ｎチャネル型ＭＯＳトランジスタ２６１
４がオンする。この時、Ｎチャネル型ＭＯＳトランジス
タ２６０７，２６０９の少なくとも一つがオンし、か
つ、Ｎチャネル型ＭＯＳトランジスタ２６１２がオンす
る場合、データ出力端子２６０３はローレベルに放電さ
れる。Ｐチャネル型ＭＯＳトランジスタ２６１６のゲー
トは低位側電源端子２６０４に接続されて常にオンして
いるので、この時、高位側電源端子２６０２→Ｐチャネ
ル型ＭＯＳトランジスタ２６１６→論理回路部２６１５
を構成するＮチャネル型ＭＯＳトランジスタ群→Ｎチャ
ネル型ＭＯＳトランジスタ２６１４→低位側電源端子２
６０４というＤＣ電流経路が出来上がる。

【００２７】Ｐチャネル型ＭＯＳトランジスタ２６１６
のゲート幅を小さくし、電流量を減らし、オン抵抗を大
きくすれば、低位側電源電位より僅かに電位は上昇する
が、データ出力端子２６０３はローレベルを出力する。
また、上記条件以外の場合、データ出力端子２６０３
は、Ｐチャネル型ＭＯＳトランジスタ２６１６が常にオ
ンしているので、クロック信号を停止してもダイナミッ
ク状態とはならず、ハイレベルを保持出来る。図２６に
示したスタティック論理回路は、ローレベル出力時の僅
かな待機電流の増加を許すことで、クロック停止時のハ
イレベル保持動作を可能としている。

【００２８】図２７にダイナミック回路に保持回路を付
加した従来のスタティック論理回路の他の実施例の回路
図を示す。図２７に示したスタティック論理回路は、ソ
ースが高位側電源端子２７０２に接続され、ドレインが
節点２７１７に接続され、ゲートがクロック端子２７０
１に接続されたＰチャネル型ＭＯＳトランジスタ２７０
５と、ソースが低位側電源端子２７０４に接続され、ド
レインが節点２７１３に接続され、ゲートがクロック端
子２７０１に接続されたＮチャネル型ＭＯＳトランジス
タ２７１４と、入力端子が節点２７１７に接続され、出
力端子がデータ出力端子２７０３に接続されたインバー
タ２７１８を有し、ソースが節点２７１３に接続され、
ドレインが節点２７１０に接続され、ゲートが第１のデ
ータ入力端子２７１１に接続されたＮチャネル型ＭＯＳ
トランジスタ２７１２と、ソースが節点２７１０に接続
され、ドレインが節点２７１７に接続され、ゲートが第
２のデータ入力端子２７０６に接続されたＮチャネル型
ＭＯＳトランジスタ２７０７と、ソースが節点２７１０
に接続され、ドレインが節点２７１７に接続され、ゲー
トが第３のデータ入力端子２７０８に接続されたＮチャ
ネル型ＭＯＳトランジスタ２７０９により構成される論
理演算部２７１５を有する論理回路に、ソースが高位側
電源端子２７０２に接続され、ドレインが節点２７１７
に接続され、ゲートがデータ出力端子２７０３に接続さ
れたＰチャネル型ＭＯＳトランジスタ２７１６を付加し
て構成されている。

【００２９】次に図２７に示した回路の動作を説明す
る。以下、クロック端子２７０１に加えられる信号をク
ロック信号と呼ぶことにする。クロック信号がローレベ
ルの時、Ｐチャネル型ＭＯＳトランジスタ２７０５がオ
ンし、Ｎチャネル型ＭＯＳトランジスタ２７１４がオフ
し、節点２７１７がハイレベルに充電され、データ出力
端子２７０３にはインバータ２７１８を介してローレベ
ルが出力される。クロック信号がハイレベルに変化する
と、Ｐチャネル型ＭＯＳトランジスタ２７０５がオフ
し、Ｎチャネル型ＭＯＳトランジスタ２７１４がオンす
るが、この時、Ｎチャネル型ＭＯＳトランジスタ２７０
７，２７０９の少なくとも一つがオンし、かつ、Ｎチャ
ネル型ＭＯＳトランジスタ２７１２がオンする場合、節
点２７１７はローレベルに放電され、データ出力端子２
７０３にはハイレベルが出力される。それ以外の場合
は、節点２７１７はハイレベルを保持し、データ出力端
子２７０３にはローレベルが出力され、Ｐチャネル型Ｍ
ＯＳトランジスタ２７１６がオンして、節点２７１７が
ダイナミック節点とはならず、ハイレベルのスタティッ
ク保持が可能となる。

【００３０】この回路では、クロック信号がローレベル
からハイレベルに変化したとき、節点２７１７の電荷が
放電される際、論理回路部２７１５を構成するＮチャネ
ル型ＭＯＳトランジスタ群及びＮチャネル型ＭＯＳトラ
ンジスタ２７１４を介する放電動作と、インバータ２７
１８とＰチャネル型ＭＯＳトランジスタ２１７６による
保持動作の衝突により、放電が行えない、放電時間の遅
れ、消費電力の増加等の問題が生じないように、Ｐチャ
ネル型ＭＯＳトランジスタ２１７６のゲート幅を小さく
したり、ゲート長を大きくするなどしてＰチャネル型Ｍ
ＯＳトランジスタ２７１６の駆動能力を小さくする必要
がある。

【００３１】

【発明が解決しようとする課題】既に述べたように、図
２２に示した従来のダイナミックラッチ回路は、クロッ
ク信号がハイレベルで停止した場合、ダイナミック節点
２２０５が保持している電荷が失われてしまう問題があ
った。

【００３２】図２３に示した従来のスタティックラッチ
回路では、インバータ２３０６、２３０８により構成さ
れるラッチにより、クロック信号がハイレベルで停止し
た場合でも節点２３０５の電荷が保持されるが、インバ
ータ２３０８の駆動能力を相対的に弱めてやる必要があ
った。このため、インバータ２３０８を構成するトラン
ジスタのゲート幅に比べて、回路の他の部分（トランス
ファゲート２３０４、インバータ２３０６、及びその他
のゲート回路）を構成するトランジスタのゲート幅を相
対的に大きくする必要があり、ラッチ回路を使用可能な
最小ゲート幅のトランジスタで構成することが不可能と
なり、消費電力が増加してしまう問題があった。また、
回路の他の部分のゲート幅の増加を抑えるためには、イ
ンバータ２３０８を構成するトランジスタのゲート長を
大きくする必要があり、インバータ２３０６の負荷の増
加による速度劣化、或いは、ゲートアレイのような同一
ゲート長のトランジスタしか使えない状況下では使えな
いといった問題があった。

【００３３】また、図２４に示した従来のスタティック
ラッチ回路では、インバータ２４０８を構成するトラン
ジスタの内、インバータ２４０６の出力が接続されてい
るトランジスタ２４１３，２４１４には、通常のゲート
長のトランジスタを使用し、他のトランジスタ２４１
１，２４１６にはゲート長の大きなトランジスタを使用
することで、速度劣化の抑制と駆動能力の低減を同時に
実現が可能である。しかし、この回路でも、インバータ
２４０８を構成するトランジスタのゲート幅に比べ、回
路の他の部分を構成するトランジスタ（トランスファゲ
ート２４０４、インバータ２４０６、及びその他のゲー
ト回路）を構成するトランジスタのゲート幅を相対的に
大きくする必要があり、ラッチ回路を使用可能な最小ゲ
ート幅のトランジスタで構成することが不可能となり、
消費電力が増加する問題は同様である。また、トランジ
スタ２４１３，２４１４のゲート長を大きくする必要が
あり、ゲートアレイのような同一ゲート長のトランジス
タしか使えない状況下では使えないといった問題があっ
た。

【００３４】また、図２５に示した従来のダイナミック
論理回路では、クロック信号がハイレベルで停止した場
合、ダイナミック保持状態のデータ出力端子２５０３の
電荷が失われてしまう問題があった。

【００３５】図２６に示した従来のスタティック論理回
路は、クロック信号がハイレベルで停止しても、データ
出力端子２６０３は、常にオンしているＰチャネル型Ｍ
ＯＳトランジスタ２６１６によりダイナミック状態とは
ならず、ハイレベルを保持出来る。ただし、Ｐチャネル
型ＭＯＳトランジスタ２６１６のゲート幅、ゲート長の
調整によりオン抵抗を大きくしないと、十分に低いロー
レベルを出力出来ないため、ラッチ回路の場合と同様
に、論理回路を構成する他のトランジスタや、その他の
ゲートを構成するトランジスタのゲート幅よりも小さく
し、ゲート長を大きくする必要があり、論理回路を使用
可能な最小ゲート幅のトランジスタで構成することが不
可能となり、消費電力が増加してしまう問題があった。

【００３６】また、図２７に示した従来のスタティック
論理回路では、クロック信号がハイレベルで停止して
も、インバータ２７１８およびＰチャネル型ＭＯＳトラ
ンジスタ２７１６によりハイレベルが保持されるが、上
記回路と同様に、Ｐチャネル型ＭＯＳトランジスタ２７
１６は、論理回路を構成する他のトランジスタや、その
他のゲートを構成するトランジスタのゲート幅よりも小
さくし、ゲート長を大きくする必要があり、論理回路を
使用可能な最小ゲート幅のトランジスタで構成すること
が不可能となり、消費電力が増加してしまう問題があっ
た。

【００３７】また、以上の保持回路と他の部分のゲート
幅の比の決定には煩雑な最適化作業を要する。

【００３８】よって、本発明の目的は、ゲート幅、ゲー
ト長の最適化を行わなくても容易に実現が可能で、使用
出来る最小のゲート幅のトランジスタで構成が出来て消
費電力の低減が可能で、同一のゲート長しか使えない状
況下でも利用可能なスタティックラッチ回路及びスタテ
ィック論理回路を提供することにある。

【００３９】

【課題を解決するための手段】本発明の第１の発明によ
れば、制御端子と、データ入力端子と、データ出力端子
と、第１の電源端子と、第２の電源端子を有し、制御端
子で開閉が制御され、前記データ入力端子と第１の節点
の間に設けられたスイッチを有し、ソースが前記第１の
電源端子に接続され、ドレインが前記データ出力端子に
接続され、ゲートが前記第１の節点に接続された第１の
第１導電型ＭＯＳトランジスタと、ソースが前記第２の
電源端子に接続され、ドレインが前記データ出力端子に
接続され、ゲートが前記第１の節点に接続された第１の
第２導電型ＭＯＳトランジスタにより構成される第１の
インバータを有するラッチ回路に、ソースが接続された
第２の節点が第１電圧変換回路を介して、前記第１の電
源端子に接続され、ドレインが前記第１の節点に接続さ
れ、ゲートが前記データ出力端子に接続された第２の第
１導電型ＭＯＳトランジスタと、ソースが接続された第
３の節点が第２電圧変換回路を介して、前記第２の電源
端子に接続され、ドレインが前記第１の節点に接続さ
れ、ゲートが前記データ出力端子に接続された第２の第
２導電型ＭＯＳトランジスタにより構成される第２のイ
ンバータを付加して構成されたことを特徴とするスタテ
ィックラッチ回路が得られる。

【００４０】又、本発明の第２の発明によれば、第１の
発明の回路において、前記第１電圧変換回路がソースが
前記第１の電源端子に接続され、ドレイン及びゲートが
前記第２の節点に接続された第３の第１導電型ＭＯＳト
ランジスタで構成され、前記第２電圧変換回路がソース
が前記第２の電源端子に接続され、ドレイン及びゲート
が前記第３の節点に接続された第３の第２導電型ＭＯＳ
トランジスタで構成されたことを特徴とするスタティッ
クラッチ回路が得られる。

【００４１】又、本発明の第３の発明によれば、第１の
発明の回路において、前記第１電圧変換回路がドレイン
及びゲートが前記第１の電源端子に接続され、ソースが
前記第２の節点に接続された第３の第２導電型ＭＯＳト
ランジスタで構成され、前記第２電圧変換回路がドレイ
ン及びゲートが前記第２の電源端子に接続され、ソース
が前記第３の節点に接続された第３の第１導電型ＭＯＳ
トランジスタで構成されたことを特徴とするスタティッ
クラッチ回路が得られる。

【００４２】又、本発明の第４の発明によれば、第１の
発明の回路において、前記第１電圧変換回路がソースが
前記第１の電源端子に接続され、ドレインが前記第２の
節点に接続され、ゲートが前記第１の節点に接続された
第３の第１導電型ＭＯＳトランジスタで構成され、前記
第２電圧変換回路がソースが前記第２の電源端子に接続
され、ドレイン前記第３の節点に接続され、ゲートが前
記第１の節点に接続された第３の第２導電型ＭＯＳトラ
ンジスタで構成されたことを特徴とするスタティックラ
ッチ回路が得られる。

【００４３】又、本発明の第５の発明によれば、第１の
発明の回路において、第２の制御端子と、前記第２の制
御端子に入力される制御信号とは逆相の信号が入力され
る第３の制御端子を付加し、ソースが前記第１の電源端
子に接続され、ドレインが前記第２の節点に接続され、
ゲートが前記第２の制御端子に接続された第３の第１導
電型ＭＯＳトランジスタが付加し、ソースが前記第２の
電源端子に接続され、ドレインが前記第３の節点に接続
され、ゲートが前記第３の制御端子に接続された第３の
第２導電型ＭＯＳトランジスタが付加して構成されたこ
とを特徴とするスタティックラッチ回路が得られる。

【００４４】又、本発明の第６の発明によれば、制御端
子と、第１のデータ入力端子と、第２のデータ入力端子
と、第１のデータ出力端子と、第２のデータ出力端子
と、第１の電源端子と、第２の電源端子を有し、制御端
子で開閉が制御され、前記第１のデータ入力端子と第１
の節点の間に設けられた第１のスイッチ手段と、前記第
２のデータ入力端子と第２の節点の間に設けられた第２
のスイッチ手段を有し、ソースが前記第１の電源端子に
接続され、ドレインが前記第１のデータ出力端子に接続
され、ゲートが前記第１の節点に接続された第１の第１
導電型ＭＯＳトランジスタと、ソースが前記第２の電源
端子に接続され、ドレインが前記第１のデータ出力端子
に接続され、ゲートが前記第１の節点に接続された第１
の第２導電型ＭＯＳトランジスタにより構成される第１
のインバータを有し、ソースが前記第１の電源端子に接
続され、ドレインが前記第２のデータ出力端子に接続さ
れ、ゲートが前記第２の節点に接続された第２の第１導
電型ＭＯＳトランジスタと、ソースが前記第２の電源端
子に接続され、ドレインが前記第２のデータ出力端子に
接続され、ゲートが前記第２の節点に接続された第２の
第２導電型ＭＯＳトランジスタにより構成される第２の
インバータを有するラッチ回路に、ソースが接続された
第３の節点が第１の第１電圧変換回路を介して、前記第
１の電源端子に接続され、ドレインが前記第２の節点に
接続され、ゲートが前記第１の節点に接続された第３の
第１導電型ＭＯＳトランジスタと、ソースが接続された
第４の節点が第１の第２電圧変換回路を介して、前記第
２の電源端子に接続され、ドレインが前記第２の節点に
接続され、ゲートが前記第１の節点に接続された第３の
第２導電型ＭＯＳトランジスタにより構成される第３の
インバータを付加し、ソースが接続された第５の節点が
第２の第１電圧変換回路を介して、前記第１の電源端子
に接続され、ドレインが前記第１の節点に接続され、ゲ
ートが前記第２の節点に接続された第４の第１導電型Ｍ
ＯＳトランジスタと、ソースが接続された第６の節点が
第２の第２電圧変換回路を介して、前記第２の電源端子
に接続され、ドレインが前記第１の節点に接続され、ゲ
ートが前記第２の節点に接続された第４の第２導電型Ｍ
ＯＳトランジスタにより構成される第４のインバータを
付加して構成されたことを特徴とするスタティックラッ
チ回路が得られる。

【００４５】又、本発明の第７の発明によれば、制御端
子と、第１のデータ入力端子と、第２のデータ入力端子
と、第１のデータ出力端子と、第２のデータ出力端子
と、第１の電源端子と、第２の電源端子を有し、制御端
子で開閉が制御され、前記第１のデータ入力端子と第１
の節点の間に設けられた第１のスイッチ手段と、前記第
２のデータ入力端子と第２の節点の間に設けられた第２
のスイッチ手段を有し、ソースが前記第１の電源端子に
接続され、ドレインが前記第１のデータ出力端子に接続
され、ゲートが前記第１の節点に接続された第１の第１
導電型ＭＯＳトランジスタと、ソースが前記第２の電源
端子に接続され、ドレインが前記第１のデータ出力端子
に接続され、ゲートが前記第１の節点に接続された第１
の第２導電型ＭＯＳトランジスタにより構成される第１
のインバータを有し、ソースが前記第１の電源端子に接
続され、ドレインが前記第２のデータ出力端子に接続さ
れ、ゲートが前記第２の節点に接続された第２の第１導
電型ＭＯＳトランジスタと、ソースが前記第２の電源端
子に接続され、ドレインが前記第２のデータ出力端子に
接続され、ゲートが前記第２の節点に接続された第２の
第２導電型ＭＯＳトランジスタにより構成される第２の
インバータを有するラッチ回路に、ソースが接続された
第３の節点が第１電圧変換回路を介して、前記第１の電
源端子に接続され、ドレインが前記第２の節点に接続さ
れ、ゲートが前記第１の節点に接続された第３の第１導
電型ＭＯＳトランジスタと、ソースが接続された第４の
節点が第２電圧変換回路を介して、前記第２の電源端子
に接続され、ドレインが前記第２の節点に接続され、ゲ
ートが前記第１の節点に接続された第３の第２導電型Ｍ
ＯＳトランジスタと、ソースが前記第３の節点に接続さ
れ、ドレインが前記第１の節点に接続され、ゲートが前
記第２の節点に接続された第４の第１導電型ＭＯＳトラ
ンジスタと、ソースが前記第４の節点に接続され、ドレ
インが前記第１の節点に接続され、ゲートが前記第２の
節点に接続された第４の第２導電型ＭＯＳトランジスタ
を付加して構成されたことを特徴とするスタティックラ
ッチ回路が得られる。

【００４６】又、本発明の第８の発明によれば、データ
入力端子と、データ出力端子と、第１の電源端子と、第
２の電源端子と、第１の制御端子と、前記第１の制御端
子に入力される制御信号とは逆相の制御信号が入力され
る第２の制御端子を有し、ソースが前記第１の電源端子
に接続され、ドレインが第１の節点に接続され、ゲート
が前記データ入力端子に接続された第１の第１導電型Ｍ
ＯＳトランジスタと、ソースが第１の節点に接続され、
ドレインが第２の節点に接続され、ゲートが前記第１の
制御端子に接続された第２の第１導電型ＭＯＳトランジ
スタと、ソースが前記第２の電源端子に接続され、ドレ
インが第３の節点に接続され、ゲートが前記データ入力
端子に接続された第１の第２導電型ＭＯＳトランジスタ
と、ソースが第３の節点に接続され、ドレインが第２の
節点に接続され、ゲートが第２の制御端子に接続された
第２の第２導電型ＭＯＳトランジスタにより構成される
第１のインバータと、ソースが前記第１の電源端子に接
続され、ドレインが第４の節点に接続され、ゲートが前
記第２の節点に接続された第３の第１導電型ＭＯＳトラ
ンジスタと、ソースが前記第４の節点に接続され、ドレ
インが前記データ出力端子に接続され、ゲートが前記第
２の制御端子に接続された第４の第１導電型ＭＯＳトラ
ンジスタと、ソースが前記第２の電源端子に接続され、
ドレインが第５の節点に接続され、ゲートが前記第２の
節点に接続された第３の第２導電型ＭＯＳトランジスタ
と、ソースが前記第５の節点に接続され、ドレインが前
記データ出力端子に接続され、ゲートが前記第１の制御
端子に接続された第４の第２導電型ＭＯＳトランジスタ
により構成される第２のインバータを有するラッチ回路
に、ソースが第１の電源端子に接続され、ドレインが第
６の節点に接続され、ゲートが第２の節点に接続された
第５の第１導電型ＭＯＳトランジスタと、ソースが第２
の電源端子に接続され、ドレインが第６の節点に接続さ
れ、ゲートが第２の節点に接続された第５の第２導電型
ＭＯＳトランジスタにより構成される第３のインバータ
と、ソースが第１電圧変換回路を介して前記第１の電源
端子に接続され、ドレインが前記第２の節点に接続さ
れ、ゲートが前記第６の節点に接続された第６の第１導
電型ＭＯＳトランジスタと、ソースが第２電圧変換回路
を介して前記第２の電源端子に接続され、ドレインが前
記第２の節点に接続され、ゲートが前記第６の節点に接
続された第６の第２導電型ＭＯＳトランジスタにより構
成される第４のインバータを付加して構成されたことを
特徴とするスタティックラッチ回路が得られる。

【００４７】又、本発明の第９の発明によれば、制御端
子と、データ入力端子群と、データ出力端子と、第１の
電源端子と、第２の電源端子を有し、ソースが前記第１
の電源端子に接続され、ドレインが前記データ出力端子
に接続され、ゲートが前記制御端子に接続された第１の
第１導電型ＭＯＳトランジスタと、ソースが前記第２の
電源端子に接続され、ドレインが第１の節点に接続さ
れ、ゲートが前記制御端子に接続された第１の第２導電
型ＭＯＳトランジスタと、データ入力端子群が各々のゲ
ートに接続された複数の第２導電型ＭＯＳトランジスタ
を直並列に組み合わせて構成され、前記データ出力端子
と前記第１の節点との間に配置された論理演算網を有す
る論理回路に、ソースが接続された第２の節点が電圧変
換回路を介して前記第１の電源端子に接続され、ドレイ
ンが前記データ出力端子に接続され、ゲートが前記第２
の電源端子に接続された第２の第１導電型ＭＯＳトラン
ジスタを付加して構成されたことを特徴とするスタティ
ック論理回路が得られる。

【００４８】又、本発明の第１０の発明によれば、第９
の発明の回路において、前記電圧変換回路が、ソースが
前記第１の電源端子に接続され、ドレイン及びゲートが
前記第２の節点に接続された第３の第１導電型ＭＯＳト
ランジスタで構成されたことを特徴とするスタティック
論理回路が得られる。

【００４９】又、本発明の第１１の発明によれば、第９
の発明の回路において、前記電圧変換回路が、ドレイン
及びゲートが前記第１の電源端子に接続され、ソースが
前記第２の節点に接続された第２の第２導電型ＭＯＳト
ランジスタで構成されたことを特徴とするスタティック
論理回路が得られる。

【００５０】又、本発明の第１２の発明によれば、第９
の発明の回路において、前記電圧変換回路が、ソースが
前記第１の電源端子に接続され、ドレインが前記第２の
節点に接続され、ゲートが前記データ出力端子に接続さ
れた第３の第１導電型ＭＯＳトランジスタで構成された
ことを特徴とするスタティック論理回路が得られる。

【００５１】又、本発明の第１３の発明によれば、制御
端子と、データ入力端子群と、データ出力端子と、第１
の電源端子と、第２の電源端子を有し、ソースが前記第
１の電源端子に接続され、ドレインが前記第１の節点に
接続され、ゲートが前記制御端子に接続された第１の第
１導電型ＭＯＳトランジスタと、ソースが前記第２の電
源端子に接続され、ドレインが第２の節点に接続され、
ゲートが前記制御端子に接続された第１の第２導電型Ｍ
ＯＳトランジスタと、データ入力端子群が各々のゲート
に接続された複数の第２導電型ＭＯＳトランジスタを直
並列に組み合わせて構成され、前記第１の節点と前記第
２の節点との間に配置された論理演算網を有する論理回
路に、ソースが前記第１の電源端子に接続され、ドレイ
ンが前記データ出力端子に接続され、ゲートが前記第１
の節点に接続された第２の第１導電型ＭＯＳトランジス
タと、ソースが前記第２の電源端子に接続され、ドレイ
ンが前記データ出力端子に接続され、ゲートが前記第１
の節点に接続された第２の第２導電型ＭＯＳトランジス
タにより構成されるインバータを付加し、ソースが接続
された第３の節点が電圧変換回路を介して前記第１の電
源端子に接続され、ドレインが前記第１の節点に接続さ
れ、ゲートが前記データ出力端子に接続された第３の第
１導電型ＭＯＳトランジスタを付加して構成されたこと
を特徴とするスタティック論理回路が得られる。

【００５２】又、本発明の第１４の発明によれば、第１
３の発明の回路において、前記電圧変換回路が、ソース
が前記第１の電源端子に接続され、ドレイン及びゲート
が前記第３の節点に接続された第４の第１導電型ＭＯＳ
トランジスタで構成されたことを特徴とするスタティッ
ク論理回路が得られる。

【００５３】又、本発明の第１５の発明によれば、第１
３の発明の回路において、前記電圧変換回路が、ドレイ
ン及びゲートが前記第１の電源端子に接続され、ソース
が前記第３の節点に接続された第３の第２導電型ＭＯＳ
トランジスタで構成されたことを特徴とするスタティッ
ク論理回路が得られる。

【００５４】又、本発明の第１６の発明によれば、第１
３の発明の回路において、前記電圧変換回路が、ソース
が前記第１の電源端子に接続され、ドレインが前記第３
の節点に接続され、ゲートが前記第１の節点に接続され
た第４の第１導電型ＭＯＳトランジスタで構成されたこ
とを特徴とするスタティック論理回路が得られる。

【００５５】又、本発明の第１７の発明によれば、第１
３の発明の回路に、第２の制御端子を付加し、ソースが
前記第１の電源端子に接続され、ドレインが前記第３の
節点に接続され、ゲートが前記第２の制御端子に接続さ
れた第４の第１導電型ＭＯＳトランジスタを付加して構
成されたことを特徴とするスタティック論理回路が得ら
れる。

【００５６】又、本発明の第１８の発明によれば、制御
端子と、データ入力端子群と、データ出力端子と、第１
の電源端子と、第２の電源端子を有し、ソースが前記第
１の電源端子に接続され、ドレインが前記第１の節点に
接続され、ゲートが前記制御端子に接続された第１の第
１導電型ＭＯＳトランジスタと、ソースが前記第２の電
源端子に接続され、ドレインが第２の節点に接続され、
ゲートが前記制御端子に接続された第１の第２導電型Ｍ
ＯＳトランジスタと、データ入力端子群が各々のゲート
に接続された複数の第２導電型ＭＯＳトランジスタを直
並列に組み合わせて構成され、前記第１の節点と前記第
２の節点との間に配置された論理演算網を有する論理回
路に、ソースが前記第１の電源端子に接続され、ドレイ
ンが前記データ出力端子に接続され、ゲートが前記第１
の節点に接続された第２の第１導電型ＭＯＳトランジス
タと、ソースが前記第２の電源端子に接続され、ドレイ
ンが前記データ出力端子に接続され、ゲートが前記第１
の節点に接続された第２の第２導電型ＭＯＳトランジス
タにより構成される第１のインバータを付加し、ソース
が前記第１の電源端子に接続され、ドレインが第３の節
点に接続され、ゲートが前記第１の節点に接続された第
３の第１導電型ＭＯＳトランジスタと、ソースが前記第
２の電源端子に接続され、ドレインが前記第３の節点に
接続され、ゲートが前記第１の節点に接続された第３の
第２導電型ＭＯＳトランジスタにより構成される第２の
インバータを付加し、ソースが接続された第４の節点が
電圧変換回路を介して前記第１の電源端子に接続され、
ドレインが前記第１の節点に接続され、ゲートが前記第
３の節点に接続された第４の第１導電型ＭＯＳトランジ
スタを付加して構成されたことを特徴とするスタティッ
ク論理回路が得られる。

【００５７】又、本発明の第１９の発明によれば、制御
端子と、データ入力端子群と、データ出力端子と、第１
の電源端子と、第２の電源端子を有し、ソースが前記第
１の電源端子に接続され、ドレインが前記第１の節点に
接続され、ゲートが前記制御端子に接続された第１の第
１導電型ＭＯＳトランジスタと、ソースが前記第２の電
源端子に接続され、ドレインが第２の節点に接続され、
ゲートが前記制御端子に接続された第１の第２導電型Ｍ
ＯＳトランジスタと、データ入力端子群が各々のゲート
に接続された複数の第２導電型ＭＯＳトランジスタを直
並列に組み合わせて構成され、前記第１の節点と前記第
２の節点との間に配置された論理演算網と、ソースが前
記第１の電源端子に接続され、ドレインが前記データ出
力端子に接続され、ゲートが前記第１の節点に接続され
た第２の第１導電型ＭＯＳトランジスタと、ソースが前
記第２の電源端子に接続され、ドレインが第３の節点に
接続され、ゲートが前記第１の節点に接続された第２の
第２導電型ＭＯＳトランジスタと、ソースが前記第３の
節点に接続され、ドレインが前記データ出力端子に接続
され、ゲートが前記制御端子に接続された第３の第２導
電型ＭＯＳトランジスタを有する論理回路に、ソースが
接続された第４の節点が電圧変換回路を介して前記第１
の電源端子に接続され、ドレインが前記第１の節点に接
続され、ゲートが前記データ出力端子に接続された第３
の第１導電型ＭＯＳトランジスタを付加して構成された
ことを特徴とするスタティック論理回路が得られる。

【００５８】

【発明の実施の形態】次に本発明の第１の実施の形態に
ついて図面を参照して説明する。図１に本発明の第１の
実施の形態に係るスタティックラッチ回路の構成を示
す。図１に示したスタティックラッチ回路は、制御端子
がクロック端子１０２に接続され、逆相制御端子が逆相
クロック端子１０３に接続され、入力端子がデータ入力
端子１０１に接続され、出力端子が節点１０５に接続さ
れたトランスファゲート１０４を有し、入力端子が節点
１０５に接続され、出力端子がデータ出力端子１０７に
接続されたインバータ１０６を有するラッチ回路に、ソ
ースが降圧回路１１１を介して高位側電源端子１０９に
接続され、ドレインが節点１０５に接続され、ゲートが
データ出力端子１０７に接続されたＰチャネル型ＭＯＳ
トランジスタ１１３と、ソースが昇圧回路１１６を介し
て低位側電源端子１１０に接続され、ドレインが節点１
０５に接続され、ゲートがデータ出力端子１０７に接続
されたＮチャネル型ＭＯＳトランジスタ１１４により構
成されるインバータ１０８を付加して構成されている。

【００５９】次に、図１に示したスタティックラッチ回
路の動作について述べる。逆相クロック端子１０３には
常にクロック端子１０２とは逆相の信号が加えられるの
で、以下、クロック端子１０２に加えられる信号につい
てのみ述べ、その信号をクロック信号と呼ぶ。ラッチ回
路としての動作自体は従来のスタティックラッチ回路と
同じで、クロック信号がローレベルのとき、トランスフ
ァゲート１０４が開き、データ入力端子１０１の値が節
点１０５に書き込まれ、データ出力端子１０７には、イ
ンバータ１０６を介して、その否定値が出力される。ク
ロック信号がハイレベルに変化すると、トランスファゲ
ート１０４が閉じるが、節点１０５の値はインバータ１
０６及び１０８で構成されるラッチによりスタティック
保持され、クロック信号が停止した場合でも失われるこ
とはなく、データ入力端子１０１に加えられる信号とは
無関係にクロック信号がローレベルのときに書き込まれ
た値を保持し、データ出力端子１０７にはインバータ１
０６を介してその否定値が出力される。

【００６０】クロック信号がハイレベルからローレベル
に変化したとき、トランスファゲート１０４を介する書
き込み動作とインバータ１０８の保持動作の衝突により
問題が生じないように、インバータ１０８の駆動能力の
低減を、降圧回路１１１及び昇圧回路１１６を用いて動
作時の実効電源電圧を減すことで実現している。

【００６１】インバータ１０８を構成するトランジスタ
のゲート幅およびゲート長は、回路の他の部分（トラン
スファゲート１０４、インバータ１０６、及び他のブロ
ック）を構成するトランジスタと同じものを使用して
も、保持回路としての条件を十分満たすことが出来る。
よって、使用出来る最小のゲート幅のトランジスタで構
成が出来て消費電力の低減が可能で、ゲートアレイのよ
うな同一のゲート長しか使えない状況下でも利用が可能
となる。

【００６２】次に本発明の第１の実施の形態における第
１の実施例について図面を参照して説明する。図２に本
発明の第１の実施の形態における第１の実施例に係るス
タティックラッチ回路の構成を示す。図２に示したスタ
ティックラッチ回路は、制御端子がクロック端子２０２
に接続され、逆相制御端子が逆相クロック端子２０３に
接続され、入力端子がデータ入力端子２０１に接続さ
れ、出力端子が節点２０５に接続されたトランスファゲ
ート２０４を有し、入力端子が節点２０５に接続され、
出力端子がデータ出力端子２０７に接続されたインバー
タ２０６を有するラッチ回路に、ソースが高位側電源端
子２０９に接続され、ドレインおよびゲートが節点２１
２に接続されたＰチャネル型ＭＯＳトランジスタ２１１
と、ソースが節点２１２に接続され、ドレインが節点２
０５に接続され、ゲートがデータ出力端子２０７に接続
されたＰチャネル型ＭＯＳトランジスタ２１３と、ソー
スが節点２１５に接続され、ドレインが節点２０５に接
続され、ゲートがデータ出力端子２０７に接続されたＮ
チャネル型ＭＯＳトランジスタ２１４と、ソースが低位
側電源端子２１０に接続され、ドレインおよびゲートが
節点２１５に接続されたＮチャネル型ＭＯＳトランジス
タ２１６により構成されるインバータ２０８を付加して
構成されている。

【００６３】次に、図２に示したスタティックラッチ回
路の動作について述べる。逆相クロック端子２０３には
常にクロック端子２０２とは逆相の信号が加えられるの
で、以下、クロック端子２０２に加えられる信号につい
てのみ述べ、その信号をクロック信号と呼ぶ。ラッチ回
路としての動作自体は従来のスタティックラッチ回路と
同じで、クロック信号がローレベルのとき、トランスフ
ァゲート２０４が開き、データ入力端子２０１の値が節
点２０５に書き込まれ、データ出力端子２０７には、イ
ンバータ２０６を介して、その否定値が出力される。ク
ロック信号がハイレベルに変化すると、トランスファゲ
ート２０４が閉じるが、節点２０５の値はインバータ２
０６及び２０８で構成されるラッチによりスタティック
保持され、クロック信号が停止した場合でも失われるこ
とはなく、データ入力端子２０１に加えられる信号とは
無関係にクロック信号がローレベルのときに書き込まれ
た値を保持し、データ出力端子２０７にはインバータ２
０６を介してその否定値が出力される。

【００６４】クロック信号がハイレベルからローレベル
に変化したとき、トランスファゲート２０４を介する書
き込み動作とインバータ２０８の保持動作の衝突により
問題が生じないように、インバータ２０８の駆動能力の
低減を、高位側電源端子２０９から節点２１２に向かっ
てその間で順方向接続されたＰチャネル型ＭＯＳトラン
ジスタ２１１により構成されたダイオードを降圧回路と
して用い、節点２１５から低位側電源端子２１０に向か
ってその間で順方向接続されたＮチャネル型ＭＯＳトラ
ンジスタ２１６により構成されたダイオードを昇圧回路
として用いて動作時の実効電源電圧を減すことで実現し
ている。

【００６５】高速動作をしている場合、インバータ２０
８のようなインバータを、その出力端子が接続された節
点がインバータ自身によって決定されるような状況下で
使用した場合、高速信号を入力端子に印加すると、高位
側電源からＰチャネル型ＭＯＳトランジスタ２１１のオ
ン電圧分だけ降下したハイレベルと、低位側電源からＮ
チャネル型ＭＯＳトランジスタ２１６のオン電圧分だけ
上昇したローレベルとの間で動作をするが、図２に示す
ようにラッチ回路中で使われる場合、その出力端子が接
続された節点２０５の充放電はトランスファゲート２０
４を介して、インバータ２０８よりも負荷駆動能力の大
きい前段のゲート回路により行われるので、クロック信
号が入力されている場合はほぼフルスイング動作をす
る。

【００６６】クロック信号が停止した場合、インバータ
２０８の出力端子が接続された節点２０５は高位側電源
より電位の落ちたハイレベルまたは低位側電源より電位
の上昇したローレベルのＤＣレベルに落ち着くが、電源
からの上昇または降下分は数百ｍＶ程度であり、それを
受けるインバータ２０６に流れる待機電流も極僅かであ
り、極僅かの待機電力の増加で、回路の動作電力の低減
が可能となる。

【００６７】インバータ２０８を構成するトランジスタ
のゲート幅およびゲート長は、回路の他の部分（トラン
スファゲート２０４、インバータ２０６、及び他のブロ
ック）を構成するトランジスタと同じものを使用して
も、保持回路としての条件を十分満たすことが出来る。
よって、使用出来る最小のゲート幅のトランジスタで構
成が出来て消費電力の低減が可能で、ゲートアレイのよ
うな同一のゲート長しか使えない状況下でも利用が可能
となる。

【００６８】次に本発明の第１の実施の形態における第
２の実施例について図面を参照して説明する。図３に本
発明の第１の実施の形態における第２の実施例に係るス
タティックラッチ回路の構成を示す。図３に示したスタ
ティックラッチ回路は、制御端子がクロック端子３０２
に接続され、逆相制御端子が逆相クロック端子３０３に
接続され、入力端子がデータ入力端子３０１に接続さ
れ、出力端子が節点３０５に接続されたトランスファゲ
ート３０４を有し、入力端子が節点３０５に接続され、
出力端子がデータ出力端子３０７に接続されたインバー
タ３０６を有するラッチ回路に、ドレインおよびゲート
が高位側電源端子３０９に接続されたソースが節点３１
２に接続され、Ｎチャネル型ＭＯＳトランジスタ３１１
と、ソースが節点３１２に接続され、ドレインが節点３
０５に接続され、ゲートがデータ出力端子３０７に接続
されたＰチャネル型ＭＯＳトランジスタ３１３と、ソー
スが節点３１５に接続され、ドレインが節点３０５に接
続され、ゲートがデータ出力端子３０７に接続されたＮ
チャネル型ＭＯＳトランジスタ３１４と、ドレインおよ
びゲートが低位側電源端子３１０に接続されたソースが
節点３１５に接続され、Ｐチャネル型ＭＯＳトランジス
タ３１６により構成されるインバータ３０８を付加して
構成されている。

【００６９】次に、図３に示したスタティックラッチ回
路の動作について述べる。逆相クロック端子３０３には
常にクロック端子３０２とは逆相の信号が加えられるの
で、以下、クロック端子３０２に加えられる信号につい
てのみ述べ、その信号をクロック信号と呼ぶ。ラッチ回
路としての動作自体は従来のスタティックラッチ回路と
同じで、クロック信号がローレベルのとき、トランスフ
ァゲート３０４が開き、データ入力端子３０１の値が節
点３０５に書き込まれ、データ出力端子３０７には、イ
ンバータ３０６を介して、その否定値が出力される。ク
ロック信号がハイレベルに変化すると、トランスファゲ
ート３０４が閉じるが、節点３０５の値はインバータ３
０６及び３０８で構成されるラッチによりスタティック
保持され、クロック信号が停止した場合でも失われるこ
とはなく、データ入力端子３０１に加えられる信号とは
無関係にクロック信号がローレベルのときに書き込まれ
た値を保持し、データ出力端子３０７にはインバータ３
０６を介してその否定値が出力される。

【００７０】クロック信号がハイレベルからローレベル
に変化したとき、トランスファゲート３０４を介する書
き込み動作とインバータ３０８の保持動作の衝突による
問題が生じないように、インバータ３０８の駆動能力の
低減を、高位側電源端子３０９から節点２１１に向かっ
てその間で順方向接続されたＮチャネル型ＭＯＳトラン
ジスタ３１１により構成されたダイオードを降圧回路と
して用い、節点３１５から低位側電源端子３１０に向か
ってその間で順方向接続されたＰチャネル型ＭＯＳトラ
ンジスタ３１６により構成されたダイオードを昇圧回路
として用いて動作時の実効電源電圧を減すことで実現し
ている。

【００７１】高速動作をしている場合、インバータ３０
８のようなインバータを、その出力端子が接続された節
点がインバータ自身によって決定されるような状況下で
使用した場合、高速信号を入力端子に印加すると、高位
側電源からＮチャネル型ＭＯＳトランジスタ３１１のオ
ン電圧分だけ降下したハイレベルと、低位側電源からＰ
チャネル型ＭＯＳトランジスタ３１６のオン電圧分だけ
上昇したローレベルとの間で動作をするが、図３に示す
ようにラッチ回路中で使われる場合、その出力端子が接
続された節点３０５の充放電はトランスファゲート３０
４を介して、インバータ３０８よりも負荷駆動能力の大
きい前段のゲート回路により行われるので、クロック信
号が入力されている場合はほぼフルスイング動作をす
る。

【００７２】クロック信号が停止した場合、インバータ
３０８の出力端子が接続された節点３０５は高位側電源
より電位の落ちたハイレベルまたは低位側電源より電位
の上昇したローレベルのＤＣレベルに落ち着くが、電源
からの上昇または降下分は数百ｍＶ程度であり、それを
受けるインバータ３０６に流れる待機電流も極僅かであ
り、極僅かの待機電力の増加で、回路の動作電力の低減
が可能となる。

【００７３】インバータ３０８を構成するトランジスタ
のゲート幅およびゲート長は、回路の他の部分（トラン
スファゲート３０４、インバータ３０６、及び他のブロ
ック）を構成するトランジスタと同じものを使用して
も、保持回路としての条件を十分満たすことが出来る。
よって、使用出来る最小のゲート幅のトランジスタで構
成が出来て消費電力の低減が可能で、ゲートアレイのよ
うな同一のゲート長しか使えない状況下でも利用が可能
となる。

【００７４】次に本発明の第１の実施の形態における第
３の実施例について図面を参照して説明する。図４に本
発明の第１の実施の形態における第３の実施例に係るス
タティックラッチ回路の構成を示す。図４に示したスタ
ティックラッチ回路は、制御端子がクロック端子４０２
に接続され、逆相制御端子が逆相クロック端子４０３に
接続され、入力端子がデータ入力端子４０１に接続さ
れ、出力端子が節点４０５に接続されたトランスファゲ
ート４０４を有し、入力端子が節点４０５に接続され、
出力端子がデータ出力端子４０７に接続されたインバー
タ４０６を有するラッチ回路に、ソースが高位側電源端
子４０９に接続され、ドレインが節点４１２に接続され
たゲートが節点４０５に接続されたＰチャネル型ＭＯＳ
トランジスタ４１１と、ソースが節点４１２に接続さ
れ、ドレインが節点４０５に接続され、ゲートがデータ
出力端子４０７に接続されたＰチャネル型ＭＯＳトラン
ジスタ４１３と、ソースが節点４１５に接続され、ドレ
インが節点４０５に接続され、ゲートがデータ出力端子
４０７に接続されたＮチャネル型ＭＯＳトランジスタ４
１４と、ソースが低位側電源端子４１０に接続され、ド
レインが節点４１５に接続されたゲートが節点４０５に
接続されたＮチャネル型ＭＯＳトランジスタ４１６によ
り構成されるインバータ４０８を付加して構成されてい
る。

【００７５】次に、図４に示したスタティックラッチ回
路の動作について述べる。逆相クロック端子４０３には
常にクロック端子４０２とは逆相の信号が加えられるの
で、以下、クロック端子４０２に加えられる信号につい
てのみ述べ、その信号をクロック信号と呼ぶ。

【００７６】ラッチ回路としての動作自体は従来のスタ
ティックラッチ回路と同じで、クロック信号がローレベ
ルのとき、トランスファゲート４０４が開き、データ入
力端子４０１の値が節点４０５に書き込まれ、データ出
力端子４０７には、インバータ４０６を介して、その否
定値が出力される。クロック信号がハイレベルに変化す
ると、トランスファゲート４０４が閉じるが、節点４０
５の値はインバータ４０６及び４０８で構成されるラッ
チによりスタティック保持され、クロック信号が停止し
た場合でも失われることはなく、データ入力端子４０１
に加えられる信号とは無関係にクロック信号がローレベ
ルのときに書き込まれた値を保持し、データ出力端子４
０７にはインバータ４０６を介してその否定値が出力さ
れる。

【００７７】クロック信号がハイレベルからローレベル
に変化したとき、トランスファゲート４０４を介する書
き込み動作とインバータ４０８の保持動作の衝突による
問題が生じないように、インバータ４０８の駆動能力の
低減を、後述の降圧回路と昇圧回路を用いることで、動
作時の実効電源電圧を減らすことで実現している。Ｐチ
ャネル型ＭＯＳトランジスタ４１１のゲートは、Ｐチャ
ネル型ＭＯＳトランジスタ４１３がオンするときに、自
分自身のドレインと電気的に接続され、図２に示したス
タティックラッチ回路の場合と同様に、高位側電源端子
４０９から節点４１２に向かってその間で順方向接続さ
れたダイオード型の降圧回路として働く。また、Ｎチャ
ネル型ＭＯＳトランジスタ４１６のゲートは、Ｎチャネ
ル型ＭＯＳトランジスタ４１４がオンするときに、自分
自身のドレインと電気的に接続され、図２に示したスタ
ティックラッチ回路の場合と同様に、節点４１５から低
位側電源端子４１０に向かってその間で順方向接続され
たダイオード型の昇圧回路として働く。

【００７８】高速動作をしている場合、インバータ４０
８のようなインバータを、その出力端子が接続された節
点がインバータ自身によって決定されるような状況下で
使用した場合、高速信号を入力端子に印加すると、高位
側電源からＰチャネル型ＭＯＳトランジスタ４１１のオ
ン電圧分だけ降下したハイレベルと、低位側電源からＮ
チャネル型ＭＯＳトランジスタ４１６のオン電圧分だけ
上昇したローレベルとの間で動作をするが、図２に示す
ようにラッチ回路中で使われる場合、その出力端子が接
続された節点４０５の充放電はトランスファゲート４０
４を介して、インバータ４０８よりも負荷駆動能力の大
きい前段のゲート回路により行われるので、クロック信
号が入力されている場合はほぼフルスイング動作をす
る。

【００７９】クロック信号が停止した場合、インバータ
４０８の出力端子が接続された節点４０５は高位側電源
より電位の落ちたハイレベルまたは低位側電源より電位
の上昇したローレベルのＤＣレベルに落ち着くが、電源
からの上昇または降下分は数百ｍＶ程度であり、それを
受けるインバータ４０６に流れる待機電流も極僅かであ
り、極僅かの待機電力の増加で、回路の動作電力の低減
が可能となる。

【００８０】インバータ４０８を構成するトランジスタ
のゲート幅およびゲート長は、回路の他の部分（トラン
スファゲート４０４、インバータ４０６、及び他のブロ
ック）を構成するトランジスタと同じものを使用して
も、保持回路としての条件を十分満たすことが出来る。
よって、使用出来る最小のゲート幅のトランジスタで構
成が出来て消費電力の低減が可能で、ゲートアレイのよ
うな同一のゲート長しか使えない状況下でも利用が可能
となる。

【００８１】次に本発明の第２の実施の形態について図
面を参照して説明する。図５に本発明の第２の実施の形
態に係るスタティックラッチ回路の構成を示す。図５に
示したスタティックラッチ回路は、制御端子がクロック
端子５０２に接続され、逆相制御端子が逆相クロック端
子５０３に接続され、入力端子がデータ入力端子５０１
に接続され、出力端子が節点５０５に接続されたトラン
スファゲート５０４を有し、入力端子が節点５０５に接
続され、出力端子がデータ出力端子５０７に接続された
インバータ５０６を有するラッチ回路に、ソースが接続
された節点５１２が降圧回路５１１を介して高位側電源
端子５０９に接続され、ドレインが節点５０５に接続さ
れ、ゲートがデータ出力端子５０７に接続されたＰチャ
ネル型ＭＯＳトランジスタ５１３と、ソースが節点５１
５が昇圧回路５１６を介して低位側電源端子５１０に接
続され、ドレインが節点５０５に接続され、ゲートがデ
ータ出力端子５０７に接続されたＮチャネル型ＭＯＳト
ランジスタ５１４により構成されるインバータ５０８を
付加し、ソースが高位側電源端子５０９に接続され、ド
レインが節点５１２に接続され、ゲートが待機制御端子
５１７に接続されたＰチャネル型ＭＯＳトランジスタ５
１８を付加し、ソースが低位側電源端子５１０に接続さ
れ、ドレインが節点５１５に接続され、ゲートが逆相待
機制御端子５１９に接続されたＮチャネル型ＭＯＳトラ
ンジスタ５２０を付加して構成されている。

【００８２】次に、図５に示したスタティックラッチ回
路の動作について述べる。逆相クロック端子５０３には
常にクロック端子５０２とは逆相の信号が加えられるの
で、以下、クロック端子５０２に加えられる信号につい
てのみ述べ、その信号をクロック信号と呼ぶ。また、逆
相待機制御端子５１９には常に待機制御端子５０９とは
逆相の信号が加えられるので、以下、待機制御端子５０
９に加えられる信号についてのみ述べ、その信号を待機
制御信号と呼ぶ。待機制御信号がローレベルの場合、Ｐ
チャネル型ＭＯＳトランジスタ５１８およびＮチャネル
型ＭＯＳトランジスタ５２０は共にオフするので、これ
ら２つのトランジスタを無視して動作を考えることが可
能で、図５のラッチ回路は図１のラッチ回路と同じラッ
チ動作をする。

【００８３】クロック信号が停止した場合、図１〜図４
のラッチ回路では、節点５０５に対応する節点は、数百
ｍＶ程度、高位側電源より落ちたハイレベルまたは低位
側電源より上昇したローレベルのＤＣレベルに落ち着く
ため、それを受けるインバータ５０６に対応するインバ
ータで僅かな待機電力が消費されたが、クロック信号が
停止した場合、待機制御信号をハイレベルにすることに
より、Ｐチャネル型ＭＯＳトランジスタ５１８及びＮチ
ャネル型ＭＯＳトランジスタ５２０がオンすることによ
り、節点５０５は高位側電源あるいは低位側電源レベル
に落ち着き、インバータ５０６での待機電力を上昇させ
ることなく、以下のように図１〜４のラッチ回路の効果
を享受することが出来る。

【００８４】インバータ５０８を構成するトランジスタ
のゲート幅およびゲート長は、回路の他の部分（トラン
スファゲート５０４、インバータ５０６、及び他のブロ
ック）を構成するトランジスタと同じものを使用して
も、保持回路としての条件を十分満たすことが出来る。
よって、使用出来る最小のゲート幅のトランジスタで構
成が出来て消費電力の低減が可能で、ゲートアレイのよ
うな同一のゲート長しか使えない状況下でも利用が可能
となる。なお、降圧回路５１１及び昇圧回路５１６に
は、図２〜４と同様の降圧回路及び昇圧回路が適用出来
る。

【００８５】次に本発明の第３の実施の形態について図
面を参照して説明する。図６に本発明の第３の実施の形
態に係るスタティックラッチ回路の構成を示す。図６に
示したスタティックラッチ回路は、制御端子がクロック
端子６０３に接続され、逆相制御端子が逆相クロック端
子６０４に接続され、入力端子がデータ入力端子６０１
に接続され、出力端子が節点６０７に接続されたトラン
スファゲート６０５を有し、制御端子がクロック端子６
０３に接続され、逆相制御端子が逆相クロック端子６０
４に接続され、入力端子が逆相データ入力端子６０２に
接続され、出力端子が節点６０８に接続されたトランス
ファゲート６０６を有し、入力端子が節点６０７に接続
され、出力端子がデータ出力端子６１１に接続されたイ
ンバータ６０９を有し、入力端子が節点６０８に接続さ
れ、出力端子が逆相データ出力端子６１２に接続された
インバータ６１０を有するラッチ回路に、ソースが降圧
回路６１６を介して高位側電源端子６１４に接続され、
ドレインが節点６０８に接続され、ゲートが節点６０７
に接続されたＰチャネル型ＭＯＳトランジスタ６１８
と、ソースが昇圧回路６２１を介して低位側電源端子６
１５に接続され、ドレインが節点６０８に接続され、ゲ
ートが節点６０７に接続されたＮチャネル型ＭＯＳトラ
ンジスタ６１９により構成されるインバータ６１３を付
加し、ソースが降圧回路６２５を介して高位側電源端子
６２３に接続され、ドレインが節点６０７に接続され、
ゲートが節点６０８に接続されたＰチャネル型ＭＯＳト
ランジスタ６２７と、ソースが昇圧回路６３０を介して
低位側電源端子６２４に接続され、ドレインが節点６０
７に接続され、ゲートが節点６０８に接続されたＮチャ
ネル型ＭＯＳトランジスタ６２８により構成されるイン
バータ６２２を付加して構成されている。

【００８６】次に、図６に示したスタティックラッチ回
路の動作について述べる。逆相クロック端子６０４には
常にクロック端子６０３とは逆相の信号が加えられるの
で、以下、クロック端子６０３に加えられる信号につい
てのみ述べ、その信号をクロック信号と呼ぶ。クロック
信号がローレベルのとき、トランスファゲート６０５及
び６０６が開き、データ入力端子６０１の値が節点６０
７に書き込まれ、データ出力端子６１１には、インバー
タ６０９を介して、その否定値が出力され、逆相データ
入力端子６０２の値が節点６０８に書き込まれ、データ
出力端子６１２には、インバータ６１０を介して、その
否定値が出力される。

【００８７】クロック信号がハイレベルに変化すると、
トランスファゲート６０５及び６０６が閉じるが、節点
６０７及び６０８の値は、インバータ６１３及び６２２
で構成されるラッチによりスタティック保持され、クロ
ック信号が停止した場合でも失われることはなく、デー
タ入力端子６０１及び逆相データ入力端子６０２に加え
られる信号とは無関係にクロック信号がローレベルのと
きに書き込まれた値を保持する。

【００８８】クロック信号がハイレベルからローレベル
に変化したとき、トランスファゲート６０５を介する書
き込み動作とインバータ６２２の保持動作の衝突、及
び、トランスファゲート６０６を介する書き込み動作と
インバータ６１３の保持動作の衝突による問題が生じな
いように、インバータ６１３及び６２２の駆動能力の低
減を、それぞれ、降圧回路６１６及び昇圧回路６２１、
降圧回路６２５及び昇圧回路６３０を用いて動作時の実
効電源電圧を減すことで実現している。

【００８９】インバータ６１３及び６２２を構成するト
ランジスタのゲート幅およびゲート長は、回路の他の部
分（トランスファゲート６０５及び６０６、インバータ
６０９及び６１０、及び他のブロック）を構成するトラ
ンジスタと同じものを使用しても、保持回路としての条
件を十分満たすことが出来る。よって、使用出来る最小
のゲート幅のトランジスタで構成が出来て消費電力の低
減が可能で、ゲートアレイのような同一のゲート長しか
使えない状況下でも利用が可能となる。なお、昇圧回路
６１６，６２５及び降圧回路６２１，６３０には、図２
〜４と同様の昇圧回路及び降圧回路が適用出来る。

【００９０】次に本発明の第４の実施の形態について図
面を参照して説明する。図７に本発明の第４の実施の形
態に係るスタティックラッチ回路の構成を示す。図７に
示したスタティックラッチ回路は、制御端子がクロック
端子７０３に接続され、逆相制御端子が逆相クロック端
子７０４に接続され、入力端子がデータ入力端子７０１
に接続され、出力端子が節点７０７に接続されたトラン
スファゲート７０５を有し、制御端子がクロック端子７
０３に接続され、逆相制御端子が逆相クロック端子７０
４に接続され、入力端子が逆相データ入力端子７０２に
接続され、出力端子が節点７０８に接続されたトランス
ファゲート７０６を有し、入力端子が節点７０７に接続
され、出力端子がデータ出力端子７１１に接続されたイ
ンバータ７０９を有し、入力端子が節点７０８に接続さ
れ、出力端子が逆相データ出力端子７１２に接続された
インバータ７１０を有するラッチ回路に、ソースが接続
された節点７１７が降圧回路７１６を介して高位側電源
端子７１４に接続され、ドレインが節点７０８に接続さ
れ、ゲートが節点７０７に接続されたＰチャネル型ＭＯ
Ｓトランジスタ７１８と、ソースが接続された節点７２
２が昇圧回路７２３を介して低位側電源端子７１５に接
続され、ドレインが節点７０８に接続され、ゲートが節
点７０７に接続されたＮチャネル型ＭＯＳトランジスタ
７２０と、ソースが節点７１７に接続され、ドレインが
節点７０７に接続され、ゲートが節点７０８に接続され
たＰチャネル型ＭＯＳトランジスタ７１９と、ソースが
節点７２２に接続され、ドレインが節点７０７に接続さ
れ、ゲートが節点７０８に接続されたＮチャネル型ＭＯ
Ｓトランジスタ７２１を付加して構成されている。

【００９１】次に、図７に示したスタティックラッチ回
路の動作について述べる。逆相クロック端子７０４には
常にクロック端子７０３とは逆相の信号が加えられるの
で、以下、クロック端子７０３に加えられる信号につい
てのみ述べ、その信号をクロック信号と呼ぶ。クロック
信号がローレベルのとき、トランスファゲート７０５及
び７０６が開き、データ入力端子７０１の値が節点７０
７に書き込まれ、データ出力端子７１１には、インバー
タ７０９を介して、その否定値が出力され、逆相データ
入力端子７０２の値が節点７０８に書き込まれ、データ
出力端子７１２には、インバータ７１０を介して、その
否定値が出力される。

【００９２】クロック信号がハイレベルに変化すると、
トランスファゲート７０５及び７０６が閉じるが、図６
の回路では、別々に設けられた降圧回路と昇圧回路をひ
とつの降圧回路７１６及び昇圧回路７２３で共有した形
のラッチを持つ保持回路７１３によりスタティック保持
され、クロック信号が停止した場合でも失われることは
なく、データ入力端子７０１及び逆相データ入力端子７
０２に加えられる信号とは無関係にクロック信号がロー
レベルのときに書き込まれた値を保持する。

【００９３】クロック信号がハイレベルからローレベル
に変化したとき、トランスファゲート７０５，７０６を
介する書き込み動作と保持回路７１３の保持動作の衝突
による問題が生じないように、保持回路７１３の駆動能
力の低減を、それぞれ、降圧回路７１６及び昇圧回路７
２３を用いて動作時の実効電源電圧を減すことで実現し
ている。

【００９４】保持回路インバータ７１３を構成するトラ
ンジスタのゲート幅およびゲート長は、回路の他の部分
（トランスファゲート７０５及び７０６、インバータ７
０９及び７１０、及び他のブロック）を構成するトラン
ジスタと同じものを使用しても、保持回路としての条件
を十分満たすことが出来る。よって、使用出来る最小の
ゲート幅のトランジスタで構成が出来て消費電力の低減
が可能で、ゲートアレイのような同一のゲート長しか使
えない状況下でも利用が可能となる。なお、昇圧回路７
１６及び降圧回路７２３には、図２〜４と同様の昇圧回
路及び降圧回路が適用出来る。

【００９５】次に本発明の第５の実施の形態について図
面を参照して説明する。図８に本発明の第５の実施の形
態に係るスタティックラッチ回路の構成を示す。図８に
示したスタティックラッチ回路は、ソースが高位側電源
端子８０４に接続され、ドレインが節点８０９に接続さ
れ、ゲートがデータ入力端子８０１に接続されたＰチャ
ネル型ＭＯＳトランジスタ８０８と、ソースが節点８０
９に接続され、ドレインが節点８１１に接続され、ゲー
トがクロック端子８０２に接続されたＰチャネル型ＭＯ
Ｓトランジスタ８１０と、ソースが低位側電源端子８０
６に接続され、ドレインが節点８１３に接続され、ゲー
トがデータ入力端子８０１に接続されたＮチャネル型Ｍ
ＯＳトランジスタ８１４と、ソースが節点８１３に接続
され、ドレインが節点８１１に接続され、ゲートが逆相
クロック端子８０３に接続されたＮチャネル型ＭＯＳト
ランジスタ８１２により構成されるインバータ８０７
と、ソースが高位側電源端子８０４に接続され、ドレイ
ンが節点８１７に接続され、ゲートが節点８１１に接続
されたＰチャネル型ＭＯＳトランジスタ８１７と、ソー
スが節点８１７に接続され、ドレインがデータ出力端子
８０５に接続され、ゲートが逆相クロック端子８０３に
接続されたＰチャネル型ＭＯＳトランジスタ８１８と、
ソースが低位側電源端子８０６に接続され、ドレインが
節点８２０に接続され、ゲートが節点８１１に接続され
たＮチャネル型ＭＯＳトランジスタ８２１と、ソースが
節点８２０に接続され、ドレインがデータ出力端子８０
５に接続され、ゲートがクロック端子８０２に接続され
たＮチャネル型ＭＯＳトランジスタ８１９により構成さ
れるインバータ８１５を有するラッチ回路に、入力端子
が節点８１１に接続され、出力端子が節点８２７に接続
されたインバータ８２２と、ソースが降圧回路８２４を
介して高位側電源端子８０４に接続され、ドレインが節
点８１１に接続され、ゲートが節点８２７に接続された
Ｐチャネル型ＭＯＳトランジスタ８２６と、ソースが昇
圧回路８３０を介して低位側電源端子８０６に接続さ
れ、ドレインが節点８１１に接続され、ゲートが節点８
２７に接続されたＮチャネル型ＭＯＳトランジスタ８２
８により構成されるインバータ８２３を付加して構成さ
れている。

【００９６】次に、図８に示したスタティックラッチ回
路の動作について述べる。逆相クロック端子８０３には
常にクロック端子８０２とは逆相の信号が加えられるの
で、以下、クロック端子８０２に加えられる信号につい
てのみ述べ、その信号をクロック信号と呼ぶ。クロック
信号がローレベルのとき、Ｐチャネル型ＭＯＳトランジ
スタ８１０及びＮチャネル型ＭＯＳトランジスタ８１２
がオンして、Ｐチャネル型ＭＯＳトランジスタ８１８及
びＮチャネル型ＭＯＳトランジスタ８１９がオフする。
データ入力端子８０１にハイレベルが印加されていれ
ば、Ｐチャネル型ＭＯＳトランジスタ８０８がオフし、
Ｎチャネル型ＭＯＳトランジスタ８１４がオンして、節
点８１１はローレベル放電され、データ入力端子８０１
にローレベルが印加されていれば、Ｐチャネル型ＭＯＳ
トランジスタ８０８がオンし、Ｎチャネル型ＭＯＳトラ
ンジスタ８１４がオフして、節点８１１はハイレベル放
電される。一方、データ出力端子８０５は、ダイナミッ
ク状態となり、クロック信号がハイレベルのときの状態
を保持する。

【００９７】クロック信号がハイレベルに変化すると、
Ｐチャネル型ＭＯＳトランジスタ８１０及びＮチャネル
型ＭＯＳトランジスタ８１２がオフして、Ｐチャネル型
ＭＯＳトランジスタ８１８及びＮチャネル型ＭＯＳトラ
ンジスタ８１９がオンする。節点８１１がハイレベルな
らば、Ｐチャネル型ＭＯＳトランジスタ８１６がオフ
し、Ｎチャネル型ＭＯＳトランジスタ８２１がオンし
て、データ出力端子８０５はローレベル放電され、節点
８１１がローレベルならば、Ｐチャネル型ＭＯＳトラン
ジスタ８１６がオンし、Ｎチャネル型ＭＯＳトランジス
タ８２１がオフして、データ出力端子８０５はハイレベ
ル放電される。

【００９８】節点８１１の値はインバータ８２２，８２
３で構成されるラッチによりスタティック保持され、ク
ロック信号が停止した場合でも失われることはなく、デ
ータ入力端子８０１に加えられる信号とは無関係にクロ
ック信号がローレベルのときに書き込まれた値を保持す
る。

【００９９】クロック信号がハイレベルからローレベル
に変化したとき、インバータ８０７による節点８１１へ
の書き込み動作とインバータ８２３の保持動作の衝突に
よる問題が生じないように、インバータ８２３の駆動能
力の低減を、降圧回路８２４及び昇圧回路８３０を用い
て動作時の実効電源電圧を減すことで実現している。

【０１００】インバータ８２３を構成するトランジスタ
のゲート幅およびゲート長は、回路の他の部分（インバ
ータ８０７，８１５，８２２、及び他のブロック）を構
成するトランジスタと同じものを使用しても、保持回路
としての条件を十分満たすことが出来る。よって、使用
出来る最小のゲート幅のトランジスタで構成が出来て消
費電力の低減が可能で、ゲートアレイのような同一のゲ
ート長しか使えない状況下でも利用が可能となる。

【０１０１】ここでは、節点８１１のスタティック保持
についてのみ述べたが、ダイナミック状態となるデータ
出力端子８０５に対しても、同様の保持回路、或いは、
本発明で記述される他の保持回路を適用し、スタティッ
ク保持状態にすることが出来る。

【０１０２】次に本発明の第６の実施の形態について図
面を参照して説明する。図９に本発明の第６の実施の形
態に係るスタティック論理回路の構成を示す。図９に示
したスタティック論理回路は、ソースが高位側電源端子
９０２に接続され、ドレインがデータ出力端子９０３に
接続され、ゲートがクロック端子９０１に接続されたＰ
チャネル型ＭＯＳトランジスタ９０５と、ソースが低位
側電源端子９０４に接続され、ドレインが節点９１３に
接続され、ゲートがクロック端子９０１に接続されたＮ
チャネル型ＭＯＳトランジスタ９１４を有し、ソースが
節点９１３に接続され、ドレインが節点９１０に接続さ
れ、ゲートが第１のデータ入力端子９１１に接続された
Ｎチャネル型ＭＯＳトランジスタ９１２と、ソースが節
点９１０に接続され、ドレインがデータ出力端子９０３
に接続され、ゲートが第２のデータ入力端子９０６に接
続されたＮチャネル型ＭＯＳトランジスタ９０７と、ソ
ースが節点９１０に接続され、ドレインがデータ出力端
子９０３に接続され、ゲートが第３のデータ入力端子９
０８に接続されたＮチャネル型ＭＯＳトランジスタ９０
９により構成される論理演算部９１５を有する論理回路
に、ソースが降圧回路９１６を介して高位側電源端子９
０２に接続され、ドレインがデータ出力端子９０３に接
続され、ゲートが低位側電源端子９０４に接続されたＰ
チャネル型ＭＯＳトランジスタ９１８を付加して構成さ
れている。

【０１０３】次に、図９に示したスタティック論理回路
の動作について説明する。以下、クロック端子９０１に
加えられる信号をクロック信号と呼ぶことにする。クロ
ック信号がローレベルの時、Ｐチャネル型ＭＯＳトラン
ジスタ９０５がオンし、Ｎチャネル型ＭＯＳトランジス
タ９１４がオフし、データ出力端子９０３はハイレベル
に充電される。

【０１０４】クロック信号がハイレベルに変化すると、
Ｐチャネル型ＭＯＳトランジスタ９０５がオフし、Ｎチ
ャネル型ＭＯＳトランジスタ９１４がオンする。この
時、Ｎチャネル型ＭＯＳトランジスタ９０７，９０９の
少なくとも一つがオンし、かつ、Ｎチャネル型ＭＯＳト
ランジスタ９１３がオンする場合、データ出力端子９０
３はローレベルに放電される。Ｐチャネル型ＭＯＳトラ
ンジスタ９１８のゲートは、低位側電源端子９０４に接
続されて常にオンしているので、この時、高位側電源端
子９０２→降圧回路９１６→Ｐチャネル型ＭＯＳトラン
ジスタ９１８→論理回路部９１５を構成するＮチャネル
型ＭＯＳトランジスタ群→Ｎチャネル型ＭＯＳトランジ
スタ９１４→低位側電源端子９０４というＤＣ電流経路
が出来上がる。ラッチ回路の場合と同様に、降圧回路９
１６を用いて、実効電源電圧を減らすことで、Ｐチャネ
ル型ＭＯＳトランジスタ９１８のオン抵抗を大きくすれ
ば、低位側電源電位より僅かに電位は上昇するが、デー
タ出力端子９０３はローレベルを出力する。

【０１０５】また、上記条件以外の場合、データ出力端
子９０３は、Ｐチャネル型ＭＯＳトランジスタ９１８が
常にオンしているので、クロック信号を停止してもダイ
ナミック状態とはならず、ハイレベルを保持出来る。図
９に示したスタティック論理回路は、ローレベル出力時
の僅かな待機電流の増加を許すことで、クロック停止時
のハイレベル保持動作を可能としている。

【０１０６】保持回路（降圧回路９１６及びＰチャネル
型ＭＯＳトランジスタ９１８）を構成するトランジスタ
のゲート幅およびゲート長は、回路の他の部分（Ｐチャ
ネル型ＭＯＳトランジスタ９０５、Ｎチャネル型ＭＯＳ
トランジスタ９１４、論理回路部９１５を構成するＮチ
ャネル型ＭＯＳトランジスタ群、及び他のブロック）を
構成するトランジスタと同じものを使用しても、保持回
路としての条件を十分満たすことが出来る。よって、使
用出来る最小のゲート幅のトランジスタで構成が出来て
消費電力の低減が可能で、ゲートアレイのような同一の
ゲート長しか使えない状況下でも利用が可能となる。

【０１０７】次に本発明の第６の実施の形態における第
１の実施例について図面を参照して説明する。図１０に
本発明の第６の実施の形態における第１の実施例に係る
スタティック論理回路の構成を示す。図１０に示したス
タティック論理回路は、ソースが高位側電源端子１００
２に接続され、ドレインがデータ出力端子１００３に接
続され、ゲートがクロック端子１００１に接続されたＰ
チャネル型ＭＯＳトランジスタ１００５と、ソースが低
位側電源端子１００４に接続され、ドレインが節点１０
１３に接続され、ゲートがクロック端子１００１に接続
されたＮチャネル型ＭＯＳトランジスタ１０１４を有
し、ソースが節点１０１３に接続され、ドレインが節点
１０１０に接続され、ゲートが第１のデータ入力端子１
０１１に接続されたＮチャネル型ＭＯＳトランジスタ１
０１２と、ソースが節点１０１０に接続され、ドレイン
がデータ出力端子１００３に接続され、ゲートが第２の
データ入力端子１００６に接続されたＮチャネル型ＭＯ
Ｓトランジスタ１００７と、ソースが節点１０１０に接
続され、ドレインがデータ出力端子１００３に接続さ
れ、ゲートが第３のデータ入力端子１００８に接続され
たＮチャネル型ＭＯＳトランジスタ１００９により構成
される論理演算部１０１５を有する論理回路に、ソース
が高位側電源端子１００２に接続され、ドレイン及びゲ
ートが節点１０１７に接続されたＰチャネル型ＭＯＳト
ランジスタ１０１６を付加し、ソースが節点１０１７に
接続され、ドレインがデータ出力端子１００３に接続さ
れ、ゲートが低位側電源端子１００４に接続されたＰチ
ャネル型ＭＯＳトランジスタ１０１８を付加して構成さ
れている。

【０１０８】次に、図１０に示したスタティック論理回
路の動作について説明する。以下、クロック端子１００
１に加えられる信号をクロック信号と呼ぶことにする。
クロック信号がローレベルの時、Ｐチャネル型ＭＯＳト
ランジスタ１００５がオンし、Ｎチャネル型ＭＯＳトラ
ンジスタ１０１４がオフし、データ出力端子１００３は
ハイレベルに充電される。

【０１０９】クロック信号がハイレベルに変化すると、
Ｐチャネル型ＭＯＳトランジスタ１００５がオフし、Ｎ
チャネル型ＭＯＳトランジスタ１０１４がオンする。こ
の時、Ｎチャネル型ＭＯＳトランジスタ１００７，１０
０９の少なくとも一つがオンし、かつ、Ｎチャネル型Ｍ
ＯＳトランジスタ１０１２がオンする場合、データ出力
端子１００３はローレベルに放電される。Ｐチャネル型
ＭＯＳトランジスタ１０１８のゲートは、低位側電源端
子１００４に接続されて常にオンしているので、この
時、高位側電源端子１００２→Ｐチャネル型ＭＯＳトラ
ンジスタ１０１６→Ｐチャネル型ＭＯＳトランジスタ１
０１８→論理回路部１０１５を構成するＮチャネル型Ｍ
ＯＳトランジスタ群→Ｎチャネル型ＭＯＳトランジスタ
１０１４→低位側電源端子１００４というＤＣ電流経路
が出来上がる。高位側電源端子１００２から節点１０１
７に向かってその間で順方向接続されたＰチャネル型Ｍ
ＯＳトランジスタ１０１６により構成されたダイオード
を降圧回路として用いて、実効電源電圧を減らすこと
で、Ｐチャネル型ＭＯＳトランジスタ１０１８のオン抵
抗を大きくすれば、低位側電源電位より僅かに電位は上
昇するが、データ出力端子１００３はローレベルを出力
する。

【０１１０】また、上記条件以外の場合、データ出力端
子１００３は、Ｐチャネル型ＭＯＳトランジスタ１０１
８が常にオンしているので、クロック信号を停止しても
ダイナミック状態とはならず、ハイレベルを保持出来
る。図１０に示したスタティック論理回路は、ローレベ
ル出力時の僅かな待機電流の増加を許すことで、クロッ
ク停止時のハイレベル保持動作を可能としている。

【０１１１】保持回路を構成するＰチャネル型ＭＯＳト
ランジスタ１０１６，１０１８のゲート幅およびゲート
長は、回路の他の部分（Ｐチャネル型ＭＯＳトランジス
タ１００５、Ｎチャネル型ＭＯＳトランジスタ１０１
４、論理回路部１０１５を構成するＮチャネル型ＭＯＳ
トランジスタ群、及び他のブロック）を構成するトラン
ジスタと同じものを使用しても、保持回路としての条件
を十分満たすことが出来る。よって、使用出来る最小の
ゲート幅のトランジスタで構成が出来て消費電力の低減
が可能で、ゲートアレイのような同一のゲート長しか使
えない状況下でも利用が可能となる。

【０１１２】次に本発明の第６の実施の形態における第
２の実施例について図面を参照して説明する。図１１に
本発明の第６の実施の形態における第２の実施例に係る
スタティック論理回路の構成を示す。図１１に示したス
タティック論理回路は、ソースが高位側電源端子１１０
２に接続され、ドレインがデータ出力端子１１０３に接
続され、ゲートがクロック端子１１０１に接続されたＰ
チャネル型ＭＯＳトランジスタ１１０５と、ソースが低
位側電源端子１１０４に接続され、ドレインが節点１１
１３に接続され、ゲートがクロック端子１１０１に接続
されたＮチャネル型ＭＯＳトランジスタ１１１４を有
し、ソースが節点１１１３に接続され、ドレインが節点
１１１０に接続され、ゲートが第１のデータ入力端子１
１１１に接続されたＮチャネル型ＭＯＳトランジスタ１
１１２と、ソースが節点１１１０に接続され、ドレイン
がデータ出力端子１１０３に接続され、ゲートが第２の
データ入力端子１１０６に接続されたＮチャネル型ＭＯ
Ｓトランジスタ１１０７と、ソースが節点１１１０に接
続され、ドレインがデータ出力端子１１０３に接続さ
れ、ゲートが第３のデータ入力端子１１０８に接続され
たＮチャネル型ＭＯＳトランジスタ１１０９により構成
される論理演算部１１１５を有する論理回路に、ドレイ
ン及びゲートが高位側電源端子１１０２に接続され、ソ
ースが節点１１１７に接続されたＮチャネル型ＭＯＳト
ランジスタ１１１６を付加し、ソースが節点１１１７に
接続され、ドレインがデータ出力端子１１０３に接続さ
れ、ゲートが低位側電源端子１１０４に接続されたＰチ
ャネル型ＭＯＳトランジスタ１１１８を付加して構成さ
れている。

【０１１３】次に、図１１に示したスタティック論理回
路の動作について説明する。以下、クロック端子１１０
１に加えられる信号をクロック信号と呼ぶことにする。
クロック信号がローレベルの時、Ｐチャネル型ＭＯＳト
ランジスタ１１０５がオンし、Ｎチャネル型ＭＯＳトラ
ンジスタ１１１４がオフし、データ出力端子１１０３は
ハイレベルに充電される。

【０１１４】クロック信号がハイレベルに変化すると、
Ｐチャネル型ＭＯＳトランジスタ１１０５がオフし、Ｎ
チャネル型ＭＯＳトランジスタ１１１４がオンする。こ
の時、Ｎチャネル型ＭＯＳトランジスタ１１０７，１１
０９の少なくとも一つがオンし、かつ、Ｎチャネル型Ｍ
ＯＳトランジスタ１１１２がオンする場合、データ出力
端子１１０３はローレベルに放電される。Ｐチャネル型
ＭＯＳトランジスタ１１１８のゲートは、低位側電源端
子１１０４に接続されて常にオンしているので、この
時、高位側電源端子１１０２→Ｎチャネル型ＭＯＳトラ
ンジスタ１１１６→Ｐチャネル型ＭＯＳトランジスタ１
１１８→論理回路部１１１５を構成するＮチャネル型Ｍ
ＯＳトランジスタ群→Ｎチャネル型ＭＯＳトランジスタ
１１１４→低位側電源端子１１０４というＤＣ電流経路
が出来上がる。高位側電源端子１１０２から節点１１１
７に向かってその間で順方向接続されたＮチャネル型Ｍ
ＯＳトランジスタ１１１６により構成されたダイオード
を降圧回路として用いて、実効電源電圧を減らすこと
で、Ｐチャネル型ＭＯＳトランジスタ１１１８のオン抵
抗を大きくすれば、低位側電源電位より僅かに電位は上
昇するが、データ出力端子１１０３はローレベルを出力
する。

【０１１５】また、上記条件以外の場合、データ出力端
子１１０３は、Ｐチャネル型ＭＯＳトランジスタ１１１
８が常にオンしているので、クロック信号を停止しても
ダイナミック状態とはならず、ハイレベルを保持出来
る。図１１に示したスタティック論理回路は、ローレベ
ル出力時の僅かな待機電流の増加を許すことで、クロッ
ク停止時のハイレベル保持動作を可能としている。

【０１１６】保持回路を構成するＮチャネル型ＭＯＳト
ランジスタ１１１６，及びＰチャネル型ＭＯＳトランジ
スタ１１１８のゲート幅およびゲート長は、回路の他の
部分（Ｐチャネル型ＭＯＳトランジスタ１１０５、Ｎチ
ャネル型ＭＯＳトランジスタ１１１４、論理回路部１１
１５を構成するＮチャネル型ＭＯＳトランジスタ群、及
び他のブロック）を構成するトランジスタと同じものを
使用しても、保持回路としての条件を十分満たすことが
出来る。よって、使用出来る最小のゲート幅のトランジ
スタで構成が出来て消費電力の低減が可能で、ゲートア
レイのような同一のゲート長しか使えない状況下でも利
用が可能となる。

【０１１７】次に本発明の第６の実施の形態における第
３の実施例について図面を参照して説明する。図１２に
本発明の第６の実施の形態における第３の実施例に係る
スタティック論理回路の構成を示す。図１２に示したス
タティック論理回路は、ソースが高位側電源端子１２０
２に接続され、ドレインがデータ出力端子１２０３に接
続され、ゲートがクロック端子１２０１に接続されたＰ
チャネル型ＭＯＳトランジスタ１２０５と、ソースが低
位側電源端子１２０４に接続され、ドレインが節点１２
１３に接続され、ゲートがクロック端子１２０１に接続
されたＮチャネル型ＭＯＳトランジスタ１２１４を有
し、ソースが節点１２１３に接続され、ドレインが節点
１２１０に接続され、ゲートが第１のデータ入力端子１
２１１に接続されたＮチャネル型ＭＯＳトランジスタ１
２１２と、ソースが節点１２１０に接続され、ドレイン
がデータ出力端子１２０３に接続され、ゲートが第２の
データ入力端子１２０６に接続されたＮチャネル型ＭＯ
Ｓトランジスタ１２０７と、ソースが節点１２１０に接
続され、ドレインがデータ出力端子１２０３に接続さ
れ、ゲートが第３のデータ入力端子１２０８に接続され
たＮチャネル型ＭＯＳトランジスタ１２０９により構成
される論理演算部１２１５を有する論理回路に、ソース
が高位側電源端子１２０２に接続され、ドレインが節点
１２１７に接続され、ゲートがデータ出力端子１２０３
に接続されたＰチャネル型ＭＯＳトランジスタ１２１６
を付加し、ソースが節点１２１７に接続され、ドレイン
がデータ出力端子１２０３に接続され、ゲートが低位側
電源端子１２０４に接続されたＰチャネル型ＭＯＳトラ
ンジスタ１２１８を付加して構成されている。

【０１１８】次に、図１２に示したスタティック論理回
路の動作について説明する。以下、クロック端子１２０
１に加えられる信号をクロック信号と呼ぶことにする。
クロック信号がローレベルの時、Ｐチャネル型ＭＯＳト
ランジスタ１２０５がオンし、Ｎチャネル型ＭＯＳトラ
ンジスタ１２１４がオフし、データ出力端子１２０３は
ハイレベルに充電される。

【０１１９】クロック信号がハイレベルに変化すると、
Ｐチャネル型ＭＯＳトランジスタ１２０５がオフし、Ｎ
チャネル型ＭＯＳトランジスタ１２１４がオンする。こ
の時、Ｎチャネル型ＭＯＳトランジスタ１２０７，１２
０９の少なくとも一つがオンし、かつ、Ｎチャネル型Ｍ
ＯＳトランジスタ１２１２がオンする場合、データ出力
端子１２０３はローレベルに放電される。Ｐチャネル型
ＭＯＳトランジスタ１２１８のゲートは、低位側電源端
子１２０４に接続されて常にオンしているので、この
時、高位側電源端子１２０２→Ｐチャネル型ＭＯＳトラ
ンジスタ１２１６→Ｐチャネル型ＭＯＳトランジスタ１
２１８→論理回路部１２１５を構成するＮチャネル型Ｍ
ＯＳトランジスタ群→Ｎチャネル型ＭＯＳトランジスタ
１２１４→低位側電源端子１２０４というＤＣ電流経路
が出来上がる。Ｐチャネル型ＭＯＳトランジスタ１２１
８は常にオンしているので、Ｐチャネル型ＭＯＳトラン
ジスタ１２１６のゲートは、自分自身のドレインと電気
的に接続されるので、高位側電源端子１２０２から節点
１２１７に向かってその間で順方向接続されたダイオー
ド型の降圧回路として働く。Ｐチャネル型ＭＯＳトラン
ジスタ１２１８の実効電源電圧は減るので、オン抵抗が
大きくなり、低位側電源電位より僅かに電位は上昇する
が、データ出力端子１２０３はローレベルを出力する。

【０１２０】また、上記条件以外の場合、データ出力端
子１２０３は、Ｐチャネル型ＭＯＳトランジスタ１２１
８が常にオンしているので、クロック信号を停止しても
ダイナミック状態とはならず、ハイレベルを保持出来
る。図１２に示したスタティック論理回路は、ローレベ
ル出力時の僅かな待機電流の増加を許すことで、クロッ
ク停止時のハイレベル保持動作を可能としている。

【０１２１】保持回路を構成するＰチャネル型ＭＯＳト
ランジスタ１２１６，１２１８のゲート幅およびゲート
長は、回路の他の部分（Ｐチャネル型ＭＯＳトランジス
タ１２０５、Ｎチャネル型ＭＯＳトランジスタ１２１
４、論理回路部１２１５を構成するＮチャネル型ＭＯＳ
トランジスタ群、及び他のブロック）を構成するトラン
ジスタと同じものを使用しても、保持回路としての条件
を十分満たすことが出来る。よって、使用出来る最小の
ゲート幅のトランジスタで構成が出来て消費電力の低減
が可能で、ゲートアレイのような同一のゲート長しか使
えない状況下でも利用が可能となる。

【０１２２】次に本発明の第７の実施の形態について図
面を参照して説明する。図１３に本発明の第７の実施の
形態に係るスタティック論理回路の構成を示す。図１３
に示したスタティック論理回路は、ソースが高位側電源
端子１３０２に接続され、ドレインが節点１３１９に接
続され、ゲートがクロック端子１３０１に接続されたＰ
チャネル型ＭＯＳトランジスタ１３０５と、ソースが低
位側電源端子１３０４に接続され、ドレインが節点１３
１３に接続され、ゲートがクロック端子１３０１に接続
されたＮチャネル型ＭＯＳトランジスタ１３１４と、入
力端子が節点１３１９に接続され、出力端子がデータ出
力端子１３０３に接続されたインバータ１３２０を有
し、ソースが節点１３１３に接続され、ドレインが節点
１３１０に接続され、ゲートが第１のデータ入力端子１
３１１に接続されたＮチャネル型ＭＯＳトランジスタ１
３１２と、ソースが節点１３１０に接続され、ドレイン
が節点１３１９に接続され、ゲートが第２のデータ入力
端子１３０６に接続されたＮチャネル型ＭＯＳトランジ
スタ１３０７と、ソースが節点１３１０に接続され、ド
レインが節点１３１９に接続され、ゲートが第３のデー
タ入力端子１３０８に接続されたＮチャネル型ＭＯＳト
ランジスタ１３０９により構成される論理演算部１３１
５を有する論理回路に、ソースが降圧回路１３１６を介
して高位側電源端子１３０２に接続され、ドレインが節
点１３１９に接続され、ゲートがデータ出力端子１３０
３に接続されたＰチャネル型ＭＯＳトランジスタ１３１
８を付加して構成されている。

【０１２３】次に、図１３に示したスタティック論理回
路の動作を説明する。以下、クロック端子１３０１に加
えられる信号をクロック信号と呼ぶことにする。

【０１２４】クロック信号がローレベルの時、Ｐチャネ
ル型ＭＯＳトランジスタ１３０５がオンし、Ｎチャネル
型ＭＯＳトランジスタ１３１４がオフし、節点１３１９
がハイレベルに充電され、データ出力端子１３０３には
インバータ１３２０を介してローレベルが出力される。
この時、Ｐチャネル型ＭＯＳトランジスタ１３１８はオ
ンする。

【０１２５】クロック信号がハイレベルに変化すると、
Ｐチャネル型ＭＯＳトランジスタ１３０５がオフし、Ｎ
チャネル型ＭＯＳトランジスタ１３１４がオンするが、
この時、Ｎチャネル型ＭＯＳトランジスタ１３０７，１
３０９の少なくとも一つがオンし、かつ、Ｎチャネル型
ＭＯＳトランジスタ１３１２がオンする場合、節点１３
１９はローレベルに放電され、データ出力端子１３０３
にはハイレベルが出力され、Ｐチャネル型ＭＯＳトラン
ジスタ１３１８はオフする。それ以外の場合は、節点１
３１９はハイレベルを保持し、データ出力端子１３０３
にはローレベルが出力され、Ｐチャネル型ＭＯＳトラン
ジスタ１３１８がオンして、節点１３１９がダイナミッ
ク節点とはならず、ハイレベルのスタティック保持が可
能となる。

【０１２６】この回路では、クロック信号がローレベル
からハイレベルに変化したとき、節点１３１９の電荷が
放電される際、論理回路部１３１５を構成するＮチャネ
ル型ＭＯＳトランジスタ群及びＮチャネル型ＭＯＳトラ
ンジスタ１３１４を介する放電動作と、Ｐチャネル型Ｍ
ＯＳトランジスタ１３１８による保持動作の衝突によ
り、放電が行えない、放電時間の遅れ、消費電力の増加
等の問題が生じる場合がある。しかし、Ｐチャネル型Ｍ
ＯＳトランジスタ１３１８の駆動能力の低減を、降圧回
路１３１６を用いて動作時の実効電源電圧を減すことで
上記した問題を解消している。

【０１２７】降圧回路１３１６を構成するトランジス
タ、及びＰチャネル型ＭＯＳトランジスタ１３１８のゲ
ート幅およびゲート長は、回路の他の部分（Ｐチャネル
型ＭＯＳトランジスタ１３０５、Ｎチャネル型ＭＯＳト
ランジスタ１３１４、論理回路部１３１５を構成するＮ
チャネル型ＭＯＳトランジスタ群、インバータ１３２
０，及び他のブロック）を構成するトランジスタと同じ
ものを使用しても、保持回路としての条件を十分満たす
ことが出来る。よって、使用出来る最小のゲート幅のト
ランジスタで構成が出来て消費電力の低減が可能で、ゲ
ートアレイのような同一のゲート長しか使えない状況下
でも利用が可能となる。

【０１２８】次に本発明の第７の実施の形態における第
１の実施例について図面を参照して説明する。図１４に
本発明の第７の実施の形態における第１の実施例に係る
スタティック論理回路の構成を示す。図１４に示したス
タティック論理回路は、ソースが高位側電源端子１４０
２に接続され、ドレインが節点１４１９に接続され、ゲ
ートがクロック端子１４０１に接続されたＰチャネル型
ＭＯＳトランジスタ１４０５と、ソースが低位側電源端
子１４０４に接続され、ドレインが節点１４１３に接続
され、ゲートがクロック端子１４０１に接続されたＮチ
ャネル型ＭＯＳトランジスタ１４１４と、入力端子が節
点１４１９に接続され、出力端子がデータ出力端子１４
０３に接続されたインバータ１４２０を有し、ソースが
節点１４１３に接続され、ドレインが節点１４１０に接
続され、ゲートが第１のデータ入力端子１４１１に接続
されたＮチャネル型ＭＯＳトランジスタ１４１２と、ソ
ースが節点１４１０に接続され、ドレインが節点１４１
９に接続され、ゲートが第２のデータ入力端子１４０６
に接続されたＮチャネル型ＭＯＳトランジスタ１４０７
と、ソースが節点１４１０に接続され、ドレインが節点
１４１９に接続され、ゲートが第３のデータ入力端子１
４０８に接続されたＮチャネル型ＭＯＳトランジスタ１
４０９により構成される論理演算部１４１５を有する論
理回路に、ソースが高位側電源端子１４０２に接続さ
れ、ドレイン及びゲートが節点１４１７に接続されたＰ
チャネル型ＭＯＳトランジスタ１４１６を付加し、ソー
スが節点１４１７に接続され、ドレインが節点１４１９
に接続され、ゲートがデータ出力端子１４０３に接続さ
れたＰチャネル型ＭＯＳトランジスタ１４１８を付加し
て構成されている。

【０１２９】次に、図１４に示したスタティック論理回
路の動作を説明する。以下、クロック端子１４０１に加
えられる信号をクロック信号と呼ぶことにする。クロッ
ク信号がローレベルの時、Ｐチャネル型ＭＯＳトランジ
スタ１４０５がオンし、Ｎチャネル型ＭＯＳトランジス
タ１４１４がオフし、節点１４１９がハイレベルに充電
され、データ出力端子１４０３にはインバータ１４２０
を介してローレベルが出力される。この時、Ｐチャネル
型ＭＯＳトランジスタ１４１８はオンする。

【０１３０】クロック信号がハイレベルに変化すると、
Ｐチャネル型ＭＯＳトランジスタ１４０５がオフし、Ｎ
チャネル型ＭＯＳトランジスタ１４１４がオンするが、
この時、Ｎチャネル型ＭＯＳトランジスタ１４０７，１
４０９の少なくとも一つがオンし、かつ、Ｎチャネル型
ＭＯＳトランジスタ１４１２がオンする場合、節点１４
１９はローレベルに放電され、データ出力端子１４０３
にはハイレベルが出力され、Ｐチャネル型ＭＯＳトラン
ジスタ１４１８はオフする。それ以外の場合は、節点１
４１９はハイレベルを保持し、データ出力端子１４０３
にはローレベルが出力され、Ｐチャネル型ＭＯＳトラン
ジスタ１４１８がオンして、節点１４１９がダイナミッ
ク節点とはならず、ハイレベルのスタティック保持が可
能となる。

【０１３１】この回路では、クロック信号がローレベル
からハイレベルに変化したとき、節点１４１９の電荷が
放電される際、論理回路部１４１５を構成するＮチャネ
ル型ＭＯＳトランジスタ群及びＮチャネル型ＭＯＳトラ
ンジスタ１４１４を介する放電動作と、Ｐチャネル型Ｍ
ＯＳトランジスタ１４１８による保持動作の衝突によ
り、放電が行えない、放電時間の遅れ、消費電力の増加
等の問題が生じる場合がある。しかし、Ｐチャネル型Ｍ
ＯＳトランジスタ１４１８の駆動能力の低減を、高位側
電源端子１４０２から節点１４１７に向かってその間で
順方向接続されたＰチャネル型ＭＯＳトランジスタ１４
１６により構成されたダイオードを降圧回路として用い
て、動作時の実効電源電圧を減して上記した問題を解消
している。

【０１３２】Ｐチャネル型ＭＯＳトランジスタ１４１
６，１４１８のゲート幅およびゲート長は、回路の他の
部分（Ｐチャネル型ＭＯＳトランジスタ１４０５、Ｎチ
ャネル型ＭＯＳトランジスタ１４１４、論理回路部１４
１５を構成するＮチャネル型ＭＯＳトランジスタ群、イ
ンバータ１４２０，及び他のブロック）を構成するトラ
ンジスタと同じものを使用しても、保持回路としての条
件を十分満たすことが出来る。よって、使用出来る最小
のゲート幅のトランジスタで構成が出来て消費電力の低
減が可能で、ゲートアレイのような同一のゲート長しか
使えない状況下でも利用が可能となる。

【０１３３】次に本発明の第７の実施の形態における第
２の実施例について図面を参照して説明する。図１５に
本発明の第７の実施の形態における第２の実施例のスタ
ティック論理回路の構成を示す。図１５に示したスタテ
ィック論理回路は、ソースが高位側電源端子１５０２に
接続され、ドレインが節点１５１９に接続され、ゲート
がクロック端子１５０１に接続されたＰチャネル型ＭＯ
Ｓトランジスタ１５０５と、ソースが低位側電源端子１
５０４に接続され、ドレインが節点１５１３に接続さ
れ、ゲートがクロック端子１５０１に接続されたＮチャ
ネル型ＭＯＳトランジスタ１５１４と、入力端子が節点
１５１９に接続され、出力端子がデータ出力端子１５０
３に接続されたインバータ１５２０を有し、ソースが節
点１５１３に接続され、ドレインが節点１５１０に接続
され、ゲートが第１のデータ入力端子１５１１に接続さ
れたＮチャネル型ＭＯＳトランジスタ１５１２と、ソー
スが節点１５１０に接続され、ドレインが節点１５１９
に接続され、ゲートが第２のデータ入力端子１５０６に
接続されたＮチャネル型ＭＯＳトランジスタ１５０７
と、ソースが節点１５１０に接続され、ドレインが節点
１５１９に接続され、ゲートが第３のデータ入力端子１
５０８に接続されたＮチャネル型ＭＯＳトランジスタ１
５０９により構成される論理演算部１５１５を有する論
理回路に、ドレイン及びゲートが高位側電源端子１５０
２に接続され、ソースが節点１５１７に接続されたＮチ
ャネル型ＭＯＳトランジスタ１５１６を付加し、ソース
が節点１５１７に接続され、ドレインが節点１５１９に
接続され、ゲートがデータ出力端子１５０３に接続され
たＰチャネル型ＭＯＳトランジスタ１５１８を付加して
構成されている。

【０１３４】次に、図１５に示したスタティック論理回
路の動作を説明する。以下、クロック端子１５０１に加
えられる信号をクロック信号と呼ぶことにする。クロッ
ク信号がローレベルの時、Ｐチャネル型ＭＯＳトランジ
スタ１５０５がオンし、Ｎチャネル型ＭＯＳトランジス
タ１５１４がオフし、節点１５１９がハイレベルに充電
され、データ出力端子１５０３にはインバータ１５２０
を介してローレベルが出力される。この時、Ｐチャネル
型ＭＯＳトランジスタ１５１８はオンする。

【０１３５】クロック信号がハイレベルに変化すると、
Ｐチャネル型ＭＯＳトランジスタ１５０５がオフし、Ｎ
チャネル型ＭＯＳトランジスタ１５１４がオンするが、
この時、Ｎチャネル型ＭＯＳトランジスタ１５０７，１
５０９の少なくとも一つがオンし、かつ、Ｎチャネル型
ＭＯＳトランジスタ１５１２がオンする場合、節点１５
１９はローレベルに放電され、データ出力端子１５０３
にはハイレベルが出力され、Ｐチャネル型ＭＯＳトラン
ジスタ１５１８はオフする。それ以外の場合は、節点１
５１９はハイレベルを保持し、データ出力端子１５０３
にはローレベルが出力され、Ｐチャネル型ＭＯＳトラン
ジスタ１５１８がオンして、節点１５１９がダイナミッ
ク節点とはならず、ハイレベルのスタティック保持が可
能となる。

【０１３６】この回路では、クロック信号がローレベル
からハイレベルに変化したとき、節点１５１９の電荷が
放電される際、論理回路部１５１５を構成するＮチャネ
ル型ＭＯＳトランジスタ群及びＮチャネル型ＭＯＳトラ
ンジスタ１５１４を介する放電動作と、Ｐチャネル型Ｍ
ＯＳトランジスタ１５１８による保持動作の衝突によ
り、放電が行えない、放電時間の遅れ、消費電力の増加
等の問題が生じる場合がある。しかし、Ｐチャネル型Ｍ
ＯＳトランジスタ１５１８の駆動能力の低減を、高位側
電源端子１５０２から節点１５１７に向かってその間で
順方向接続されたＮチャネル型ＭＯＳトランジスタ１５
１６により構成されたダイオードを降圧回路として用い
て、動作時の実効電源電圧を減して上記問題を解消して
いる。

【０１３７】Ｎチャネル型ＭＯＳトランジスタ１５１
６，及びＰチャネル型ＭＯＳトランジスタ１５１８のゲ
ート幅およびゲート長は、回路の他の部分（Ｐチャネル
型ＭＯＳトランジスタ１５０５、Ｎチャネル型ＭＯＳト
ランジスタ１５１４、論理回路部１５１５を構成するＮ
チャネル型ＭＯＳトランジスタ群、インバータ１５２
０，及び他のブロック）を構成するトランジスタと同じ
ものを使用しても、保持回路としての条件を十分満たす
ことが出来る。よって、使用出来る最小のゲート幅のト
ランジスタで構成が出来て消費電力の低減が可能で、ゲ
ートアレイのような同一のゲート長しか使えない状況下
でも利用が可能となる。

【０１３８】次に本発明の第７の実施の形態における第
３の実施例について図面を参照して説明する。図１６に
本発明の第７の実施の形態における第３の実施例のスタ
ティック論理回路の構成を示す。図１６に示したスタテ
ィック論理回路は、ソースが高位側電源端子１６０２に
接続され、ドレインが節点１６１９に接続され、ゲート
がクロック端子１６０１に接続されたＰチャネル型ＭＯ
Ｓトランジスタ１６０５と、ソースが低位側電源端子１
６０４に接続され、ドレインが節点１６１３に接続さ
れ、ゲートがクロック端子１６０１に接続されたＮチャ
ネル型ＭＯＳトランジスタ１６１４と、入力端子が節点
１６１９に接続され、出力端子がデータ出力端子１６０
３に接続されたインバータ１６２０を有し、ソースが節
点１６１３に接続され、ドレインが節点１６１０に接続
され、ゲートが第１のデータ入力端子１６１１に接続さ
れたＮチャネル型ＭＯＳトランジスタ１６１２と、ソー
スが節点１６１０に接続され、ドレインが節点１６１９
に接続され、ゲートが第２のデータ入力端子１６０６に
接続されたＮチャネル型ＭＯＳトランジスタ１６０７
と、ソースが節点１６１０に接続され、ドレインが節点
１６１９に接続され、ゲートが第３のデータ入力端子１
６０８に接続されたＮチャネル型ＭＯＳトランジスタ１
６０９により構成される論理演算部１６１５を有する論
理回路に、ソースが高位側電源端子１６０２に接続さ
れ、ドレインが節点１６１７に接続され、ゲートが節点
１６１９に接続されたＰチャネル型ＭＯＳトランジスタ
１６１６を付加し、ソースが節点１６１７に接続され、
ドレインが節点１６１９に接続され、ゲートがデータ出
力端子１６０３に接続されたＰチャネル型ＭＯＳトラン
ジスタ１６１８を付加して構成されている。

【０１３９】次に、図１６に示したスタティック論理回
路の動作を説明する。以下、クロック端子１６０１に加
えられる信号をクロック信号と呼ぶことにする。

【０１４０】クロック信号がローレベルの時、Ｐチャネ
ル型ＭＯＳトランジスタ１６０５がオンし、Ｎチャネル
型ＭＯＳトランジスタ１６１４がオフし、節点１６１９
がハイレベルに充電され、データ出力端子１６０３には
インバータ１６２０を介してローレベルが出力される。
この時、Ｐチャネル型ＭＯＳトランジスタ１６１８はオ
ンする。

【０１４１】クロック信号がハイレベルに変化すると、
Ｐチャネル型ＭＯＳトランジスタ１６０５がオフし、Ｎ
チャネル型ＭＯＳトランジスタ１６１４がオンするが、
この時、Ｎチャネル型ＭＯＳトランジスタ１６０７，１
６０９の少なくとも一つがオンし、かつ、Ｎチャネル型
ＭＯＳトランジスタ１６１２がオンする場合、節点１６
１９はローレベルに放電され、データ出力端子１６０３
にはハイレベルが出力される。それ以外の場合は、節点
１６１９はハイレベルを保持し、データ出力端子１６０
３にはローレベルが出力され、Ｐチャネル型ＭＯＳトラ
ンジスタ１６１８がオンして、節点１６１９がダイナミ
ック節点とはならず、ハイレベルのスタティック保持が
可能となる。

【０１４２】この回路では、クロック信号がローレベル
からハイレベルに変化したとき、節点１６１９の電荷が
放電される際、論理回路部１６１５を構成するＮチャネ
ル型ＭＯＳトランジスタ群及びＮチャネル型ＭＯＳトラ
ンジスタ１６１４を介する放電動作と、Ｐチャネル型Ｍ
ＯＳトランジスタ１６１８による保持動作の衝突によ
り、放電が行えない、放電時間の遅れ、消費電力の増加
等の問題が生じる場合がある。しかし、Ｐチャネル型Ｍ
ＯＳトランジスタ１６１８の駆動能力の低減を、節点１
６１９の保持動作な必要なときは、オンしてそのゲート
とドレインが電気的に接続され、高位側電源端子１６０
２から節点１６１７に向かってその間で順方向接続され
たダイオード型の降圧回路として働くＰチャネル型ＭＯ
Ｓトランジスタ１６１６により、動作時の実効電源電圧
を減して上記した問題を解消している。

【０１４３】Ｐチャネル型ＭＯＳトランジスタ１６１
６，１６１８のゲート幅およびゲート長は、回路の他の
部分（Ｐチャネル型ＭＯＳトランジスタ１６０５、Ｎチ
ャネル型ＭＯＳトランジスタ１６１４、論理回路部１６
１５を構成するＮチャネル型ＭＯＳトランジスタ群、イ
ンバータ１６２０，及び他のブロック）を構成するトラ
ンジスタと同じものを使用しても、保持回路としての条
件を十分満たすことが出来る。よって、使用出来る最小
のゲート幅のトランジスタで構成が出来て消費電力の低
減が可能で、ゲートアレイのような同一のゲート長しか
使えない状況下でも利用が可能となる。

【０１４４】次に本発明の第８の実施の形態について図
面を参照して説明する。図１７に本発明の第８の実施の
形態のスタティック論理回路の構成を示す。図１７に示
したスタティック論理回路は、ソースが高位側電源端子
１７０２に接続され、ドレインが節点１７１９に接続さ
れ、ゲートがクロック端子１７０１に接続されたＰチャ
ネル型ＭＯＳトランジスタ１７０５と、ソースが低位側
電源端子１７０４に接続され、ドレインが節点１７１３
に接続され、ゲートがクロック端子１７０１に接続され
たＮチャネル型ＭＯＳトランジスタ１７１４と、入力端
子が節点１７１９に接続され、出力端子がデータ出力端
子１７０３に接続されたインバータ１７２０を有し、ソ
ースが節点１７１３に接続され、ドレインが節点１７１
０に接続され、ゲートが第１のデータ入力端子１７１１
に接続されたＮチャネル型ＭＯＳトランジスタ１７１２
と、ソースが節点１７１０に接続され、ドレインが節点
１７１９に接続され、ゲートが第２のデータ入力端子１
７０６に接続されたＮチャネル型ＭＯＳトランジスタ１
７０７と、ソースが節点１７１０に接続され、ドレイン
が節点１７１９に接続され、ゲートが第３のデータ入力
端子１７０８に接続されたＮチャネル型ＭＯＳトランジ
スタ１７０９により構成される論理演算部１７１５を有
する論理回路に、ソースが降圧回路１７１６を介して高
位側電源端子１７０２に接続され、ドレインが節点１７
１９に接続され、ゲートがデータ出力端子１７０３に接
続されたＰチャネル型ＭＯＳトランジスタ１７１８を付
加し、ソースが高位側電源端子１７０２に接続され、ド
レインが節点１７１７に接続され、ゲートが待機制御端
子１７２１に接続されたＰチャネル型ＭＯＳトランジス
タ１７２２を付加して構成されている。

【０１４５】次に、図１７に示したスタティック論理回
路の動作について述べる。以下、クロック端子１７０１
に加えられる信号をクロック信号と、待機制御端子１７
２１に加えられる信号を待機制御信号と呼ぶ。待機制御
信号がハイレベルの場合、Ｐチャネル型ＭＯＳトランジ
スタ１７２２はオフするので、このトランジスタを無視
して動作を考えることが可能で、図１７の論理回路は図
１３の論理回路と同じ論理動作をする。

【０１４６】クロック信号が停止した場合、図１３〜１
６の論理回路では、節点１７１９に対応する節点は、数
百ｍＶ程度、高位側電源より落ちたハイレベルのＤＣレ
ベルに落ち着くため、それを受けるインバータ１７２０
に対応するインバータで僅かな待機電力が消費された
が、クロック信号が停止した場合、待機制御信号をロー
レベルにすることにより、Ｐチャネル型ＭＯＳトランジ
スタ１７２１がオンすることにより、節点１７１９は高
位側電源レベルに落ち着き、インバータ１７２０での待
機電力を上昇させることなく、以下のように図１３〜１
６の論理回路の効果を享受することが出来る。

【０１４７】保持回路（降圧回路１７１６及びＰチャネ
ル型ＭＯＳトランジスタ１７１８）を構成するトランジ
スタのゲート幅およびゲート長は、回路の他の部分（Ｐ
チャネル型ＭＯＳトランジスタ１７０５、Ｎチャネル型
ＭＯＳトランジスタ１７１４、論理回路部１７１５を構
成するＮチャネル型ＭＯＳトランジスタ群、インバータ
１７２０，及び他のブロック）を構成するトランジスタ
と同じものを使用しても、保持回路としての条件を十分
満たすことが出来る。よって、使用出来る最小のゲート
幅のトランジスタで構成が出来て消費電力の低減が可能
で、ゲートアレイのような同一のゲート長しか使えない
状況下でも利用が可能となる。なお、降圧回路１７１６
には、図１４〜１６と同様の降圧回路が適用出来る。

【０１４８】次に本発明の第９の実施の形態について図
面を参照して説明する。図１８に本発明の第９の実施の
形態のスタティック論理回路の構成を示す。図１８に示
したスタティック論理回路は、ソースが高位側電源端子
１８０２に接続され、ドレインが節点１８１９に接続さ
れ、ゲートがクロック端子１８０１に接続されたＰチャ
ネル型ＭＯＳトランジスタ１８０５と、ソースが低位側
電源端子１８０４に接続され、ドレインが節点１８１３
に接続され、ゲートがクロック端子１８０１に接続され
たＮチャネル型ＭＯＳトランジスタ１８１４と、入力端
子が節点１８１９に接続され、出力端子がデータ出力端
子１８０３に接続されたインバータ１８２２を有し、ソ
ースが節点１８１３に接続され、ドレインが節点１８１
０に接続され、ゲートが第１のデータ入力端子１８１１
に接続されたＮチャネル型ＭＯＳトランジスタ１８１２
と、ソースが節点１８１０に接続され、ドレインが節点
１８１９に接続され、ゲートが第２のデータ入力端子１
８０６に接続されたＮチャネル型ＭＯＳトランジスタ１
８０７と、ソースが節点１８１０に接続され、ドレイン
が節点１８１９に接続され、ゲートが第３のデータ入力
端子１８０８に接続されたＮチャネル型ＭＯＳトランジ
スタ１８０９により構成される論理演算部１８１５を有
する論理回路に、入力端子が節点１８１９に接続され、
出力端子が節点１８２０に接続されたインバータ１８２
１を付加し、ソースが降圧回路１８１６を介して高位側
電源端子１８０２に接続され、ドレインが節点１８１９
に接続され、ゲートが節点１８２０に接続されたＰチャ
ネル型ＭＯＳトランジスタ１８１８を付加して構成され
ている。

【０１４９】次に、図１８に示したスタティック論理回
路の動作について述べる。以下、クロック端子１８０１
に加えられる信号をクロック信号と呼ぶ。

【０１５０】クロック信号がローレベルの時、Ｐチャネ
ル型ＭＯＳトランジスタ１８０５がオンし、Ｎチャネル
型ＭＯＳトランジスタ１８１４がオフし、節点１８１９
がハイレベルに充電され、データ出力端子１８０３には
インバータ１８２２を介してローレベルが出力され、イ
ンバータ１８２１を介して節点１８１９に接続された節
点１８２０にもローレベルが出力され、Ｐチャネル型Ｍ
ＯＳトランジスタ１８１８はオンする。

【０１５１】クロック信号がハイレベルに変化すると、
Ｐチャネル型ＭＯＳトランジスタ１８０５がオフし、Ｎ
チャネル型ＭＯＳトランジスタ１８１４がオンするが、
この時、Ｎチャネル型ＭＯＳトランジスタ１８０７，１
８０９の少なくとも一つがオンし、かつ、Ｎチャネル型
ＭＯＳトランジスタ１８１２がオンする場合、節点１８
１９はローレベルに放電され、データ出力端子１８０３
にはハイレベルが出力され、節点１８２０にはローレベ
ルが出力されるので、Ｐチャネル型ＭＯＳトランジスタ
１８１８はオフする。それ以外の場合は、節点１８１９
はハイレベルを保持し、データ出力端子１８０３にはロ
ーレベルが出力され、節点１８２０はローレベルになる
ので、Ｐチャネル型ＭＯＳトランジスタ１８１８がオン
して、節点１８１９がダイナミック節点とはならず、ハ
イレベルのスタティック保持が可能となる。

【０１５２】この回路では、クロック信号がローレベル
からハイレベルに変化したとき、節点１８１９の電荷が
放電される際、論理回路部１８１５を構成するＮチャネ
ル型ＭＯＳトランジスタ群及びＮチャネル型ＭＯＳトラ
ンジスタ１８１４を介する放電動作と、Ｐチャネル型Ｍ
ＯＳトランジスタ１８１８による保持動作の衝突によ
り、放電が行えない、放電時間の遅れ、消費電力の増加
等の問題が生じる場合がある。しかし、Ｐチャネル型Ｍ
ＯＳトランジスタ１８１８の駆動能力の低減を、降圧回
路１８１６を用いて動作時の実効電源電圧を減すことで
上記した問題を解消している。

【０１５３】降圧回路１８１６を構成するトランジス
タ、及びＰチャネル型ＭＯＳトランジスタ１８１８のゲ
ート幅およびゲート長は、回路の他の部分（Ｐチャネル
型ＭＯＳトランジスタ１８０５、Ｎチャネル型ＭＯＳト
ランジスタ１８１４、論理回路部１８１５を構成するＮ
チャネル型ＭＯＳトランジスタ群、インバータ１８２
１，１８２２，及び他のブロック）を構成するトランジ
スタと同じものを使用しても、保持回路としての条件を
十分満たすことが出来る。よって、使用出来る最小のゲ
ート幅のトランジスタで構成が出来て消費電力の低減が
可能で、ゲートアレイのような同一のゲート長しか使え
ない状況下でも利用が可能となる。

【０１５４】この論理回路の動作は、基本的に図１３に
示した論理回路の動作と同じであるが、図１３に示した
論理回路において、出力端子１３０３に接続された負荷
が大きい場合、その充放電に時間が掛かり、出力信号の
フィードバックの掛かった保持回路と目的とする回路動
作の衝突が起こり、動作速度の低下、消費電力の増加を
招くといった問題があるが、この論理回路においては、
出力端子１８０３の負荷を駆動するインバータ１８２２
と保持回路を駆動するインバータ１８２１を分けること
により、出力負荷が大きい場合のデータ出力端子１８０
３での信号変化の動作の遅れが、目的とする回路動作に
影響を与えないようにし、動作速度の低下、消費電力の
増加を防ぐ効果も有する。なお、降圧回路１８１６に
は、図１４〜１６と同様の降圧回路が適用出来る。

【０１５５】次に本発明の第１０の実施の形態について
図面を参照して説明する。図１９に本発明の第１０の実
施の形態のスタティック論理回路の構成を示す。図１９
に示したスタティック論理回路は、ソースが高位側電源
端子１９０２に接続され、ドレインが節点１９１６に接
続され、ゲートがクロック端子１９０１に接続されたＰ
チャネル型ＭＯＳトランジスタ１９０５と、ソースが低
位側電源端子１９０４に接続され、ドレインが節点１９
１３に接続され、ゲートがクロック端子１９０１に接続
されたＮチャネル型ＭＯＳトランジスタ１９１４と、ソ
ースが節点１９１３に接続され、ドレインが節点１９１
０に接続され、ゲートが第１のデータ入力端子１９１１
に接続されたＮチャネル型ＭＯＳトランジスタ１９１２
と、ソースが節点１９１０に接続され、ドレインが節点
１９１６に接続され、ゲートが第２のデータ入力端子１
９０６に接続されたＮチャネル型ＭＯＳトランジスタ１
９０７と、ソースが節点１９１０に接続され、ドレイン
が節点１９１６に接続され、ゲートが第３のデータ入力
端子１９０８に接続されたＮチャネル型ＭＯＳトランジ
スタ１９０９と、ソースが高位側電源端子１９０２に接
続され、ドレインがデータ出力端子１９０３に接続さ
れ、ゲートが節点１９１６に接続されたＰチャネル型Ｍ
ＯＳトランジスタ１９１７と、ソースが低位側電源端子
１９０４に接続され、ドレインが節点１９１９に接続さ
れ、ゲートが節点１９１６に接続されたＮチャネル型Ｍ
ＯＳトランジスタ１９２０と、ソースが節点１９１９に
接続され、ドレインがデータ出力端子１９０３に接続さ
れ、ゲートがクロック端子１９０１に接続されたＮチャ
ネル型ＭＯＳトランジスタ１９１８を有する論理回路
に、ソースが降圧回路１９２１を介して高位側電源端子
１９０２に接続され、ドレインが節点１９１６に接続さ
れ、ゲートがデータ出力端子１９０３に接続されたＰチ
ャネル型ＭＯＳトランジスタ１９２３を付加して構成さ
れている。

【０１５６】次に、図１９に示したスタティック論理回
路の動作について述べる。以下、クロック端子１９０１
に加えられる信号をクロック信号と呼ぶ。

【０１５７】クロック信号がローレベルのとき、Ｐチャ
ネル型ＭＯＳトランジスタ１９０５はオンし、Ｎチャネ
ル型ＭＯＳトランジスタ１９１４，１９１８はオフす
る。節点１９１６はハイレベルに充電され、Ｐチャネル
型ＭＯＳトランジスタ１９１７はオフし、Ｎチャネル型
ＭＯトランジスタ１９２０はオンする。データ出力端子
１９０３はダイナミック保持状態となる。

【０１５８】クロック信号がローレベルからハイレベル
に変化しすると、Ｐチャネル型ＭＯＳトランジスタ１９
０５はオフし、Ｎチャネル型ＭＯＳトランジスタ１９１
４，１９１８はオンする。この時、Ｎチャネル型ＭＯＳ
トランジスタ１９０７，１９０９の少なくとも一つがオ
ンし、かつ、Ｎチャネル型ＭＯＳトランジスタ１９１２
がオンしていると、節点１９１６はローレベルに放電さ
れ、その他の場合はハイレベルを保持する。

【０１５９】節点１９１６がローレベルに放電される
と、Ｐチャネル型ＭＯＳトランジスタ１９１７はオン
し、Ｎチャネル型ＭＯＳトランジスタ１９２０はオフす
るので、データ出力端子はハイレベルを出力する。節点
１９１６がハイレベル保持状態のままだと、Ｐチャネル
型ＭＯＳトランジスタ１９１７はオフし、Ｎチャネル型
ＭＯＳトランジスタ１９２０はオンし、データ出力端子
１９０３はローレベルを出力するので、それを受けるＰ
チャネル型ＭＯＳトランジスタ１９２３がオンするの
で、節点１９１６はダイナミック節点とはならず、ハイ
レベル状態のスタティック保持が可能である。

【０１６０】この回路では、クロック信号がローレベル
からハイレベルに変化したとき、節点１９１６の電荷が
放電される際、論理回路部１９１５を構成するＮチャネ
ル型ＭＯＳトランジスタ群及びＮチャネル型ＭＯＳトラ
ンジスタ１９１４を介する放電動作と、Ｐチャネル型Ｍ
ＯＳトランジスタ１９２３による保持動作の衝突によ
り、放電が行えない、放電時間の遅れ、消費電力の増加
等の問題が生じる場合がある。しかし、Ｐチャネル型Ｍ
ＯＳトランジスタ１９２３の駆動能力の低減を図り、降
圧回路１９２１により動作時の実効電源電圧を減すこと
で上記問題を解消している。

【０１６１】降圧回路１９２１及びＰチャネル型ＭＯＳ
トランジスタ１９２３のゲート幅およびゲート長は、回
路の他の部分（Ｐチャネル型ＭＯＳトランジスタ１９０
５，１９１７、Ｎチャネル型ＭＯＳトランジスタ１９１
４，１９１８，１９２０、論理回路部１９１５を構成す
るＮチャネル型ＭＯＳトランジスタ群、及び他のブロッ
ク）を構成するトランジスタと同じものを使用しても、
保持回路としての条件を十分満たすことが出来る。よっ
て、使用出来る最小のゲート幅のトランジスタで構成が
出来て消費電力の低減が可能で、ゲートアレイのような
同一のゲート長しか使えない状況下でも利用が可能とな
る。なお、降圧回路１９２１には、図１４〜１６と同様
の降圧回路が適用出来る。

【０１６２】図９〜１９に示した回路において、Ｐチャ
ネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトラン
ジスタとを、高位側電源端子と低位側電源端子とを各々
入れ換え、降圧回路を昇圧回路に置き換えた回路におい
ても同様の効果がある。

【０１６３】

【発明の効果】以上説明したように、本発明のスタティ
ックラッチ回路及びスタティック論理回路では、クロッ
ク信号が変化したときに書き込み動作と保持動作の衝突
による問題が生じるが、ラッチ回路及び論理回路中のス
タティック保持機能に関わる部分の駆動能力の低減を図
り、降圧回路及び昇圧回路を用いて動作時の実効電源電
圧を減らすことで上記した問題を解消できる。

【０１６４】スタティック保持機能に関わる部分を構成
するトランジスタのゲート幅およびゲート長は、回路の
それ以外の部分を構成するトランジスタと同じものを使
用しても、保持回路としての条件を十分満たすことが出
来る。

【０１６５】よって、使用出来る最小のゲート幅のトラ
ンジスタで構成が出来て消費電力の低減が可能で、ゲー
トアレイのような同一のゲート長しか使えない状況下で
も利用が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るスタティック
ラッチ回路図である。

【図２】本発明の第１の実施の形態に係る第１の実施例
に係るスタティックラッチ回路図である。

【図３】本発明の第１の実施の形態における第２の実施
例に係るスタティックラッチ回路図である。

【図４】本発明の第１の実施の形態における第３の実施
例に係るスタティックラッチ回路図である。

【図５】本発明の第２の実施の形態に係るスタティック
ラッチ回路図である。

【図６】本発明の第３の実施の形態に係るスタティック
ラッチ回路図である。

【図７】本発明の第４の実施の形態に係るスタティック
ラッチ回路図である。

【図８】本発明の第５の実施の形態に係るスタティック
ラッチ回路図である。

【図９】本発明の第６の実施の形態に係るスタティック
論理回路図である。

【図１０】本発明の第６の実施の形態における第１の実
施例に係るスタティック論理回路図である。

【図１１】本発明の第６の実施の形態における第２の実
施例に係るスタティック論理回路図である。

【図１２】本発明の第６の実施の形態における第３の実
施例に係るスタティック論理回路図である。

【図１３】本発明の第７の実施の形態に係るスタティッ
ク論理回路図である。

【図１４】本発明の第７の実施の形態における第１の実
施例に係るスタティック論理回路図である。

【図１５】本発明の第７の実施の形態における第２の実
施例に係るスタティック論理回路図である。

【図１６】本発明の第７の実施の形態における第３の実
施例に係るスタティック論理回路図である。

【図１７】本発明の第８の実施の形態に係るスタティッ
ク論理回路図である。

【図１８】本発明の第９の実施の形態に係るスタティッ
ク論理回路図である。

【図１９】本発明の第１０の実施の形態に係るスタティ
ック論理回路図である。

【図２０】トランスファゲートの回路図である。

【図２１】インバータの回路図である。

【図２２】従来のダイナミックラッチ回路図である。

【図２３】従来のスタティックラッチ回路の一実施例に
係る回路図である。

【図２４】従来のスタティックラッチ回路の他の実施例
に係る回路図である。

【図２５】従来のダイナミック論理回路図である。

【図２６】ダイナミック回路に保持回路を付加した従来
のスタティック論理回路の一実施例に係る回路図であ
る。

【図２７】ダイナミック回路に保持回路を付加した従来
のスタティック論理回路の他の実施例に係る回路図であ
る。

【符号の説明】

データ入力端子１０１，２０１，３０１，４０１，
５０１，６０１，７０１，８０１，９０６，９０８，９
１１，１００６，１００８，１０１１，１１０６，１１
０８，１１１１，１２０６，１２０８，１２１１，１３
０６，１３０８，１３１１，１４０６，１４０８，１４
１１，１５０６，１５０８，１５１１，１６０６，１６
０８，１６１１，１７０６，１７０８，１７１１，１８
０６，１８０８，１８１１，１９０６，１９０８，１９
１１，２２０１，２３０１，２４０１，２５０６，２５
０８，２５１１，２６０６，２６０８，２６１１，２７
０６，２７０８，２７１１逆相データ入力端子６０２，７０２クロック端子１０２，２０２，３０２，４０２，５
０２，６０３，７０３，８０２，９０１，１００１，１
１０１，１２０１，１３０１，１４０１，１５０１，１
６０１，１７０１，１８０１，１９０１，２２０２，２
３０２，２４０２，２５０１，２６０１，２７０１逆相クロック端子１０３，２０３，３０３，４０
３，５０３，６０４，７０４，８０３，２２０３，２３
０３，２４０３入力端子２００１，２１０１制御端子２００２逆相制御端子２００３待機制御端子５１７，１７２１逆相待機制御端子５１９出力端子２００４，２１０２データ出力端子１０７，２０７，３０７，４０７，
５０７，６１１，７１１，８０５，９０３，１００３，
１１０３，１２０３，１３０３，１４０３，１５０３，
１６０３，１７０３，１８０３，１９０３，２２０７，
２３０７，２４０７，２５０３，２６０３，２７０３逆相データ出力端子６１２，７１２高位側電源端子１０９，２０９，３０９，４０９，
５０９，６１４，６２３，７１４，８０４，９０２，１
００２，１１０２，１２０２，１３０２，１４０２，１
５０２，１６０２，１７０２，１８０２，１９０２，２
１０３，２４０９，２５０２，２６０２，２７０２低位側電源端子１１０，２１０，３１０，４１０，
５１０，６１５，６２４，７１５，８０６，９０４，１
００４，１１０４，１２０４，１３０４，１４０４，１
５０４，１６０４，１７０４，１８０４，１９０４，２
１０４，２４１０，２５０４，２６０４，２７０４Ｐチャネル型ＭＯＳトランジスタ１１３，２１１，
２１３，３１３，３１６，４１１，４１３，５１３，５
１８，６１８，６２７，７１８，７１９，８０８，８１
０，８１６，８１８，８２６，９０５，９１８，１００
５，１０１６，１０１８，１１０５，１１１８，１２０
５，１２１６，１２１８，１３０５，１３１８，１４０
５，１４１６，１４１８，１５０５，１５１８，１６０
５，１６１６，１６１８，１７０５，１７１８，１７２
２，１８０５，１８１８，１９０５，１９１７，１９２
３，２００５，２１０５，２４１１，２４１３，２５０
５，２６０５，２６１６，２７０５，２７１６Ｎチャネル型ＭＯＳトランジスタ１１４，２１４，
２１６，３１１，３１４，４１４，４１６，５１４，５
２０，６１９，６２８，７２０，７２１，８１２，８１
４，８１９，８２１，８２８，９０７，９０９，９１
２，９１４，１００７，１００９，１０１２，１０１
４，１１０７，１１０９，１１１２，１１１４，１１１
６，１２０７，１２０９，１２１２，１２１４，１３０
７，１３０９，１３１２，１３１４，１４０７，１４０
９，１４１２，１４１４，１５０７，１５０９，１５１
２，１５１４，１５１６，１６０７，１６０９，１６１
２，１６１４，１７０７，１７０９，１７１２，１７１
４，１８０７，１８０９，１８１２，１８１４，１９０
７，１９０９，１９１２，１９１４，１９１８，１９２
０，２００６，２１０６，２４１４，２４１６，２５０
７，２５０９，２５１２，２５１４，２６０７，２６０
９，２６１２，２６１４，２７０７，２７０９，２７１
２，２７１４インバータ１０６，１０８，２０６，２０８，３０
６，３０８，４０６，４０８，５０６，５０８，６０
９，６１０，６１３，６２２，７０９，７１０，８０
７，８１５，８２２，８２３，１３２０，１４２０，１
５２０，１６２０，１７２０，１８２１，１８２２，２
２０６，２３０６，２３０８，２４０６，２４０８，２
７１８トランスファゲート１０４，２０４，３０４，４０
４，５０４，６０５，６０６，７０５，７０６，２２０
４，２３０４，２４０４保持回路７１３論理演算部９１５，１０１５，１１１５，１２１
５，１３１５，１４１５，１５１５，１６１５，１７１
５，１８１５，１９１５，２５１５，２６１５，２７１
５降圧回路１１１，５１１，６１６，６２５，７１
６，８２４，９１６，１３１６，１７１６，１８１６，
１９２１昇圧回路１１６，５１６，６２１，６３０，７２
３，８３０節点１０５，１１２，１１５，２０５，２１２，２
１５，３０５，３１２，３１５，４０５，４１２，４１
５，５０５，５１２，５１５，６０７，６０８，６１
７，６２０，６２６，６２９，７０７，７０８，７１
７，７２２，８０９，８１１，８１３，８１７，８２
０，８２５，８２７，８２９，９１０，９１３，９１
７，１０１０，１０１３，１０１７，１１１０，１１１
３，１１１７，１２１０，１２１３，１２１７，１３１
０，１３１３，１３１７，１３１９，１４１０，１４１
３，１４１７，１４１９，１５１０，１５１３，１５１
７，１５１９，１６１０，１６１３，１６１７，１６１
９，１７１０，１７１３，１７１７，１７１９，１８１
０，１８１３，１８１７，１８１９，１８２０，１９１
０，１９１３，１９１６，１９１９，１９２２，２２０
５，２３０５，２４０５，２４１２，２４１５，２５１
０，２５１３，２６１０，２６１３，２７１０，２７１
３，２７１７

Claims

【特許請求の範囲】

【請求項１】制御端子と、データ入力端子と、データ
出力端子と、第１の電源端子と、第２の電源端子を有
し、制御端子で開閉が制御され、前記データ入力端子と
第１の節点の間に設けられたスイッチ手段を有し、ソー
スが前記第１の電源端子に接続され、ドレインが前記デ
ータ出力端子に接続され、ゲートが前記第１の節点に接
続された第１の第１導電型ＭＯＳトランジスタと、ソー
スが前記第２の電源端子に接続され、ドレインが前記デ
ータ出力端子に接続され、ゲートが前記第１の節点に接
続された第１の第２導電型ＭＯＳトランジスタにより構
成される第１のインバータを有するラッチ回路に、ソー
スが接続された第２の節点が第１電圧変換回路を介し
て、前記第１の電源端子に接続され、ドレインが前記第
１の節点に接続され、ゲートが前記データ出力端子に接
続された第２の第１導電型ＭＯＳトランジスタと、ソー
スが接続された第３の節点が第２電圧変換回路を介し
て、前記第２の電源端子に接続され、ドレインが前記第
１の節点に接続され、ゲートが前記データ出力端子に接
続された第２の第２導電型ＭＯＳトランジスタにより構
成される第２のインバータを付加して構成されたことを
特徴とするスタティックラッチ回路。
【請求項２】請求項１記載のスタティックラッチ回路
において、前記第１電圧変換回路が、ソースが前記第１
の電源端子に接続され、ドレイン及びゲートが前記第２
の節点に接続された第３の第１導電型ＭＯＳトランジス
タで構成され、前記第２電圧変換回路がソースが前記第
２の電源端子に接続され、ドレイン及びゲートが前記第
３の節点に接続された第３の第２導電型ＭＯＳトランジ
スタで構成されたことを特徴とするスタティックラッチ
回路。
【請求項３】請求項１記載のスタティックラッチ回路
において、前記第１電圧変換回路が、ドレイン及びゲー
トが前記第１の電源端子に接続され、ソースが前記第２
の節点に接続された第３の第２導電型ＭＯＳトランジス
タで構成され、前記第２電圧変換回路がドレイン及びゲ
ートが前記第２の電源端子に接続され、ソースが前記第
３の節点に接続された第３の第１導電型ＭＯＳトランジ
スタで構成されたことを特徴とするスタティックラッチ
回路。
【請求項４】請求項１記載のスタティックラッチ回路
において、前記第１電圧変換回路が、ソースが前記第１
の電源端子に接続され、ドレインが前記第２の節点に接
続され、ゲートが前記第１の節点に接続された第３の第
１導電型ＭＯＳトランジスタで構成され、前記第２電圧
変換回路がソースが前記第２の電源端子に接続され、ド
レイン前記第３の節点に接続され、ゲートが前記第１の
節点に接続された第３の第２導電型ＭＯＳトランジスタ
で構成されたことを特徴とするスタティックラッチ回
路。
【請求項５】請求項１記載のスタティックラッチ回路
に、第２の制御端子と、前記第２の制御端子に入力され
る制御信号とは逆相の信号が入力される第３の制御端子
を付加し、ソースが前記第１の電源端子に接続され、ド
レインが前記第２の節点に接続され、ゲートが前記第２
の制御端子に接続された第３の第１導電型ＭＯＳトラン
ジスタを付加し、ソースが前記第２の電源端子に接続さ
れ、ドレインが前記第３の節点に接続され、ゲートが前
記第３の制御端子に接続された第３の第２導電型ＭＯＳ
トランジスタを付加して構成されたことを特徴とするス
タティックラッチ回路。
【請求項６】制御端子と、第１のデータ入力端子と、
第２のデータ入力端子と、第１のデータ出力端子と、第
２のデータ出力端子と、第１の電源端子と、第２の電源
端子を有し、制御端子で開閉が制御され、前記第１のデ
ータ入力端子と第１の節点の間に設けられた第１のスイ
ッチ手段と、前記第２のデータ入力端子と第２の節点の
間に設けられた第２のスイッチ手段を有し、ソースが前
記第１の電源端子に接続され、ドレインが前記第１のデ
ータ出力端子に接続され、ゲートが前記第１の節点に接
続された第１の第１導電型ＭＯＳトランジスタと、ソー
スが前記第２の電源端子に接続され、ドレインが前記第
１のデータ出力端子に接続され、ゲートが前記第１の節
点に接続された第１の第２導電型ＭＯＳトランジスタに
より構成される第１のインバータを有し、ソースが前記
第１の電源端子に接続され、ドレインが前記第２のデー
タ出力端子に接続され、ゲートが前記第２の節点に接続
された第２の第１導電型ＭＯＳトランジスタと、ソース
が前記第２の電源端子に接続され、ドレインが前記第２
のデータ出力端子に接続され、ゲートが前記第２の節点
に接続された第２の第２導電型ＭＯＳトランジスタによ
り構成される第２のインバータを有するラッチ回路に、
ソースが接続された第３の節点が第１の第１電圧変換回
路を介して、前記第１の電源端子に接続され、ドレイン
が前記第２の節点に接続され、ゲートが前記第１の節点
に接続された第３の第１導電型ＭＯＳトランジスタと、
ソースが接続された第４の節点が第１の第２電圧変換回
路を介して、前記第２の電源端子に接続され、ドレイン
が前記第２の節点に接続され、ゲートが前記第１の節点
に接続された第３の第２導電型ＭＯＳトランジスタによ
り構成される第３のインバータを付加し、ソースが接続
された第５の節点が第２の第１電圧変換回路を介して、
前記第１の電源端子に接続され、ドレインが前記第１の
節点に接続され、ゲートが前記第２の節点に接続された
第４の第１導電型ＭＯＳトランジスタと、ソースが接続
された第６の節点が第２の第２電圧変換回路を介して、
前記第２の電源端子に接続され、ドレインが前記第１の
節点に接続され、ゲートが前記第２の節点に接続された
第４の第２導電型ＭＯＳトランジスタにより構成される
第４のインバータを付加して構成されたことを特徴とす
るスタティックラッチ回路。
【請求項７】制御端子と、第１のデータ入力端子と、
第２のデータ入力端子と、第１のデータ出力端子と、第
２のデータ出力端子と、第１の電源端子と、第２の電源
端子を有し、制御端子で開閉が制御され、前記第１のデ
ータ入力端子と第１の節点の間に設けられた第１のスイ
ッチ手段と、前記第２のデータ入力端子と第２の節点の
間に設けられた第２のスイッチ手段を有し、ソースが前
記第１の電源端子に接続され、ドレインが前記第１のデ
ータ出力端子に接続され、ゲートが前記第１の節点に接
続された第１の第１導電型ＭＯＳトランジスタと、ソー
スが前記第２の電源端子に接続され、ドレインが前記第
１のデータ出力端子に接続され、ゲートが前記第１の節
点に接続された第１の第２導電型ＭＯＳトランジスタに
より構成される第１のインバータを有し、ソースが前記
第１の電源端子に接続され、ドレインが前記第２のデー
タ出力端子に接続され、ゲートが前記第２の節点に接続
された第２の第１導電型ＭＯＳトランジスタと、ソース
が前記第２の電源端子に接続され、ドレインが前記第２
のデータ出力端子に接続され、ゲートが前記第２の節点
に接続された第２の第２導電型ＭＯＳトランジスタによ
り構成される第２のインバータを有するラッチ回路に、
ソースが接続された第３の節点が第１電圧変換回路を介
して、前記第１の電源端子に接続され、ドレインが前記
第２の節点に接続され、ゲートが前記第１の節点に接続
された第３の第１導電型ＭＯＳトランジスタと、ソース
が接続された第４の節点が第２電圧変換回路を介して、
前記第２の電源端子に接続され、ドレインが前記第２の
節点に接続され、ゲートが前記第１の節点に接続された
第３の第２導電型ＭＯＳトランジスタと、ソースが前記
第３の節点に接続され、ドレインが前記第１の節点に接
続され、ゲートが前記第２の節点に接続された第４の第
１導電型ＭＯＳトランジスタと、ソースが前記第４の節
点に接続され、ドレインが前記第１の節点に接続され、
ゲートが前記第２の節点に接続された第４の第２導電型
ＭＯＳトランジスタを付加して構成されたことを特徴と
するスタティックラッチ回路。
【請求項８】データ入力端子と、データ出力端子と、
第１の電源端子と、第２の電源端子と、第１の制御端子
と、前記第１の制御端子に入力される制御信号とは逆相
の制御信号が入力される第２の制御端子を有し、ソース
が前記第１の電源端子に接続され、ドレインが第１の節
点に接続され、ゲートが前記データ入力端子に接続され
た第１の第１導電型ＭＯＳトランジスタと、ソースが第
１の節点に接続され、ドレインが第２の節点に接続さ
れ、ゲートが前記第１の制御端子に接続された第２の第
１導電型ＭＯＳトランジスタと、ソースが前記第２の電
源端子に接続され、ドレインが第３の節点に接続され、
ゲートが前記データ入力端子に接続された第１の第２導
電型ＭＯＳトランジスタと、ソースが第３の節点に接続
され、ドレインが第２の節点に接続され、ゲートが第２
の制御端子に接続された第２の第２導電型ＭＯＳトラン
ジスタにより構成される第１のインバータと、ソースが
前記第１の電源端子に接続され、ドレインが第４の節点
に接続され、ゲートが前記第２の節点に接続された第３
の第１導電型ＭＯＳトランジスタと、ソースが前記第４
の節点に接続され、ドレインが前記データ出力端子に接
続され、ゲートが前記第２の制御端子に接続された第４
の第１導電型ＭＯＳトランジスタと、ソースが前記第２
の電源端子に接続され、ドレインが第５の節点に接続さ
れ、ゲートが前記第２の節点に接続された第３の第２導
電型ＭＯＳトランジスタと、ソースが前記第５の節点に
接続され、ドレインが前記データ出力端子に接続され、
ゲートが前記第１の制御端子に接続された第４の第２導
電型ＭＯＳトランジスタにより構成される第２のインバ
ータを有するラッチ回路に、ソースが第１の電源端子に
接続され、ドレインが第６の節点に接続され、ゲートが
第２の節点に接続された第５の第１導電型ＭＯＳトラン
ジスタと、ソースが第２の電源端子に接続され、ドレイ
ンが第６の節点に接続され、ゲートが第２の節点に接続
された第５の第２導電型ＭＯＳトランジスタにより構成
される第３のインバータと、ソースが第１電圧変換回路
を介して前記第１の電源端子に接続され、ドレインが前
記第２の節点に接続され、ゲートが前記第６の節点に接
続された第６の第１導電型ＭＯＳトランジスタと、ソー
スが第２電圧変換回路を介して前記第２の電源端子に接
続され、ドレインが前記第２の節点に接続され、ゲート
が前記第６の節点に接続された第６の第２導電型ＭＯＳ
トランジスタにより構成される第４のインバータを付加
して構成されたことを特徴とするスタティックラッチ回
路。
【請求項９】制御端子と、データ入力端子群と、デー
タ出力端子と、第１の電源端子と、第２の電源端子を有
し、ソースが前記第１の電源端子に接続され、ドレイン
が前記データ出力端子に接続され、ゲートが前記制御端
子に接続された第１の第１導電型ＭＯＳトランジスタ
と、ソースが前記第２の電源端子に接続され、ドレイン
が第１の節点に接続され、ゲートが前記制御端子に接続
された第１の第２導電型ＭＯＳトランジスタと、データ
入力端子群が各々のゲートに接続された複数の第２導電
型ＭＯＳトランジスタを直並列に組み合わせて構成さ
れ、前記データ出力端子と前記第１の節点との間に配置
された論理演算網を有する論理回路に、ソースが接続さ
れた第２の節点が電圧変換回路を介して前記第１の電源
端子に接続され、ドレインが前記データ出力端子に接続
され、ゲートが前記第２の電源端子に接続された第２の
第１導電型ＭＯＳトランジスタを付加して構成されたこ
とを特徴とするスタティック論理回路。
【請求項１０】請求項９記載のスタティック論理回路
において、前記電圧変換回路が、ソースが前記第１の電
源端子に接続され、ドレイン及びゲートが前記第２の節
点に接続された第３の第１導電型ＭＯＳトランジスタで
構成されたことを特徴とするスタティック論理回路。
【請求項１１】請求項９記載のスタティック論理回路
において、前記電圧変換回路が、ドレイン及びゲートが
前記第１の電源端子に接続され、ソースが前記第２の節
点に接続された第２の第２導電型ＭＯＳトランジスタで
構成されたことを特徴とするスタティック論理回路。
【請求項１２】請求項９記載のスタティック論理回路
において、前記電圧変換回路が、ソースが前記第１の電
源端子に接続され、ドレインが前記第２の節点に接続さ
れ、ゲートが前記データ出力端子に接続された第３の第
１導電型ＭＯＳトランジスタで構成されたことを特徴と
するスタティック論理回路。
【請求項１３】制御端子と、データ入力端子群と、デ
ータ出力端子と、第１の電源端子と、第２の電源端子を
有し、ソースが前記第１の電源端子に接続され、ドレイ
ンが前記第１の節点に接続され、ゲートが前記制御端子
に接続された第１の第１導電型ＭＯＳトランジスタと、
ソースが前記第２の電源端子に接続され、ドレインが第
２の節点に接続され、ゲートが前記制御端子に接続され
た第１の第２導電型ＭＯＳトランジスタと、データ入力
端子群が各々のゲートに接続された複数の第２導電型Ｍ
ＯＳトランジスタを直並列に組み合わせて構成され、前
記第１の節点と前記第２の節点との間に配置された論理
演算網を有する論理回路に、ソースが前記第１の電源端
子に接続され、ドレインが前記データ出力端子に接続さ
れ、ゲートが前記第１の節点に接続された第２の第１導
電型ＭＯＳトランジスタと、ソースが前記第２の電源端
子に接続され、ドレインが前記データ出力端子に接続さ
れ、ゲートが前記第１の節点に接続された第２の第２導
電型ＭＯＳトランジスタにより構成されるインバータを
付加し、ソースが接続された第３の節点が電圧変換回路
を介して前記第１の電源端子に接続され、ドレインが前
記第１の節点に接続され、ゲートが前記データ出力端子
に接続された第３の第１導電型ＭＯＳトランジスタを付
加して構成されたことを特徴とするスタティック論理回
路。
【請求項１４】請求項１３記載のスタティック論理回
路において、前記電圧変換回路が、ソースが前記第１の
電源端子に接続され、ドレイン及びゲートが前記第３の
節点に接続された第４の第１導電型ＭＯＳトランジスタ
で構成されたことを特徴とするスタティック論理回路。
【請求項１５】請求項１３記載のスタティック論理回
路において、前記電圧変換回路が、ドレイン及びゲート
が前記第１の電源端子に接続され、ソースが前記第３の
節点に接続された第３の第２導電型ＭＯＳトランジスタ
で構成されたことを特徴とするスタティック論理回路。
【請求項１６】請求項１３記載のスタティック論理回
路において、前記電圧変換回路が、ソースが前記第１の
電源端子に接続され、ドレインが前記第３の節点に接続
され、ゲートが前記第１の節点に接続された第４の第１
導電型ＭＯＳトランジスタで構成されたことを特徴とす
るスタティック論理回路。
【請求項１７】請求項１３記載のスタティック論理回
路に、第２の制御端子を付加し、ソースが前記第１の電
源端子に接続され、ドレインが前記第３の節点に接続さ
れ、ゲートが前記第２の制御端子に接続された第４の第
１導電型ＭＯＳトランジスタを付加して構成されたこと
を特徴とするスタティック論理回路。
【請求項１８】制御端子と、データ入力端子群と、デ
ータ出力端子と、第１の電源端子と、第２の電源端子を
有し、ソースが前記第１の電源端子に接続され、ドレイ
ンが前記第１の節点に接続され、ゲートが前記制御端子
に接続された第１の第１導電型ＭＯＳトランジスタと、
ソースが前記第２の電源端子に接続され、ドレインが第
２の節点に接続され、ゲートが前記制御端子に接続され
た第１の第２導電型ＭＯＳトランジスタと、データ入力
端子群が各々のゲートに接続された複数の第２導電型Ｍ
ＯＳトランジスタを直並列に組み合わせて構成され、前
記第１の節点と前記第２の節点との間に配置された論理
演算網を有する論理回路に、ソースが前記第１の電源端
子に接続され、ドレインが前記データ出力端子に接続さ
れ、ゲートが前記第１の節点に接続された第２の第１導
電型ＭＯＳトランジスタと、ソースが前記第２の電源端
子に接続され、ドレインが前記データ出力端子に接続さ
れ、ゲートが前記第１の節点に接続された第２の第２導
電型ＭＯＳトランジスタにより構成される第１のインバ
ータを付加し、ソースが前記第１の電源端子に接続さ
れ、ドレインが第３の節点に接続され、ゲートが前記第
１の節点に接続された第３の第１導電型ＭＯＳトランジ
スタと、ソースが前記第２の電源端子に接続され、ドレ
インが前記第３の節点に接続され、ゲートが前記第１の
節点に接続された第３の第２導電型ＭＯＳトランジスタ
により構成される第２のインバータを付加し、ソースが
接続された第４の節点が電圧変換回路を介して前記第１
の電源端子に接続され、ドレインが前記第１の節点に接
続され、ゲートが前記第３の節点に接続された第４の第
１導電型ＭＯＳトランジスタを付加して構成されたこと
を特徴とするスタティック論理回路。
【請求項１９】制御端子と、データ入力端子群と、デ
ータ出力端子と、第１の電源端子と、第２の電源端子を
有し、ソースが前記第１の電源端子に接続され、ドレイ
ンが前記第１の節点に接続され、ゲートが前記制御端子
に接続された第１の第１導電型ＭＯＳトランジスタと、
ソースが前記第２の電源端子に接続され、ドレインが第
２の節点に接続され、ゲートが前記制御端子に接続され
た第１の第２導電型ＭＯＳトランジスタと、データ入力
端子群が各々のゲートに接続された複数の第２導電型Ｍ
ＯＳトランジスタを直並列に組み合わせて構成され、前
記第１の節点と前記第２の節点との間に配置された論理
演算網と、ソースが前記第１の電源端子に接続され、ド
レインが前記データ出力端子に接続され、ゲートが前記
第１の節点に接続された第２の第１導電型ＭＯＳトラン
ジスタと、ソースが前記第２の電源端子に接続され、ド
レインが第３の節点に接続され、ゲートが前記第１の節
点に接続された第２の第２導電型ＭＯＳトランジスタ
と、ソースが前記第３の節点に接続され、ドレインが前
記データ出力端子に接続され、ゲートが前記制御端子に
接続された第３の第２導電型ＭＯＳトランジスタを有す
る論理回路に、ソースが接続された第４の節点が電圧変
換回路を介して前記第１の電源端子に接続され、ドレイ
ンが前記第１の節点に接続され、ゲートが前記データ出
力端子に接続された第３の第１導電型ＭＯＳトランジス
タを付加して構成されたことを特徴とするスタティック
論理回路。