JP2021533704A - 低消費電力フリップフロップ回路 - Google Patents

Abstract

本明細書では、フリップフロップ回路の各態様について記載されている。例として、これらの態様は、第１のパスゲート、第１のラッチ、第２のパスゲート、及び第２のラッチを含んでもよい。第１のラッチは、第１のインバータと第１の論理ゲートとを含んでもよい。第１の論理ゲートは、さらに、第２のインバータと、少なくとも１つの電圧低減コンポーネントとを含んでもよい。電圧低減コンポーネントは、Ｎチャネルトランジスタ又はＰチャネルトランジスタであってもよい。同様に、第２のラッチは、３のインバータと第２の論理ゲートとを含んでもよい。第２の論理ゲートは、第４のインバータと、さらに、少なくとも１つの電圧低減コンポーネントとをさらに含んでもよい。【選択図】図１

Description

フリップフロップ（ｆｌｉｐ−ｆｌｏｐ）とは、「ハイ」値（ハイパワー又はロジック値が１の場合）又は「ロー」値（ローパワー又はロジック値が０の場合）のいずれかを格納する順序回路（ｓｅｑｕｅｎｃｅ ｃｉｒｃｕｉｔ）を指す場合がある。フリップフロップは、１つまたは複数の入力信号の値に依存する次の値を格納することができる。従来、フリップフロップには、データ、クロック、セット及び／又はリセット入力信号が含まれている。

データ（通常はＤと表記）入力信号は、通常、所定のクロックエッジを受信すると、クロックによりフリップフロップに記録され、反対側のクロックエッジでフリップフロップ出力箇所に現れる。セット（通常はＳと表記）とリセット（通常はＲと表記）入力信号は、通常、クロックにより記録されないものであり、これは、セット又はリセット信号がアクティブになる（例えば、ハイになる）と、クロックエッジの到来を待たずに格納されている値が即座に変化することを意味する。アクティブなセット信号は、以前に格納されていた値にもかかわらず、格納されている値（通常はＱと表記）を強制的にハイにする。アクティブなリセット信号は、以前に格納されていた値にもかかわらず、格納されている値Ｑを強制的にローにする。セット／リセットフリップフロップ（即ち、セットとリセット入力信号の両方を持つフリップフロップ）では、通常、セットとリセット信号が制限されているため、任意の所定時間で、最大でもどちらか一方がアクティブになることが可能である。フリップフロップはモデムデジタル設計の基本的な構成要素であるため、消費電力と面積を最小限に抑える必要がある。従来のフリップフロップ設計と比較して、消費電力と面積を削減する新しいフリップフロップの設計が提案されている。

以下は、１つ以上の態様の簡略的な概要を示し、これによりこれらの態様に対する基本的な理解を提供する。この概要は、考えられる全ての概念的な面を包括的に概観したものではなく、全ての態様の肝心な要素および重要な要素を指摘することを意図したものでもなく、また、それらのいずれか又は全ての態様の範囲を描くことを意図したものでもない。その唯一の目的は、１つ以上の態様の概念の一部を簡略化した形で示すことであり、以下に示すより詳細な説明につながる。

本開示は、フリップフロップ回路の例を示している。
例示的なフリップフロップ回路は、
フリップフロップデータ入力端子及びフリップフロップ出力端子と、
第１のクロック信号を提供する第１のクロック端子、及び第１のクロック信号の反転信号（ｉｎｖｅｒｓｉｏｎ ｓｉｇｎａｌ）である第２のクロック信号を提供する第２のクロック端子と、
フリップフロップデータ入力端子と第１のノードとの間に結合された第１のパスゲートであって、それぞれ第１のクロック端子と第２のクロック端子に接続された第１のＰチャネルゲート端子と第１のＮチャネルゲート端子とを含む第１のパスゲートと、
第１のノードと第２のノードとの間に結合された第１のラッチであって、第１のノードに結合された第１の入力端子と、第２のノードに結合された第１の出力端子とを有する第１の論理ゲートと、第２のノードに結合された第２の入力端子と、第１のノードに結合された第２の出力端子とを有し、かつ少なくとも１つの第１の電圧低減コンポーネントと第１インバータとを含む第２の論理ゲートと、を含む第１のラッチと、
第２のノードと第３のノードとの間に結合された第２のパスゲートであって、それぞれ第１のクロック端子と第２のクロック端子に接続された第２のＰチャネルゲート端子と第２のＮチャネル端子とを含む第２のパスゲートと、
第３のノードとフリップフロップ出力端子との間に結合された第２のラッチであって、第３のノードに結合された第３の入力端子と、フリップフロップ出力端子に結合された第３の出力端子とを有する第３の論理ゲートと、フリップフロップ出力端子に結合された第４の入力端子と、第３のノードに結合された第４の出力端子とを有し、かつ少なくとも１つの第２の電圧低減コンポーネントと第２のインバータとを含む第４の論理ゲートと、を含む第２のラッチと、
を含んでもよい。

前述及び関連する目的を達成するために、１つまたは複数の態様は、以下に完全に記載され、特許請求の範囲に特に記載されている特徴を含む。以下の説明及び添付の図面は、１つまたは複数の態様の特定の例示的な特徴を詳細に示す。しかしながら、これらの特徴は、様々な態様の原理が採用され得る様々な方法の一部を示しているにすぎず、本明細書は、そのような全ての態様及びそれらの均等物を含むことを意図している。

以下、開示された態様を説明するために提供され、開示された態様を限定するものではなく、類似の符号が類似の要素を示す、添付の図面と併せて、開示された態様を説明する。
従来のフリップフロップ回路を示すブロック図である。 図１の従来のフリップフロップ回路の信号を時間領域で示すタイミング図である。 別の従来のフリップフロップ回路を示すブロック図である。 図４Ａは図３の従来のフリップフロップ回路の信号を時間領域（ｔｉｍｅ ｄｏｍａｉｎ）で示すタイミング図である。図４Ｂは図３の従来のフリップフロップ回路の信号を時間領域で示すタイミング図である。 本発明の一実施例による例示的なフリップフロップ回路を示すブロック図である。 本発明の一実施例による例示的なフリップフロップ回路の１つまたは複数の例示的な構成要素（ｃｏｍｐｏｎｅｎｔｓ）を示すブロック図である。 本発明の一実施例による別の例示的なフリップフロップ回路を示すブロック図である。 図５又は図７のフリップフロップ回路の信号を時間領域で示すタイミング図である。

ここにおいて、図面を参照しながら様々な態様について説明する。以下の説明では、説明という目的のために、１つ以上の態様の完全な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、これらの態様は、これらの具体的な詳細がなくても実施可能であることは明らかであろう。

フリップフロップ回路は、パスゲートによって分離された２つのラッチを含むように設計されていてもよい。例えば、図１は、順次結合されたパスゲート１０２、ラッチ１２０、パスゲート１０６、及びラッチ１２２を含む従来のフリップフロップ回路１００を示している。パスゲート（ｐａｓｓｇａｔｅ）は、パス・ゲート（ｐａｓｓ ｇａｔｅ）又はトランスミッションゲート（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）と呼ばれることもある。パスゲートのＮチャネル端子とＰチャネルに結合された信号に応じて、パスゲートは、閉状態（「接続状態」とも呼ばれる）であってもよいし、または開状態であってもよい。例えば、フリップフロップ回路１００のパスゲート１０２は、データ入力端子（図１では「Ｄ」として示されている）とラッチ１２０との間に結合されている。別のパスゲート１０６はラッチ１２０とラッチ１２２との間に結合されている。ラッチ１２０は、１対の交差結合（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ）されたインバータ１１０及び１１２と、フィードバックでインバータ１１２に結合されたパスゲート１０４とを含む。ラッチ１２０と同様に、ラッチ１２２は別の対の交差結合されたインバータ１１４及び１１６と、インバータ１１６に結合されたパスゲート１０８とを含む。図１に示すように、クロック信号ＣＫは、パスゲート１０２、１０４、１０６及び１０８のそれぞれのＮチャネル端子に供給される反転クロック信号ＣＰＢを生成するために反転される。反転されたクロック信号ＣＰＢは、さらに反転してクロックパルスＣＰを生成してもよい。クロックパルスＣＰは、パスゲート１０２、１０４、１０６及び１０８のそれぞれのＰチャネル端子に供給されてもよい。

図２は、図１の従来のフリップフロップ回路の信号を時間領域で示すタイミング図である。ＣＫがロー、ＣＰＢがハイで、パスゲート１０２が閉状態である場合、データ入力端子から入力された信号は、パスゲート１０２を介してノードＢ１に到達できることを意味する。Ｂ１でのデータ値は、インバータ１１０によって反転されてノードＡ１に現れる。

このように、Ｂ１でのデータ値が高く、Ａ１でのデータ値が低い。ＣＫの立ち上がりでは、パスゲート１０２が開状態となり、パスゲート１０６が閉状態となる。したがって、ノードＡ１でのデータ値が低く、ノードＢ２でのデータ値がノードＡ１での電圧に等しくなり、図１に示すようにハイからローに低下する。また、パスゲート１０４は閉状態となり、Ｂ１でのデータ値を維持するフィードバックループを形成する。同時に、ノードＢ２でのデータ値が反転されているため、Ａ２及びＱでのデータ値はローからハイへと上昇する。

図示されているように、図１の従来のフリップフロップ回路は、正しい信号を生成するために適切に機能することができる。しかし、パスゲート１０４、１０８及びインバータ１１２、１１６は、高電力消費を引き起こす可能性がある。余分な消費電力は、パスゲートとインバータの論理動作によるクロック分配ネットワークへの追加の負荷に由来する。したがって、フィードバック構造を持たない別の従来のフリップフロップ回路が提案されている。

図３は、フィードバック構造を持たない別の従来のフリップフロップ回路を説明するブロック図である。

図示されているように、従来のフリップフロップ回路３００は、順次接続されたパスゲート３０２、インバータ３０６、パスゲート３０４、及びインバータ３０８を含んでもよい。フリップフロップ回路１００に供給されるクロック信号と同様に、クロックパルス（ＣＰ）及び反転クロック信号（ＣＰＢ）は、それぞれパスゲート３０２、３０４のＰチャネル端子とパスゲート３０２、３０４のＮチャネル端子に供給される。このようなフィードバック構造がなければ、フリップフロップ回路３００の消費電力は、フリップフロップ回路１００よりも低くなる可能性がある。しかし、フリップフロップ回路３００は、論理エラーを生じる安定性の問題が生じる可能性がある。

図４Ａ及び図４Ｂは、図３の従来のフリップフロップ回路３００の信号を時間領域で示すタイミング図である。図４Ａは、ノードＢ１及びＡ１で発生する可能性のある論理エラーを示しており、これは、さらにノードＢ２及びＡ２でのエラーを引き起こす。図４Ｂは、ノードＢ２及びＡ２で発生する可能性のある論理エラーを示している。

より詳細には、クロック信号がローのとき、パスゲート３０２は閉状態にある。したがって、Ｂ１でのデータ値は、データ入力端子でのデータ値に等しい。例えば、Ｂ１でのデータ値は、時間点Ｔ１までは、Ｄでのデータ値（即ち、ハイ）と同じ値を維持する。時間点Ｔ１におけるクロック信号の立ち上がりでは、パスゲート３０２は開状態となる。時間点Ｔ２においてデータ入力端子Ｄでのデータ値がローに低下すると、パスゲート３０２が開状態になっているので、ノードＢ１でのデータ値はハイに維持されているはずである。しかし、パスゲート３０２でのリークにより、データ入力端子Ｄでの電圧と同じレベルまでノードＢ１での電圧が徐々に低下する。ノードＢ１でのデータ値が反転されてノードＡ１に現れるため、ノードＡ１での電圧がハイに上昇する。時間点Ｔ２においてパスゲート３０４が閉状態にあるため、ノードＡ１でのデータ値に追従してＢ２でのデータ値がハイに上昇し、さらに反転されてノードＡ２に現れる。したがって、ノードＡ２又はＱでのデータ値はローに低下する。

さらに、データ入力端子Ｄでのデータ値がローであり、時間点Ｔ４でクロック信号がハイに上昇すると、パスゲート３０２は開状態となる。データ入力端子Ｄでのデータ値とノードＢ１でのデータ値が共にローであるため、時間点Ｔ４〜Ｔ５の間にパスゲート３０２にリークは発生しない。しかし、時間点Ｔ５でデータ入力端子Ｄでのデータ値がハイに上昇すると、リークが発生し、データ入力端子Ｄでの電圧に追従してノードＢ１でのデータ値はハイに上昇する。インバータ３０６によりノードＢ１でのデータ値が反転されるため、端子Ａ１でのデータ値がローに低下する。同様に、ノードＢ２でのデータ値はローに低下し、Ａ２又はＱでのデータ値はハイに上昇する。このように、パスゲート３０２のリークにより論理エラーが発生する場合がある。

同様の論理エラーは、図４Ｂに示すように、パスゲート３０４でのリークに起因して発生する可能性もある。時間点Ｔ３でクロック信号ＣＫがハイからローに低下すると、パスゲート３０２は閉じられ、パスゲート３０４は開状態となる。ノードＢ２でのデータ値はハイに維持されているはずである。しかし、時間点Ｔ３でノードＡ１でのデータ値がハイに上昇し、パスゲート３０４でのリークにより、ノードＡ１でのデータ値に追従してノードＢ２でのデータ値がハイに上昇する。ノードＢ２でのデータ値は、インバータ３０６によってさらに反転され、Ａ２又はＱでのデータ値がハイからローに低下する。

さらに、時間点Ｔ６においてクロック信号ＣＫがハイからローに低下すると、パスゲート３０４も開状態となり、Ｂ２でのデータ値はハイに維持されているはずである。しかし、時間点Ｔ６においてノードＡ１でのデータ値が低下すると、パスゲート３０４でのリークによりノードＢ２でのデータ値も低下する可能性がある。ノードＢ２でのデータ値は、インバータ３０６によってさらに反転され、Ａ２又はＱでのデータ値がローからハイに上昇する。

図５は、本発明の一実施例による例示的なフリップフロップ回路を示すブロック図である。図示されているように、例示的なフリップフロップ回路５００は、順次接続されたパスゲート５０２、ラッチ５０４、パスゲート５０６、及びラッチ５０８を含んでもよい。

より詳細には、パスゲート５０２は、データ入力端子Ｄと第１のノードＢ１（以下、「ノードＢ１」という）との間に結合されていてもよい。パスゲート５０２は、Ｐチャネルゲート端子とＮチャネルゲート端子とをそれぞれ有するＰチャネルトランジスタとＮチャネルトランジスタとを含んでもよい。この例では、パスゲート５０２のＰチャネルゲート端子はクロックパルスＣＰに結合され、パスゲート５０２のＮチャネルゲート端子は反転クロック信号ＣＰＢに結合されていてもよい。ＰチャネルトランジスタとＮチャネルトランジスタのソース端子とドレイン端子はそれぞれ接続されている。

ラッチ５０４は、ノードＢ１と第２のノード（以下、「ノードＡ１」という）との間に結合されていてもよい。この例では、ラッチ５０４は、第１の論理ゲート（ロジックゲート）（例えば、インバータ５１０）と第２の論理ゲート（例えば、論理ゲート５１４）とを含んでもよい。インバータ５１０の入力端子はノードＢ１に結合されてもよく、インバータ５１０の出力端子はノードＡ１に結合されてもよく、論理ゲート５１４の入力端子はノードＡ１に結合されてもよく、論理ゲート５１４の出力端子はノードＢ１に結合されてもよい。図６を参照してさらに説明するように、論理ゲート５１４は、少なくとも１つの電圧低減コンポーネントとインバータとをさらに含んでもよい。

さらに、パスゲート５０６は、ノードＡ１と第３のノード（以下、「ノードＢ２」という）との間に結合されていてもよい。また、パスゲート５０２と同様に、パスゲート５０６は、Ｐチャネルゲート端子とＮチャネルゲート端子とをそれぞれ有するＰチャネルトランジスタとＮチャネルトランジスタとをさらに含んでもよい。パスゲート５０２とは異なり、パスゲート５０６のＰチャネルゲート端子は反転クロック信号ＣＰＢに結合されてもよく、パスゲート５０６のＮチャネルゲート端子はクロックパルスＣＰに接続されていてもよい。

さらには、ラッチ５０８は、ノードＢ２と第４のノード（以下、「ノードＡ２又はＱ」という）との間に結合されていてもよい。ラッチ５０４と同様に、ラッチ５０８は、第３の論理ゲート（例えば、インバータ５１２）と第４の論理ゲート（例えば、論理ゲート５１６）とを含んでもよい。インバータ５１２の入力端子はノードＢ２に結合されてもよく、インバータ５１２の出力端子はノードＡ２又はＱに結合されてもよく、論理ゲート５１６の入力端子はノードＡ２又はＱに結合されてもよく、論理ゲート５１６の出力端子はノードＢ２に結合されてもよい。論理ゲート５１４と同様に、論理ゲート５１６は、図６に示すように、少なくとも１つの電圧低減コンポーネントとインバータとをさらに含んでもよい。

図６は、本発明の一実施例による例示的なフリップフロップ回路の１つまたは複数の例示的なコンポーネントを示すブロック図である。図示されているように、論理ゲート５１４又は５１６は、インバータ６０４と少なくとも１つの電圧低減コンポーネント６０２とを含んでもよい。図６には複数の電圧低減コンポーネント６０２が示されているが、いくつかの実施例では、１つの電圧低減コンポーネント６０２が実装されてもよい。

インバータ６０４は、ＮチャネルトランジスタとＰチャネルトランジスタとを含んでもよく、これらのゲート端子は論理ゲート５１４又は５１６の入力端子を形成するように接続されてもよい。Ｎチャネルトランジスタ及びＰチャネルトランジスタのドレイン端子は論理ゲート５１４又は５１６の出力端子を形成するように接続されてもよい。Ｐチャネルトランジスタの未接続のソース端子はインバータ６０４の電圧端子と呼ばれてもよい。Ｎチャネルトランジスタの未接続のドレイン端子又はソース端子はインバータ６０４の接地端子と呼ばれてもよい。

図示されているように、少なくとも１つの電圧低減コンポーネント６０２は、電源端子（ｓｕｐｐｌｙ ｔｅｒｍｉｎａｌ）とインバータ６０４の電圧端子との間に結合されてもよく、電源端子は、入力高電圧値（例えば、電源電圧「Ｖ_ＤＤ」）にさらに結合されている。代替的又は追加的に、少なくとも１つの電圧低減コンポーネント６０２は、接地点とインバータ６０４の接地端子との間に結合されてもよく、接地点は、ゼロ電圧値にさらに結合されている。

図６にさらに図示されているように、当該少なくとも１つの電圧低減コンポーネント６０２の各々は、Ｐチャネルトランジスタ又はＮチャネルトランジスタ（例えば、図６のＵ１、Ｕ２、Ｕ３、Ｕ４）の形態で実装されてもよい。Ｐチャネル又はＮチャネルトランジスタのゲート端子はそのドレイン端子又はソース端子のいずれかに接続されていてもよい。

図７は、本発明の一つの実施形態による別の例示的なフリップフロップ回路を示すブロック図である。図示されているように、例示的なフリップフロップ回路７００の各論理ゲート７１４又は７１６は、Ｐチャネルトランジスタ及びＮチャネルトランジスタを含んでもよい。

より詳細には、論理ゲート７１４は、インバータ７１８と、Ｐチャネルトランジスタ７３０と、Ｎチャネルトランジスタ７３２とを含んでもよい。インバータ７１８の入力端子はノードＡ１に結合されてもよく、インバータ７１８の出力端子はノードＢ１に結合されてもよい。

Ｐチャネルトランジスタ７３０のゲート端子は、そのドレイン端子又はソース端子のいずれかに接続されていてもよい。同様に、Ｎチャネルトランジスタ７３２のゲート端子は、そのドレイン端子又はソース端子のいずれかに接続されていてもよい。Ｐチャネルトランジスタ７３０は、Ｖ_ＤＤとインバータ７１８の電圧端子との間に結合されてもよく、Ｎチャネルトランジスタ７３２は、接地点とインバータ７１８の接地端子との間に結合されてもよい。

論理ゲート７１４と同様に、論理ゲート７１６は、インバータ７２０と、Ｐチャネルトランジスタ７３４と、Ｎチャネルトランジスタ７３６とを含んでもよい。インバータ７２０の入力端子はノードＡ２に結合されてもよく、インバータ７２０の出力端子はノードＢ２に結合されてもよい。

Ｐチャネルトランジスタ７３４のゲート端子は、そのドレイン端子又はソース端子のいずれかに接続されていてもよい。同様に、Ｎチャネルトランジスタ７３６のゲート端子は、そのドレイン端子又はソース端子のいずれかに接続されていてもよい。Ｐチャネルトランジスタ７３４は、Ｖ_ＤＤとインバータ７２０の電圧端子との間に結合されてもよく、Ｎチャネルトランジスタ７３６は、接地点とインバータ７２０の接地端子との間に結合されてもよい。

図８は、図５又は図７の例示的なフリップフロップ回路の信号を時間領域で示すタイミング図である。

時間点Ｔ１以前では、データ入力端子Ｄでのデータ値はハイであり、クロック信号はローである。その結果、パスゲート７０２は閉状態となり、ノードＢ１でのデータ値はハイとなる。時間点Ｔ１では、クロック信号がローからハイに上昇するため、パスゲート７０２は開状態となる。ノードＢ１での電圧は、クロック信号ＣＫがハイからローに低下するまで、即ち、パスゲート７０２が再び閉状態になるまで、同じであるはずである。しかし、データ入力端子Ｄでのデータ値が時間点Ｔ２でハイからローに低下し、パスゲート７０２でのリークにより、ラッチ７０４にフィードバック構造が提供されていなければ、電圧はローに低下していたであろう。この例では、パスゲート７０２でのリークは依然として発生する可能性があるが、論理ゲート７１４は、ノードＢ１での電圧がローに低下するのを防止するために、ノードＢ１での高いデータ値を提供することができる。

より詳細には、Ｐチャネルトランジスタ７３０とＮチャネルトランジスタ７３２を含むため、ノードＡ１でのデータ値が低い場合には、インバータ７１８のＮチャネルトランジスタは開状態に相当する。非限定的な例では、Ｐチャネルトランジスタ７３０／７３４とインバータ７１８／７２０の閾値電圧値（以下、「Ｖ_Ｔ」という）は、通常０．２８Ｖ〜０．３Ｖであってもよい。通常の電源電圧（「Ｖ_ＤＤ」）は０．４Ｖであってもよい。したがって、Ｖ_ＤＤがＰチャネルトランジスタ７３０とインバータ７１８の組み合わせの閾値電圧を満たすのに十分でない場合（即ち、０．４Ｖ＜０．３Ｖ×２）、Ｐチャネルトランジスタ７３０とインバータ７１８内のＰチャネルトランジスタは完全にはオンにならず、サブ閾値領域で動作する可能性がある。この例では、Ｐチャネルトランジスタ７３０、インバータ７１８内のＰチャネルトランジスタ、及びパスゲート７０２は順次接続されていると考えてもよい。パスゲート７０２の抵抗値は、通常、２つのＰチャネルトランジスタの組み合わせの抵抗値よりも遥かに大きいので、ノードＢ１での電圧は、電源電圧Ｖ_ＤＤに近い値になっていてもよい。したがって、ノードＢ１でのデータ値は低下しても、依然としてハイのままであってもよい。

さらに、クロック信号ＣＫが時間点Ｔ３でハイからローに低下すると、パスゲート７０２は現在閉状態にあり、ノードＢ１でのデータ値は低入力データ値に等しく、ノードＡ１での電圧はハイであり、パスゲート７０６は開状態にある。パスゲート７０６でのリークにより、電圧がハイに上昇する。Ｐチャネルトランジスタ７３４とＮチャネルトランジスタ７３６を含むため、インバータ７２０のＰチャネルトランジスタは、ノードＡ２又はＱでの電圧が高いため、本質的に開状態（ｅｓｓｅｎｔｉａｌｌｙ ｉｎ ｏｐｅｎ）になっている。したがって、パスゲート７０６、インバータ７２０のＮチャネルトランジスタ、及びＮチャネルトランジスタ７３６は、順次接続されていると考えてもよい。同様に、パスゲート７０６の抵抗値は、通常、２つのＮチャネルトランジスタの組み合わせの抵抗値よりも遥かに大きいので、ノードＢ２での電圧はゼロに近く、即ち、接地点での電圧であってもよい。このようにして、ノードＢ２でのデータ値が時間点Ｔ３でハイに上昇することが防止される。

図５又は図７の例示的なフリップフロップ回路を図１の従来のフリップフロップ構造と比較すると、従来の構造の方がより安定した出力信号を提供する可能性があるように思われる。しかしながら、従来の構造のラッチ（例えば、ラッチ１２０又はラッチ１２２）は、フィードバックが強すぎて、新しい値を書き込むために高すぎる電圧を提供する可能性があるため、ラッチを解除する必要があるのに対し、ラッチを解除するために必要なパスゲートは、クロックツリーの負荷を増加させるため、電力を消費する可能性がある。

このように、図１の従来の構造では、図５や図７の例示的なフリップフロップ回路よりも全体の消費電力が高くなる場合がある。

前述の説明は、当業者が、本明細書に記載された様々な態様を実施できるようにするために提供される。これらの態様に対する様々な修正は、当業者には容易に明らかになるであろうし、本明細書に定義された一般原則は、他の態様にも適用され得る。したがって、特許請求の範囲は、本明細書に示された態様に限定されることを意図するものではなく、特許請求の範囲の文言記載と整合する完範囲が与えられるものであり、ここで、単数形の要素への参照は、特に明記されない限り、「１つの、そして唯一の」を意味することを意図するものではなく、むしろ「１つ以上」を意味するものである。特に明記されない限り、「いくつか」という用語は、１つまたは複数を意味する。本明細書に記載された様々な態様の要素に対する、当業者に知られているか、又は後に知られるようになる全ての構造的及び機能的均等物は、参照により明示的に本明細書に組み込まれ、特許請求の範囲に包含されることが意図されている。さらに、本明細書に開示されたものは、そのような開示が特許請求の範囲に明示的に記載されているか否かにかかわらず、公衆に提供されることを意図していない。いかなる特許請求の範囲の要素も、その要素が「…のための手段」という文言を用いて明示的に記載されない限り、「手段＋機能（ｍｅａｎｓ ｐｌｕｓ ｆｕｎｃｔｉｏｎ）」として解釈されるべきではない。

さらに、用語「又は」は、排他的な「又は」ではなく、包括的な「又は」を意味することが意図されている。つまり、特に明記されていない限り、あるいは文脈から明らかでない限り、「ＸはＡ又はＢを用いる」という文言は、自然な包括的な置換のいずれかを意味することが意図されている。つまり、「ＸはＡ又はＢを用いる」という文言は、「ＸはＡを用いる」、「ＸはＢを用いる」、「ＸはＡとＢの両方を用いる」のいずれかの場合に満たされることになる。さらに、本願及び添付の特許請求の範囲で使用される冠詞「ａ」及び「ａｎ」は、別段の指定がない限り、又は文脈から単数形を意味することが明らかでない限り、一般的には「１つ以上」を意味すると解釈されるべきである。

Claims (16)

1. フリップフロップ回路であって、
   フリップフロップデータ入力端子及びフリップフロップ出力端子と、
   第１のクロック信号と、前記第１のクロック信号の反転信号である第２のクロック信号とを提供するクロック端子と、
   前記フリップフロップデータ入力端子と第１のノードとの間に結合された第１のパスゲートであって、それぞれ前記クロック端子と第２のクロック端子に接続された第１のＰチャネルゲート端子と第１のＮチャネルゲート端子とを含む第１のパスゲートと、
   前記第１のノードと第２のノードとの間に結合された第１のラッチであって、前記第１のノードに結合された第１の入力端子と、前記第２のノードに結合された第１の出力端子とを有する第１の論理ゲートと、前記第２のノードに結合された第２の入力端子と、前記第１のノードに結合された第２の出力端子とを有し、かつ少なくとも１つの第１の電圧低減コンポーネントと第１インバータとを含む第２の論理ゲートと、を含む第１のラッチと、
   前記第２のノードと第３のノードとの間に結合された第２のパスゲートであって、それぞれ前記クロック端子と前記第２のクロック端子に接続された第２のＰチャネルゲート端子と第２のＮチャネル端子とを含む第２のパスゲートと、
   前記第３のノードと前記フリップフロップ出力端子との間に結合された第２のラッチであって、前記第３のノードに結合された第３の入力端子と、前記フリップフロップ出力端子に結合された第３の出力端子とを有する第３の論理ゲートと、前記フリップフロップ出力端子に結合された第４の入力端子と、前記第３のノードに結合された第４の出力端子とを有し、かつ少なくとも１つの第２の電圧低減コンポーネントと第２のインバータとを含む第４の論理ゲートと、を含む第２のラッチと、
   を含むことを特徴とする前記フリップフロップ回路。
2. 前記第１のインバータの入力端子は前記第２のノードに結合されており、前記第１のインバータの出力端子は前記第１のノードに結合されていることを特徴とする、請求項１に記載のフリップフロップ回路。
3. 前記少なくとも１つの第１の電圧低減コンポーネントは前記第１のインバータの電源端子と電圧端子との間に結合されていることを特徴とする、請求項２に記載のフリップフロップ回路。
4. 前記少なくとも１つの第１の電圧低減コンポーネントは前記第１のインバータの接地点と接地端子との間に結合されていることを特徴とする、請求項２に記載のフリップフロップ回路。
5. 前記少なくとも１つの第１の電圧低減コンポーネントはＰチャネルトランジスタを含み、
   前記Ｐチャネルトランジスタのゲート端子は前記Ｐチャネルトランジスタのソース端子又はドレイン端子に結合されていることを特徴とする、請求項１に記載のフリップフロップ回路。
6. 前記少なくとも１つの第１の電圧低減コンポーネントはＮチャネルトランジスタを含み、
   前記Ｎチャネルトランジスタのゲート端子は前記Ｎチャネルトランジスタのソース端子又はドレイン端子のいずれかに結合されていることを特徴とする、請求項１に記載のフリップフロップ回路。
7. 前記第１の論理ゲートはインバータであることを特徴とする、請求項１に記載のフリップフロップ回路。
8. 前記第２のインバータの入力端子は前記フリップフロップ出力端子に結合されており、
   前記第２のインバータの出力端子は前記第３のノードに結合されていることを特徴とする、請求項１に記載のフリップフロップ回路。
9. 前記少なくとも１つの第２の電圧低減コンポーネントは前記第２のインバータの電源端子と電圧端子との間に結合されていることを特徴とする、請求項８に記載のフリップフロップ回路。
10. 前記少なくとも１つの第２の電圧低減コンポーネントは前記第２のインバータの接地点と接地端子との間に結合されていることを特徴とする、請求項８に記載のフリップフロップ回路。
11. 前記少なくとも１つの第２の電圧低減コンポーネントはＰチャネルトランジスタを含み、
    前記Ｐチャネルトランジスタのゲート端子は前記Ｐチャネルトランジスタのソース端子又はドレイン端子のいずれかに結合されていることを特徴とする、請求項１に記載のフリップフロップ回路。
12. 前記少なくとも１つの第２の電圧低減コンポーネントはＮチャネルトランジスタを含み、
    前記Ｎチャネルトランジスタのゲート端子は前記Ｎチャネルトランジスタのソース端子又はドレイン端子のいずれかに結合されていることを特徴とする、請求項１に記載のフリップフロップ回路。
13. 前記第３の論理ゲートはインバータであることを特徴とする、請求項１に記載のフリップフロップ回路。
14. ラッチ回路であって、
    第１のノードに結合された第１の入力端子と、第２のノードに結合された第１の出力端子とを含む第１のインバータと、
    前記第２のノードに結合された第２の入力端子と、前記第１のノードに結合された第２の出力端子とを含む論理ゲートであって、少なくとも１つの電圧低減コンポーネントと第２のインバータとを含む論理ゲートと、
    を含むことを特徴とする、前記ラッチ回路。
15. 前記少なくとも１つの電圧低減コンポーネントはＰチャネルトランジスタを含み、前記Ｐチャネルトランジスタのゲート端子は前記Ｐチャネルトランジスタのソース端子又はドレイン端子に結合されていることを特徴とする、請求項１４に記載のラッチ回路。
16. 前記少なくとも１つの電圧低減コンポーネントはＮチャネルトランジスタを含み、前記Ｎチャネルトランジスタのゲート端子は前記Ｎチャネルトランジスタのソース端子又はドレイン端子に結合されていることを特徴とする、請求項１４に記載のラッチ回路。

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