KR20210039337A

KR20210039337A - 저전력 플립플롭 회로

Info

Publication number: KR20210039337A
Application number: KR1020207037716A
Authority: KR
Inventors: 밍밍 마오
Original assignee: 리틀 드래곤 아이피 홀딩 엘엘씨
Priority date: 2018-06-04
Filing date: 2019-05-02
Publication date: 2021-04-09
Also published as: CN112262529A; JP2021533704A; US10355671B1; EP3804133A4; US20190372557A1; WO2019236224A1; CA3103103C; CA3103103A1; EP3804133A1

Abstract

플립플롭 회로에 대한 양태들이 본 명세서에서 설명된다. 일례로서, 양태들은 제1 패스게이트, 제1 래치, 제2 패스게이트, 및 제2 래치를 포함할 수 있다. 제1 래치는 제1 인버터 및 제1 논리 게이트를 포함할 수 있다. 제1 논리 게이트는 제2 인버터 및 적어도 하나의 전압 감소 컴포넌트를 추가로 포함할 수 있다. 전압 감소 컴포넌트는 N-채널 트랜지스터 또는 P-채널 트랜지스터일 수 있다. 유사하게, 제2 래치는 제3 인버터 및 제2 논리 게이트를 포함할 수 있다. 제2 논리 게이트는 제4 인버터 및 적어도 하나의 전압 감소 컴포넌트를 추가로 포함할 수 있다.

Description

저전력 플립플롭 회로

본 발명은 플립플롭 회로 기술분야에 관한 것으로, 상세하게는 저전력 플립플롭 회로에 관한 것이다.

플립플롭들은 "하이(high)" 값(전력 하이 또는 논리 1) 또는 "로우(low)" 값(전력 로우 또는 논리 0) 중 어느 하나를 저장하는 순차 회로들을 지칭할 수 있다. 플립플롭은 하나 이상의 입력 신호들의 값들에 의존하는 다음 값을 저장할 수 있다. 통상적으로, 플립플롭은 데이터, 클록, 세트, 및/또는 리세트 입력 신호들을 포함할 수 있다.

데이터(Data)(통상적으로, D로 지정됨) 입력 신호는, 전형적으로, 주어진 클록 에지의 수신 시에 플립플롭 내에 클록킹되고, 반대편 클록 에지 시에 플립플롭 출력부에 나타난다. 세트(Set)(통상적으로, S로 지정됨) 및 리세트(Reset)(통상적으로, R로 지정됨) 입력 신호들은 일반적으로 언클록킹되는데, 이는 세트 또는 리세트 신호가 활성이 될 때(예를 들어, 하이로 됨), 저장된 값은 클록 에지의 도달을 기다리지 않고서 즉시 변화한다는 것을 의미한다. 활성 세트 신호는, 이전에 저장된 값에도 불구하고, 저장된 값(통상적으로, Q로 지정됨)을 하이가 되게 한다. 활성 리세트 신호는, 이전에 저장된 값에도 불구하고, 저장된 값(Q)을 로우가 되게 한다. 세트/리세트 플립플롭들(즉, 세트 및 리세트 입력 신호들 둘 다를 갖는 플립플롭들)에서, 세트 및 리세트 신호들은, 전형적으로, 그들 중 최대한 하나가 임의의 주어진 시간에 활성일 수 있게 하도록 제한된다. 플립플롭이 현대 디지털 설계들의 기초 구축 블록이므로, 항상, 그의 전력 소비 및 영역을 최소화시킬 필요가 있다. 그의 전력 소비 및 영역을 종래의 설계들에 비해 감소시킬 새로운 플립플롭 설계가 제안된다.

다음은 하나 이상의 양태들의 간략한 발명의 내용을 제시하여 그러한 양태들의 기본 이해를 제공한다. 이러한 발명의 내용은 모든 고려되는 양태들의 광범위한 개요가 아니며, 모든 양태들의 핵심적 또는 중요한 요소들을 확인하고자 하거나 임의의 또는 모든 양태들의 범주를 기술하고자 하는 것이 아니다. 그의 유일한 목적은 하나 이상의 양태들의 일부 개념들을 나중에 제시되는 더 상세한 설명에 대한 도입부로서 간략한 형태로 제시하는 것이다.

본 개시내용은 플립플롭 회로들의 예들을 제시한다. 예시적인 플립플롭 회로는, 플립플롭 데이터 입력 단자 및 플립플롭 출력 단자; 제1 클록 신호를 제공하는 제1 클록 단자 및 제2 클록 신호를 제공하는 제2 클록 단자 - 제2 클록 신호는 제1 클록 신호의 역(inverse)임 -; 플립플롭 데이터 입력 단자와 제1 노드 사이에 결합되는 제1 패스게이트(passgate) - 제1 패스게이트는 제1 P-채널 게이트 단자 및 제1 N-채널 게이트 단자를 포함하고, 제1 P-채널 게이트 단자 및 제1 N-채널 게이트 단자는 각각 제1 클록 단자에 그리고 제2 클록 단자에 접속됨 -; 제1 노드와 제2 노드 사이에 결합되는 제1 래치 - 제1 래치는 제1 노드에 결합되는 제1 입력 단자 및 제2 노드에 결합되는 제1 출력 단자를 갖는 제1 논리 게이트, 및 제2 노드에 결합되는 제2 입력 단자 및 제1 노드에 결합되는 제2 출력 단자를 갖는 제2 논리 게이트를 포함하고, 제2 논리 게이트는 적어도 하나의 제1 전압 감소 컴포넌트 및 제1 인버터를 포함함 -; 제2 노드와 제3 노드 사이에 결합되는 제2 패스게이트 - 제2 패스게이트는 제2 P-채널 게이트 단자 및 제2 N-채널 단자를 포함하고, 제2 P-채널 게이트 단자 및 제2 N-채널 단자는 각각 제1 클록 단자에 그리고 제2 클록 단자에 접속됨 -; 제3 노드와 플립플롭 출력 단자 사이에 결합되는 제2 래치 - 제2 래치는 제3 노드에 결합되는 제3 입력 단자 및 플립플롭 출력 단자에 결합되는 제3 출력 단자를 갖는 제3 논리 게이트, 및 플립플롭 출력 단자에 결합되는 제4 입력 단자 및 제3 노드에 결합되는 제4 출력 단자를 갖는 제4 논리 게이트를 포함하고, 제4 논리 게이트는 적어도 하나의 제2 전압 감소 컴포넌트 및 제2 인버터를 포함함 - 를 포함할 수 있다.

전술한 사항 및 관련된 목적들의 달성을 위해, 하나 이상의 양태들은 이하에서 충분히 설명되고 청구범위에서 특히 지적되는 특징부들을 포함한다. 다음의 설명 및 첨부된 도면은 하나 이상의 양태들의 소정의 예시적인 특징부들을 상세히 설명한다. 그러나, 이러한 특징부들은 다양한 양태들의 원리들이 채용될 수 있는 다양한 방식들 중 아주 조금만을 나타낼 수 있고, 이러한 설명은 모든 그러한 양태들 및 그들의 등가물들을 포함하고자 한다.

개시된 양태들은 개시된 양태들을 예시하기 위해 그리고 그들을 제한하지 않기 위해 제공되는 첨부된 도면과 함께 이하에서 설명될 것이며, 여기서 동일한 명칭들은 동일한 요소들을 나타낸다.
도 1은 종래의 플립플롭 회로를 예시하는 블록도이다.
도 2는 시간 도메인에서의 도 1의 종래의 플립플롭 회로의 신호들을 예시하는 타이밍도이다.
도 3은 다른 종래의 플립플롭 회로를 예시하는 블록도이다.
도 4a 및 도 4b는 시간 도메인에서의 도 3의 종래의 플립플롭 회로의 신호들을 예시하는 타이밍도들이다.
도 5는 본 발명의 일 실시예에 따른 예시적인 플립플롭 회로를 예시하는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 예시적인 플립플롭 회로의 하나 이상의 예시적인 컴포넌트들을 예시하는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 다른 예시적인 플립플롭 회로를 예시하는 블록도이다.
도 8은 시간 도메인에서의 도 5 또는 도 7의 플립플롭 회로의 신호들을 예시하는 타이밍도이다.

다양한 양태들이 이제 도면을 참조하여 설명된다. 다음의 설명에서, 설명을 목적으로, 하나 이상의 양태들의 완전한 이해를 제공하기 위해 많은 특정 상세사항들이 설명된다. 그러나, 그러한 양태(들)가 이들 특정 세부사항들 없이 실시될 수 있다는 것은 명백할 수 있다.

플립플롭 회로들은 패스게이트들에 의해 분리되는 2개의 래치들을 포함하도록 설계될 수 있다. 예를 들어, 도 1은 순차적으로 함께 결합되는 패스게이트(102), 래치(120), 패스게이트(106), 및 래치(122)를 포함하는 종래의 플립플롭 회로(100)를 도시한다. 패스게이트는 패스 게이트 또는 송신 게이트로도 지칭될 수 있다. 패스게이트의 N-채널 단자 및 P-채널에 결합되는 신호에 따라, 패스게이트는 닫힌 상태("접속된 상태"로도 지칭될 수 있음) 또는 열린 상태 중 어느 하나일 수 있다. 예를 들어, 플립플롭 회로(100)의 패스게이트(102)는 데이터 입력 단자(도 1에서 "D"로 나타냄)와 래치(120) 사이에 결합된다. 다른 패스게이트(106)가 래치(120)와 래치(122) 사이에 결합된다. 래치(120)는 한 쌍의 교차-결합된 인버터들(110, 112) 및 인버터(112)에 피드백으로 결합되는 패스게이트(104)를 포함한다. 래치(120)와 유사하게, 래치(122)는 다른 쌍의 교차-결합된 인버터들(114, 116) 및 인버터(116)에 결합되는 패스게이트(108)를 포함한다. 도 1에 도시된 바와 같이, 클록 신호(CK)는 반전되어, 패스게이트들(102, 104, 106, 108)의 각자의 N-채널 단자들에 제공되는 반전된 클록 신호(CPB)를 생성한다. 반전된 클록 신호(CPB)는 추가로 반전되어, 클록 펄스(CP)를 생성할 수 있다. 클록 펄스(CP)는 패스게이트들(102, 104, 106, 108)의 각자의 P-채널 단자들에 제공될 수 있다.

도 2는 시간 도메인에서의 도 1의 종래의 플립플롭 회로의 신호들을 예시하는 타이밍도를 도시한다. CK가 로우일 때, CPB는 하이이고 패스게이트(102)는 닫힌 상태인데, 이는 데이터 입력 단자로부터 입력된 신호들이 패스게이트(102)를 통하여 노드(B1)로 전달될 수 있다는 것을 의미한다. B1에서의 데이터 값은 인버터(110)에 의해 반전되고, 노드(A1)에 나타난다. 따라서, B1에서의 데이터 값은 하이이고, A1에서의 데이터 값은 로우이다. CK의 상승 에지에서, 패스게이트(102)는 열린 상태로 변경되고, 패스게이트(106)는 닫힌 상태에 있다. 따라서, 노드(A1)에서의 데이터 값은 로우이고, B2에서의 데이터 값은 노드(A1)에서의 전압과 동등하도록 변경되어, 도 1에 도시된 바와 같이, 하이로부터 로우로 떨어진다. 패스게이트(104)는 또한 닫힌 상태로 변경되어, 피드백 루프를 형성함으로써 B1에서의 데이터 값을 유지한다. 한편, 노드(B2)에서의 데이터 값은 반전되고, 따라서, A2 및 Q에서의 데이터 값은 로우로부터 하이로 상승한다.

도시된 바와 같이, 도 1의 종래의 플립플롭 회로는 정확한 신호들을 생성하도록 적절히 기능할 수 있다. 그러나, 패스게이트들(104, 108) 및 인버터들(112, 116)은 높은 전력 소비를 야기할 수 있다. 추가 전력 소비는 패스게이트 및 인버터의 논리 동작에 의한 클록 분포 네트워크 상의 추가 부하걸림에서 비롯된다. 따라서, 피드백 구조가 없는 다른 종래의 플립플롭 회로가 제안되었다.

도 3은 피드백 구조가 없는 다른 종래의 플립플롭 회로를 예시하는 블록도를 도시한다.

도시된 바와 같이, 종래의 플립플롭 회로(300)는 순차적으로 함께 접속되는 패스게이트(302), 인버터(306), 패스게이트(304), 및 인버터(308)를 포함할 수 있다. 플립플롭 회로(10)에 제공되는 클록 신호들과 유사하게, 클록 펄스(CP) 및 반전된 클록 신호(CPB)들은 각각 패스게이트들(302, 304)의 P-채널 단자들에 그리고 패스게이트들(302, 304)의 N-채널 단자들에 제공된다. 피드백 구조가 없다면, 플립플롭 회로(300)의 전력 소비는 플립플롭 회로(100)보다 더 낮을 수 있다. 그러나, 플립플롭 회로(300)는 논리 에러들을 초래할 일부 안정성 문제들을 제시할 수 있다.

도 4a 및 도 4b는 시간 도메인에서의 도 3의 종래의 플립플롭 회로(300)의 신호들을 예시하는 타이밍도들이다. 도 4a는, 노드들(B2, A2)에 에러들을 추가로 유도하는 노드(B1, A1)에서 발생하는 논리 에러들을 도시한다. 도 4b는 B2 및 A2에서 발생할 수 있는 논리 에러들을 도시한다.

더 상세하게는, 클록 신호가 로우일 때, 패스게이트(302)는 닫힌 상태에 있다. 따라서, B1에서의 데이터 값은 데이터 입력 단자에서의 데이터 값과 동일하다. 예를 들어, B1에서의 데이터 값은 시점(T1) 이전의 D에서의 데이터 값(즉, 하이)과 동일한 값을 유지한다. 시점(T1)에서의 클록 신호의 상승 에지에서, 패스게이트(302)는 열린 상태로 변경된다. 데이터 입력 단자(D)에서의 데이터 값이 시점(T2)에서 로우로 강하할 때, 패스게이트(302)가 지금 열려 있기 때문에 노드(B1)에서의 데이터 값은 하이에서 유지되었어야 한다. 그러나, 패스게이트(302)에서의 누설(leakage)로 인해, 노드(B1)에서의 전압은 데이터 입력 단자(D)에서의 전압과 동일한 레벨로 점진적으로 강하한다. 노드(B1)에서의 데이터 값은 반전되고 노드(A1)에 나타나서, 노드(A1)에서의 전압이 하이로 상승하게 한다. 패스게이트(304)가 시점(T2)에서 닫힌 상태에 있기 때문에, B2에서의 데이터 값은 노드(A1)에서의 데이터 값에 뒤이어 하이로 상승할 것이고, 추가로 반전되어 노드(A2)에 나타날 것이다. 따라서, 노드(A2/Q)에서의 데이터 값은 로우로 강하한다.

또한, 데이터 입력 단자(D)에서의 데이터 값이 로우이고 클록 신호가 시점(T4)에서 하이로 상승할 때, 패스게이트(302)는 열리게 된다. 데이터 입력 단자(D)에서의 데이터 값 및 노드(B1)에서의 데이터 값이 둘 다 로우이므로, 시점(T4)과 시점(T5) 사이에는 패스게이트(302)에서 어떠한 누설도 발생하지 않는다. 그러나, 데이터 입력 단자(D)에서의 데이터 값이 시점(T5)에서 하이로 상승할 때, 누설이 발생하고, 노드(B1)에서의 데이터 값은 데이터 입력 단자(D)에서의 전압을 따라 하이로 상승한다. 노드(B1)에서의 데이터 값은 인버터(306)에 의해 반전되고, 따라서, 단자(A1)에서의 데이터 값은 로우로 강하한다. 유사하게, 노드(B2)에서의 데이터 값은 로우로 강하하고, A2/Q에서의 데이터 값은 하이로 상승한다. 도시된 바와 같이, 패스게이트(302)에서의 누설로 인해 논리 에러들이 발생할 수 있다.

도 4b에 도시된 바와 같이, 패스게이트(304)에서의 누설로 인해 유사한 논리 에러들이 또한 발생할 수 있다. 클록 신호(CK)가 시점(T3)에 하이로부터 로우로 강하할 때, 패스게이트(302)는 닫히고, 패스게이트(304)는 열린 상태에 있다. 노드(B2)에서의 데이터 값은 하이에서 유지되었어야 했다. 그러나, 노드(A1)에서의 데이터 값이 시점(T3)에서 하이로 상승하기 때문에, 그리고 패스게이트(304)에서의 누설로 인해, 노드(B2)에서의 데이터 값은 노드(A1)에서의 데이터 값을 따라 하이로 상승한다. 노드(B2)에서의 데이터 값은 인버터(306)에 의해 추가로 반전되어, A2/Q에서의 데이터 값이 하이로부터 로우로 강하하게 한다.

또한, 클록 신호(CK)가 시점(T6)에서 하이로부터 로우로 강하할 때, 패스게이트(304) 또한 열린 상태에 있고, B2에서의 데이터 값은 하이에서 유지되었어야 했다. 그러나, 노드(A1)에서의 데이터 값이 시점(T6)에서 강하할 때, 노드(B2)에서의 데이터 값은 패스게이트(304)에서의 누설로 인해 또한 강하할 수 있다. 노드(B2)에서의 데이터 값은 인버터(306)에 의해 추가로 반전되어, A2/Q에서의 데이터 값이 로우로부터 하이로 상승하게 한다.

도 5는 본 발명의 일 실시예에 따른 예시적인 플립플롭 회로를 예시하는 블록도이다. 도시된 바와 같이, 예시적인 플립플롭 회로(500)는 순차적으로 함께 접속되는 패스게이트(502), 래치(504), 패스게이트(506), 및 래치(508)를 포함할 수 있다.

더 상세하게는, 패스게이트(502)는 데이터 입력 단자(D)와 제1 노드(이하, "노드(B1)") 사이에 결합될 수 있다. 패스게이트(502)는 P-채널 게이트 단자 및 N-채널 게이트 단자를 각각 갖는 P-채널 트랜지스터 및 N-채널 트랜지스터를 포함할 수 있다. 예에서, 패스게이트(502)의 P-채널 게이트 단자는 클록 펄스(CP)에 결합될 수 있고, 패스게이트(502)의 N-채널 게이트 단자는 반전된 클록 신호(CPB)에 결합될 수 있다. P-채널 트랜지스터 및 N-채널 트랜지스터의 소스 및 드레인 단자들은 각각 함께 접속된다.

래치(504)는 노드(B1)와 제2 노드(이하, "노드(A1)") 사이에 결합될 수 있다. 예에서, 래치(504)는 제1 논리 게이트(예를 들어, 인버터(510)) 및 제2 논리 게이트(예를 들어, 논리 게이트(514))를 포함할 수 있다. 인버터(510)의 입력 단자는 노드(B1)에 결합될 수 있고, 인버터(510)의 출력 단자는 노드(A1)에 결합될 수 있지만, 논리 게이트(514)의 입력 단자는 노드(A1)에 결합될 수 있고, 논리 게이트(514)의 출력 단자는 노드(B1)에 결합될 수 있다. 도 6에 따라 추가로 기술되는 바와 같이, 논리 게이트(514)는 적어도 하나의 전압 감소 컴포넌트 및 인버터를 추가로 포함할 수 있다.

또한, 패스게이트(506)는 노드(A1)와 제3 노드(이하, "노드(B2)") 사이에 결합될 수 있다. 패스게이트(502)와 유사하게, 패스게이트(502)는, 또한, P-채널 게이트 단자 및 N-채널 게이트 단자를 각각 갖는 P-채널 트랜지스터 및 N-채널 트랜지스터를 포함할 수 있다. 패스게이트(502)와는 달리, 패스게이트(506)의 P-채널 게이트 단자는 반전된 클록 신호(CPB)에 결합될 수 있고, 패스게이트(506)의 N-채널 게이트 단자는 클록 펄스(CP)에 접속될 수 있다.

또한, 래치(508)는 노드(B2)와 제4 노드(이하, "노드(A2/Q)") 사이에 결합될 수 있다. 래치(504)와 유사하게, 래치(508)는 제3 논리 게이트(예를 들어, 인버터(512)) 및 제4 논리 게이트(예를 들어, 논리 게이트(516))를 포함할 수 있다. 인버터(512)의 입력 단자는 노드(B2)에 결합될 수 있고, 인버터(512)의 출력 단자는 노드(A2/Q)에 결합될 수 있지만, 논리 게이트(516)의 입력 단자는 노드(A2/Q)에 결합될 수 있고, 논리 게이트(516)의 출력 단자는 노드(B2)에 결합될 수 있다. 논리 게이트(514)와 유사하게, 논리 게이트(516)는 도 6에 도시된 바와 같이 적어도 하나의 전압 감소 컴포넌트 및 인버터를 추가로 포함할 수 있다.

도 6은 본 발명의 일 실시예에 따른 예시적인 플립플롭 회로의 하나 이상의 예시적인 컴포넌트들을 예시하는 블록도이다. 도시된 바와 같이, 논리 게이트(514/516)는 인버터(604) 및 적어도 하나의 전압 감소 컴포넌트(602)를 포함할 수 있다. 다수의 전압 감소 컴포넌트들(602)이 도 6에 도시되어 있지만, 하나의 전압 감소 컴포넌트(602)가 일부 실시예들에서 구현될 수 있다.

인버터(604)는 N-채널 트랜지스터 및 P-채널 트랜지스터를 포함할 수 있는데, 이들의 게이트 단자들은 논리 게이트(514/516)의 입력 단자를 형성하도록 접속될 수 있다. N-채널 트랜지스터 및 P-채널 트랜지스터의 드레인 단자들은 논리 게이트(514/516)의 출력 단자를 형성하도록 접속될 수 있다. P-채널 트랜지스터의 접속되지 않은 소스 단자는 인버터(604)의 전압 단자로 지칭될 수 있다. N-채널 트랜지스터의 접속되지 않은 드레인 또는 소스 단자는 인버터(604)의 접지 단자로 지칭될 수 있다.

도시된 바와 같이, 적어도 하나의 전압 감소 컴포넌트(602)는 인버터(604)의 전압 단자와 입력된 하이 전압 값(예를 들어, 전원 전압("VDD"))에 추가로 결합되는 전원 단자 사이에 결합될 수 있다. 대안적으로 또는 추가적으로, 적어도 하나의 전압 감소 컴포넌트(602)가 인버터(604)의 접지 단자와 0-전압 값에 추가로 결합되는 접지점 사이에 결합될 수 있다.

도 6에 추가로 예시된 바와 같이, 적어도 하나의 전압 감소 컴포넌트(602) 각각은 P-채널 트랜지스터 또는 N-채널 트랜지스터(예를 들어, 도 6에서의 U1, U2, U3, U4)의 형태로 구현될 수 있다. P-채널 또는 N-채널 트랜지스터의 게이트 단자는 그의 드레인 단자 또는 소스 단자 중 어느 하나에 접속될 수 있다.

도 7은 본 발명의 일 실시예에 따른 다른 예시적인 플립플롭 회로를 예시하는 블록도이다. 도시된 바와 같이, 예시적인 플립플롭 회로(700) 내의 논리 게이트들(714/716) 각각은 P-채널 트랜지스터 및 N-채널 트랜지스터를 포함할 수 있다.

더 상세하게는, 논리 게이트(714)는 인버터(718), P-채널 트랜지스터(730), 및 N-채널 트랜지스터(732)를 포함할 수 있다. 인버터(718)의 입력 단자는 노드(A1)에 결합될 수 있고, 인버터(718)의 출력 단자는 노드(B1)에 결합될 수 있다.

P-채널 트랜지스터(730)의 게이트 단자는 그의 드레인 단자 또는 소스 단자 중 어느 하나에 접속될 수 있다. 유사하게, N-채널 트랜지스터(732)의 게이트 단자는 그의 드레인 단자 또는 소스 단자 중 어느 하나에 접속될 수 있다. P-채널 트랜지스터(730)는 인버터(718)의 전압 단자와 VDD 사이에 결합될 수 있고, N-채널 트랜지스터(732)는 인버터(718)의 접지 단자와 접지점 사이에 결합될 수 있다.

논리 게이트(714)와 유사하게, 논리 게이트(716)는 인버터(720), P-채널 트랜지스터(734), 및 N-채널 트랜지스터(736)를 포함할 수 있다. 인버터(720)의 입력 단자는 노드(A2)에 결합될 수 있고, 인버터(720)의 출력 단자는 노드(B2)에 결합될 수 있다.

P-채널 트랜지스터(734)의 게이트 단자는 그의 드레인 단자 또는 소스 단자 중 어느 하나에 접속될 수 있다. 유사하게, N-채널 트랜지스터(736)의 게이트 단자는 그의 드레인 단자 또는 소스 단자 중 어느 하나에 접속될 수 있다. P-채널 트랜지스터(734)는 인버터(720)의 전압 단자와 VDD 사이에 결합될 수 있고, N-채널 트랜지스터(736)는 인버터(720)의 접지 단자와 접지점 사이에 결합될 수 있다.

도 8은 시간 도메인에서의 도 5 또는 도 7의 예시적인 플립플롭 회로의 신호들을 예시하는 타이밍도이다.

시점(T1) 전에, 데이터 입력 단자(D)에서의 데이터 값은 하이이고, 클록 신호는 로우이다. 그 결과, 패스게이트(702)는 닫힌 상태에 있고, 노드(B1)에서의 데이터 값은 하이이다. 시점(T1)에서, 클록 신호는 로우로부터 하이로 상승하고, 따라서, 패스게이트(702)는 열린 상태에 있다. 노드(B1)에서의 전압은, 클록 신호(CK)가 하이로부터 로우로 떨어질 때까지, 즉, 패스게이트(702)가 다시 닫힌 상태에 있게 될 때까지, 동일하게 유지되어야 한다. 그러나, 데이터 입력 단자(D)에서의 데이터 값이 시점(T2)에서 하이로부터 로우로 강하할 때, 그리고 패스게이트(702)에서의 누설로 인해, 전압은, 래치(704)에서 어떠한 피드백 구조도 제공되지 않았다면, 로우로 강하했을 것이다. 이러한 예에서, 패스게이트(702)에서의 누설은 여전히 발생할 수 있지만, 논리 게이트(714)는 노드(B1)에 하이 데이터 값을 제공하여, 노드(B1)에서의 전압이 로우로 강하하지 않게 할 수 있다.

더 상세하게는, P-채널 트랜지스터(730) 및 N-채널 트랜지스터(732)의 포함 때문에, 노드(a1)에서의 데이터 값이 로우일 때, 인버터(718)의 N-채널 트랜지스터는 열린 상태와 동등하다. 비제한적인 예에서, P-채널 트랜지스터(730/734) 및 인버터(718/720)의 임계 전압 값(이하, "VT")은 대체로 0.28 내지 0.3 V일 수 있다. 전형적인 전원 전압("VDD")은 0.4 V일 수 있다. 따라서, VDD가 P-채널 트랜지스터(730)와 인터버(718) 조합의 임계 전압들을 충족하기에 충분하지 않을 때(즉, 0.4 V < 0.3 V x 2), P-채널 트랜지스터(730) 및 인터버(718) 내의 P-채널 트랜지스터는 완전히 턴온되지 않을 수 있고, 서브임계치 영역에서 동작할 것이다. 이러한 예에서, P-채널 트랜지스터(730), 인버터(718) 내의 P-채널 트랜지스터, 및 패스게이트(702)는 순차적으로 접속된 것으로 간주될 수 있다. 패스게이트(702)의 저항이 대체로 2개의 P-채널 트랜지스터들의 저항을 조합한 것보다 훨씬 크기 때문에, 노드(B1)에서의 전압은 전원 전압(VDD)에 가까울 수 있다. 따라서, 노드(B1)에서의 데이터 값은 강하할 수 있지만, 여전히 하이에서 유지될 수 있다.

또한, 클록 신호(CK)가 시점(T3)에서 하이로부터 로우로 강하할 때, 패스게이트(702)는 이제 닫힌 상태에 있고; 노드(B1)에서의 데이터 값은 로우 입력 데이터 값과 동일하고; 노드(A1)에서의 전압은 하이이고; 패스게이트(706)는 열린 상태에 있다. 전압은 패스게이트(706)에서의 누설로 인해 하이로 상승했을 것이다. P-채널 트랜지스터(734) 및 N-채널 트랜지스터(736)의 포함 때문에, 인버터(720)의 P-채널 트랜지스터는 노드(A2/Q)에서의 하이 전압으로 인해 본질적으로 열린 상태에 있다. 따라서, 패스게이트(706), 인버터(720) 내의 N-채널 트랜지스터, 및 N-채널 트랜지스터(736)는 순차적으로 접속된 것으로 간주될 수 있다. 유사하게, 패스게이트(706)의 저항이 대체로 2개의 N-채널 트랜지스터들의 저항을 조합한 것보다 훨씬 크기 때문에, 노드(B2)에서의 전압은 0, 즉 접지점에서의 전압에 가까울 수 있다. 따라서, 노드(B2)에서의 데이터 값은 시점(T3)에서 하이로 상승하지 못한다.

도 5 또는 도 7의 예시적인 플립플롭 회로를 도 1에서의 종래의 플립플롭 구조와 비교하면, 종래의 구조는 더 안정적인 출력 신호들을 제공할 수 있는 것으로 보일 것이다. 그러나, 종래의 구조 내의 래치(예를 들어, 래치(120) 또는 래치(122))는 피드백이 너무 강하고 새로운 값을 기록하기에는 너무 높은 전압을 제공할 수 있기 때문에 차단될 필요가 있는 반면, 래치를 차단하기 위해 요구되는 패스게이트는 그것이 클록 트리 부하걸림을 증가시키기 때문에 전력 소비가 클 수 있다.

따라서, 도 1에서의 종래의 구조는 도 5 또는 도 7의 예시적인 플립플롭 회로가 유도하는 것보다 더 높은 전체 전력 소비를 유도할 수 있다.

이전의 설명은 당업자가 본 명세서에서 설명된 다양한 양태들을 실시할 수 있도록 제공된다. 이러한 양태들에 대한 다양한 변형들은 당업자에게 용이하게 자명할 것이고, 본 명세서에서 정의된 포괄적 원리들은 다른 양태들에 적용될 수 있다. 따라서, 청구범위는 본 명세서에 나타낸 양태들로 제한되도록 의도되는 것이 아니라, 언어 청구범위와 일치하는 전체 범주에 부합될 것이며, 여기서 단수형의 요소에 대한 언급은, 달리 특별히 진술되지 않는 한, "유일무이한 것"을 의미하도록 의도되는 것이 아니라, 오히려 "하나 이상"을 의미하도록 의도된다. 달리 특별히 진술되지 않는 한, "일부"라는 용어는 하나 이상을 지칭한다. 당업자에게 알려져 있거나 추후에 알려지게 될 본 명세서에서 설명된 다양한 양태들의 요소들에 대한 모든 구조적 및 기능적 등가물들은 명백히 본 명세서에 참고로 포함되고, 청구범위에 의해 포괄되도록 의도된다. 더욱이, 본 명세서에 개시된 어떠한 것도 그러한 개시내용이 청구범위에서 명시적으로 인용되는지의 여부와는 관계없이 공공으로 전용되도록 의도되지 않는다. 어떠한 청구항 요소도, 그 요소가 "~ 위한 수단"이라는 구절을 사용하여 명백히 인용되지 않는 한, 수단+기능으로서 이해되어서는 안 된다.

더욱이, "또는"이라는 용어는 배타적 "또는"이라기보다는 포괄적 "또는"을 의미하도록 의도된다. 즉, 달리 또는 맥락상 명백히 특정되지 않는 한, "X는 A 또는 B를 채용한다"라는 구절은 자연스러운 포괄적 치환들 중 임의의 것을 의미하도록 의도된다. 즉, "X는 A 또는 B를 채용한다"라는 구절은 다음의 예들 중 임의의 것에 의해 만족된다: X는 A를 채용한다; X는 B를 채용한다; 또는 X는 A와 B 둘 다를 채용한다. 게다가, 본 출원 및 첨부된 청구범위에서 사용되는 바와 같은 부정관사("a", "an")는, 일반적으로, 단수형으로 지시되는 것으로 달리 특정되거나 맥락상 명백하지 않는 한, "하나 이상"을 의미하는 것으로 이해되어야 한다.

Claims

플립플롭 회로로서,
플립플롭 데이터 입력 단자 및 플립플롭 출력 단자;
제1 클록 신호 및 제2 클록 신호를 제공하는 클록 단자 - 상기 제2 클록 신호는 상기 제1 클록 신호의 역(inverse)임 -;
상기 플립플롭 데이터 입력 단자와 제1 노드 사이에 결합되는 제1 패스게이트(passgate)
- 상기 제1 패스게이트는 제1 P-채널 게이트 단자 및 제1 N-채널 게이트 단자를 포함하고,
상기 제1 P-채널 게이트 단자 및 상기 제1 N-채널 게이트 단자는 각각 상기 클록 단자에 그리고 제2 클록 단자에 접속됨 -;
상기 제1 노드와 제2 노드 사이에 결합되는 제1 래치 - 상기 제1 래치는
상기 제1 노드에 결합되는 제1 입력 단자 및 상기 제2 노드에 결합되는 제1 출력 단자를 갖는 제1 논리 게이트, 및
상기 제2 노드에 결합되는 제2 입력 단자 및 상기 제1 노드에 결합되는 제2 출력 단자를 갖는 제2 논리 게이트를 포함하고,
상기 제2 논리 게이트는 적어도 하나의 제1 전압 감소 컴포넌트 및 제1 인버터를 포함함 -;
상기 제2 노드와 제3 노드 사이에 결합되는 제2 패스게이트
- 상기 제2 패스게이트는 제2 P-채널 게이트 단자 및 제2 N-채널 단자를 포함하고,
상기 제2 P-채널 게이트 단자 및 상기 제2 N-채널 단자는 각각 상기 클록 단자에 그리고 제2 클록 단자에 접속됨 -;
상기 제3 노드와 상기 플립플롭 출력 단자 사이에 결합되는 제2 래치 - 상기 제2 래치는
상기 제3 노드에 결합되는 제3 입력 단자 및 상기 플립플롭 출력 단자에 결합되는 제3 출력 단자를 갖는 제3 논리 게이트, 및
상기 플립플롭 출력 단자에 결합되는 제4 입력 단자 및 상기 제3 노드에 결합되는 제4 출력 단자를 갖는 제4 논리 게이트를 포함하고,
상기 제4 논리 게이트는 적어도 하나의 제2 전압 감소 컴포넌트 및 제2 인버터를 포함함 - 를 포함하는, 플립플롭 회로.
제1항에 있어서,
상기 제1 인버터의 입력 단자는 상기 제2 노드에 결합되고,
상기 제1 인버터의 출력 단자는 상기 제1 노드에 결합되는, 플립플롭 회로.
제2항에 있어서,
상기 적어도 하나의 제1 전압 감소 컴포넌트는 상기 제1 인버터의 전원 단자와 전압 단자 사이에 결합되는, 플립플롭 회로.
제2항에 있어서,
상기 적어도 하나의 제1 전압 감소 컴포넌트는 상기 제1 인버터의 접지점과 접지 단자 사이에 결합되는, 플립플롭 회로.
제1항에 있어서,
상기 적어도 하나의 제1 전압 감소 컴포넌트는 P-채널 트랜지스터를 포함하고,
상기 P-채널 트랜지스터의 게이트 단자는 상기 P-채널 트랜지스터의 소스 단자 또는 드레인 단자에 결합되는, 플립플롭 회로.
제1항에 있어서,
상기 적어도 하나의 제1 전압 감소 컴포넌트는 N-채널 트랜지스터를 포함하고,
상기 N-채널 트랜지스터의 게이트 단자는 상기 N-채널 트랜지스터의 소스 단자 또는 드레인 단자 중 하나에 결합되는, 플립플롭 회로.
제1항에 있어서,
상기 제1 논리 게이트는 인버터인, 플립플롭 회로.
제1항에 있어서,
상기 제2 인버터의 입력 단자는 상기 플립플롭 출력 단자에 결합되고,
상기 제2 인버터의 출력 단자는 상기 제3 노드에 결합되는, 플립플롭 회로.
제8항에 있어서,
상기 적어도 하나의 제2 전압 감소 컴포넌트는 상기 제2 인버터의 전원 단자와 전압 단자 사이에 결합되는, 플립플롭 회로.
제8항에 있어서,
상기 적어도 하나의 제2 전압 감소 컴포넌트는 상기 제2 인버터의 접지점과 접지 단자 사이에 결합되는, 플립플롭 회로.
제1항에 있어서,
상기 적어도 하나의 제2 전압 감소 컴포넌트는 P-채널 트랜지스터를 포함하고,
상기 P-채널 트랜지스터의 게이트 단자는 상기 P-채널 트랜지스터의 소스 단자 또는 드레인 단자 중 하나에 결합되는, 플립플롭 회로.
제1항에 있어서,
상기 적어도 하나의 제2 전압 감소 컴포넌트는 N-채널 트랜지스터를 포함하고,
상기 N-채널 트랜지스터의 게이트 단자는 상기 N-채널 트랜지스터의 소스 단자 또는 드레인 단자 중 하나에 결합되는, 플립플롭 회로.
제1항에 있어서,
상기 제3 논리 게이트는 인버터인, 플립플롭 회로.
래치 회로로서,
제1 인버터 - 상기 제1 인버터는
제1 노드에 결합되는 제1 입력 단자, 및
제2 노드에 결합되는 제1 출력 단자를 포함함 -; 및
논리 게이트 - 상기 논리 게이트는
상기 제2 노드에 결합되는 제2 입력 단자, 및
상기 제1 노드에 결합되는 제2 출력 단자를 포함하고, 상기 논리 게이트는 적어도 하나의 전압 감소 컴포넌트 및 제2 인버터를 포함함 - 를 포함하는, 래치 회로.
제14항에 있어서,
상기 적어도 하나의 전압 감소 컴포넌트는 P-채널 트랜지스터를 포함하고,
상기 P-채널 트랜지스터의 게이트 단자는 상기 P-채널 트랜지스터의 소스 단자 또는 드레인 단자에 결합되는, 래치 회로.
제14항에 있어서,
상기 적어도 하나의 전압 감소 컴포넌트는 N-채널 트랜지스터를 포함하고,
상기 N-채널 트랜지스터의 게이트 단자는 상기 N-채널 트랜지스터의 소스 단자 또는 드레인 단자에 결합되는, 래치 회로.