KR102478168B1 - 저전력 플립플롭 회로 - Google Patents

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Abstract

플립플롭 회로의 양태들이 본 명세서에 개시된다. 일례로서, 양태들은 패스게이트, 패스게이트 인버터, 누설 보상 유닛, 및 인버터를 포함할 수 있다. 패스게이트는 플립플롭 데이터 입력 단자와 제1 노드 사이에 결합될 수 있다. 패스게이트 인버터 및 인버터는 제1 노드와 플립플롭 데이터 출력 단자 사이에 순차적으로 접속될 수 있다. 누설 보상 유닛은 제1 노드와 플립플롭 데이터 출력 단자 사이에 패스게이트 인버터 및 인버터에 병렬로 접속될 수 있다.

Description

저전력 플립플롭 회로
본 발명은 플립플롭 회로 기술분야에 관한 것으로, 상세하게는 저전력 플립플롭 회로에 관한 것이다.
플립플롭들은 "하이(high)" 값(전압 하이 또는 논리 1) 또는 "로우(low)" 값(전압 로우 또는 논리 0) 중 어느 하나를 저장하는 순차 회로들을 지칭할 수 있다. 플립플롭은 하나 이상의 입력 신호들의 값들에 의존하는 다음 값을 저장할 수 있다. 통상적으로, 플립플롭은 데이터, 클록, 세트, 및/또는 리세트 입력 신호들을 포함할 수 있다.
데이터(Data)(통상적으로, D로 지정됨) 입력 신호는, 전형적으로, 주어진 클록 에지의 수신 시에 플립플롭 내에 클록킹된다. 세트(Set)(통상적으로, S로 지정됨) 및 리세트(Reset)(통상적으로, R로 지정됨) 입력 신호들은 일반적으로 언클록킹되는데, 이는 세트 또는 리세트 신호가 활성이 될 때(예를 들어, 하이로 됨), 저장된 값은 클록 에지의 도달을 기다리지 않고서 즉시 변화한다는 것을 의미한다. 플롭은 보통 마스터-슬레이브 래치 구조이다. 각각의 래치는 논리 하이 또는 논리 로우 상태(에지 아님) 중 어느 하나 동안 활성(투과성)이다. 상승(트리거) 에지에서, 마스터 래치는 입력을 래칭하고 데이터 값을 저장할 것이며, 슬레이브 래치는 활성(투과성)이 되고 값을 출력으로 전달할 것이다. 마스터 래치에 대한 활성 상태를 0으로 가정하면, 하강 에지에서, 마스터 래치는 활성(투과성)이 되어 다음 값을 수용할 것이고, 슬레이브 래치는 마스터 래치에 의해 래칭되었던 것을 래칭하여, 마스터 래치에 저장되었던 값을 계속해서 출력할 것이다. 따라서, 출력은 각각의 트리거링 에지에서만 변화할 것이다. 활성 세트 신호는, 이전에 저장된 값에도 불구하고, 저장된 값(통상적으로, Q로 지정됨)을 하이가 되게 한다. 활성 리세트 신호는, 이전에 저장된 값에도 불구하고, 저장된 값(Q)을 로우가 되게 한다. 세트/리세트 플립플롭들(즉, 세트 및 리세트 입력 신호들 둘 다를 갖는 플립플롭들)에서, 세트 및 리세트 신호들은, 전형적으로, 그들 중 최대한 하나가 임의의 주어진 시간에 활성일 수 있게 하도록 제한된다. 플립플롭이 현대 디지털 설계들의 기초 구축 블록이므로, 항상, 그의 전력 소비 및 영역을 최소화시킬 필요가 있다. 그의 전력 소비 및 영역을 종래의 설계들에 비해 감소시킬 플립플롭 설계가 제안된다.
다음은 하나 이상의 양태들의 간략한 발명의 내용을 제시하여 그러한 양태들의 기본 이해를 제공한다. 이러한 발명의 내용은 모든 고려되는 양태들의 광범위한 개요가 아니며, 모든 양태들의 핵심적 또는 중요한 요소들을 확인하고자 하거나 임의의 또는 모든 양태들의 범주를 기술하고자 하는 것이 아니다. 그의 유일한 목적은 하나 이상의 양태들의 일부 개념들을 나중에 제시되는 더 상세한 설명에 대한 도입부로서 간략한 형태로 제시하는 것이다.
본 개시내용은 플립플롭 회로들의 예들을 제시한다. 예시적인 플립플롭 회로는 플립플롭 데이터 입력 단자 및 플립플롭 데이터 출력 단자를 포함할 수 있다. 예시적인 플립플롭 회로는 제1 클록 신호 및 제2 클록 신호를 제공하는 클록 단자 - 제2 클록 신호는 제1 클록 신호의 역(inverse)임 - 를 추가로 포함할 수 있다. 게다가, 예시적인 플립플롭 회로는 플립플롭 데이터 입력 단자와 제1 노드 사이에 결합되는 패스게이트(passgate)를 포함할 수 있다. 패스게이트는 제1 P-채널 게이트 단자 및 제1 N-채널 게이트 단자를 포함할 수 있다. 제1 P-채널 게이트 단자 및 제1 N-채널 게이트 단자는 각각 제1 클록 신호 및 제2 클록 신호에 접속될 수 있다.
예시적인 플립플롭 회로는 제1 노드와 제2 노드 사이에 결합되는 패스게이트 인버터를 추가로 포함할 수 있다. 패스게이트 인버터는 제1 P-채널 트랜지스터, 제2 P-채널 트랜지스터, 제1 N-채널 트랜지스터, 및 제2 N-채널 트랜지스터를 포함할 수 있다. 제1 P-채널 트랜지스터 및 제2 N-채널 트랜지스터는 제1 노드에 접속될 수 있다. 제2 P-채널 트랜지스터는 제2 클록 신호에 접속될 수 있고, 제1 N-채널 트랜지스터는 제1 클록 신호에 접속될 수 있다.
예시적인 플립플롭 회로는 제2 노드와 플립플롭 데이터 출력 단자 사이에 접속되는 인버터를 추가로 포함할 수 있다.
또한, 예시적인 플립플롭 회로는 제1 노드와 플립플롭 데이터 출력 단자 사이에 결합되는 하나 이상의 누설 보상 유닛들을 포함할 수 있다. 누설 보상 유닛들 각각은 제3 P-채널 트랜지스터 및 제3 N-채널 트랜지스터를 포함할 수 있다.
전술한 사항 및 관련된 목적들의 달성을 위해, 하나 이상의 양태들은 이하에서 충분히 설명되고 청구범위에서 특히 지적되는 특징부들을 포함한다. 다음의 설명 및 첨부된 도면은 하나 이상의 양태들의 소정의 예시적인 특징부들을 상세히 설명한다. 그러나, 이러한 특징부들은 다양한 양태들의 원리들이 채용될 수 있는 다양한 방식들 중 아주 조금만을 나타낼 수 있고, 이러한 설명은 모든 그러한 양태들 및 그들의 등가물들을 포함하고자 한다.
개시된 양태들은 개시된 양태들을 예시하기 위해 그리고 그들을 제한하지 않기 위해 제공되는 첨부된 도면과 함께 이하에서 설명될 것이며, 여기서 동일한 명칭들은 동일한 요소들을 나타낸다.
도 1은 종래의 플립플롭 회로를 예시하는 블록도이다.
도 2는 다른 종래의 플립플롭 회로를 예시하는 블록도이다.
도 3은 다른 종래의 플립플롭 회로를 예시하는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 플립플롭 회로를 예시하는 블록도이다.
도 5는 도 4의 플립플롭 회로의 신호들을 예시하는 타이밍도이다.
도 6은 본 발명들의 하나 이상의 실시예들에 따른 플립플롭 회로를 예시하는 블록도이다.
다양한 양태들이 이제 도면을 참조하여 설명된다. 다음의 설명에서, 설명을 목적으로, 하나 이상의 양태들의 완전한 이해를 제공하기 위해 많은 특정 상세사항들이 설명된다. 그러나, 그러한 양태(들)가 이들 특정 세부사항들 없이 실시될 수 있다는 것은 명백할 수 있다.
플립플롭 회로들은 패스게이트들에 의해 분리되는 2개의 래치들을 포함하도록 설계될 수 있다. 예를 들어, 도 1은 순차적으로 함께 결합되는 패스게이트(102), 래치(120), 패스게이트(106), 및 래치(122)를 포함하는 종래의 플립플롭 회로(100)를 도시한다. 패스게이트는 패스 게이트 또는 송신 게이트로도 지칭될 수 있다. 패스게이트의 N-채널 단자 및 P-채널에 결합되는 신호에 따라, 패스게이트는 닫힌 상태("접속된 상태"로도 지칭될 수 있음) 또는 열린 상태 중 어느 하나일 수 있다. 예를 들어, 플립플롭 회로(100)의 패스게이트(102)는 데이터 입력 단자(도 1에서 "D"로 나타냄)와 래치(120) 사이에 결합된다. 다른 패스게이트(106)가 래치(120)와 래치(122) 사이에 결합된다. 래치(120)는 한 쌍의 교차-결합된 인버터들(110, 112) 및 인버터(112)에 피드백으로 결합되는 패스게이트(104)를 포함한다. 래치(120)와 유사하게, 래치(122)는 다른 쌍의 교차-결합된 인버터들(114, 116) 및 인버터(116)에 결합되는 패스게이트(108)를 포함한다. 도 1에 도시된 바와 같이, 클록 신호(CK)는 반전되어, 패스게이트들(102, 104, 106, 108)의 각자의 N-채널 단자들에 제공되는 반전된 클록 신호(CPB)를 생성한다. 반전된 클록 신호(CPB)는 추가로 반전되어, 클록 펄스(CP)를 생성할 수 있다. 클록 펄스(CP)는 패스게이트들(102, 104, 106, 108)의 각자의 P-채널 단자들에 제공될 수 있다.
일부 예들에서, 도 1의 종래의 플립플롭 회로는 정확한 신호들을 생성하도록 적절히 기능할 수 있다. 그러나, 패스게이트들(104, 108) 및 인버터들(112, 116)은 높은 전력 소비를 야기할 수 있다. 추가 전력 소비는 패스게이트 및 인버터의 논리 동작에 의한 클록 분포 네트워크 상의 추가 부하걸림에서 비롯된다. 따라서, 피드백 구조가 없는 다른 종래의 플립플롭 회로가 제안되었다.
도 2는 다른 종래의 플립플롭 회로(200)를 예시하는 블록도이다. 플립플롭 회로(200)는 패스게이트(202), 인버터(204), 패스게이트(206), 및 인버터(208)를 포함할 수 있다. 패스게이트(202), 인버터(204), 패스게이트(206), 및 인버터(208)는 순차적으로 접속될 수 있다. 도시된 바와 같이, 플립플롭(200)은 노드(B1)와 노드(B2) 사이에 피드백 루프를 포함하지 않는다. 그 결과, 노드(B1)에서의 전압은 패스게이트(202)로부터의 또는 그로의 누설로 인해 불안정할 수 있고, 플립플롭 회로(200)의 데이터 출력 단자("A2" 및 "Q"로 나타냄)에 부정확한 데이터 값들을 야기할 수 있다.
도 3은 다른 종래의 플립플롭 회로(300)를 예시하는 블록도이다. 도시된 바와 같이, 플립플롭 회로(300)는 패스게이트(302), 패스게이트 인버터(303), 및 인버터(312)를 포함할 수 있다. 일부 예들에서, 패스게이트(302), 패스게이트 인버터(303), 및 인버터(312)는 순차적으로 접속될 수 있다. 패스게이트 인버터(303)는 패스게이트(302)와 인버터(312) 사이에 접속될 수 있다. 일부 예들에서, 패스게이트 인버터(303)는 2개의 P-채널 트랜지스터들(304, 306) 및 2개의 N-채널 트랜지스터들(308, 310)을 포함할 수 있다. P-채널 트랜지스터(304)의 게이트 단자 및 N-채널 트랜지스터(310)의 게이트 단자는 노드(B1)에 접속될 수 있다. P-채널 트랜지스터(306)의 게이트 단자는 반전된 클록 신호(CPB)에 접속될 수 있고, N-채널 트랜지스터(308)의 게이트 단자는 클록 신호(CK) 또는 클록 펄스(CP)에 접속될 수 있다.
또한, P-채널 트랜지스터(304)의 소스 단자 또는 드레인 단자는 전원 단자(VDD)에 접속될 수 있다. N-채널 트랜지스터(310)의 소스 단자 또는 드레인 단자는 접지 단자에 접속될 수 있다. P-채널 트랜지스터(306) 및 N-채널 트랜지스터(308)는 그들의 소스 단자들 또는 드레인 단자들을 통해 접속될 수 있고, 노드(B2)에 추가로 접속될 수 있다.
플립플롭 회로(300)는 플립플롭 회로(200)에 비해 더 낮은 전력 소비를 유도할 수 있다. 또한, 클록 펄스(CP) 또는 클록 신호(CK)가 로우("0")이고 반전된 클록 신호(CPB)가 하이("1")일 때의 시간 간격에서, P-채널 트랜지스터들(304, 306)로부터의 누설 전류는 노드(B2)에서의 전압이 증가하게 할 수 있지만; N-채널 트랜지스터들(308, 310)로부터의 누설 전류는 노드(B2)에서의 전압이 감소하게 할 수 있다. 이와 같이, 노드(B2)에서의 전압은 일정 기간 동안 안정화될 수 있다. 그 기간은 추가 커패시턴스로 연장될 수 있다. 그러나, 노드(B1)에서의 전압을 안정화시킬 피드백 구조가 없기 때문에, 노드(B1)에서의 전압은 비교적 불안정할 수 있다.
도 4는 본 발명의 일 실시예에 따른 플립플롭 회로(400)를 예시하는 블록도이다. 도시된 바와 같이, 플립플롭 회로(400)는 패스게이트(402), 누설 보상 유닛(404), 패스게이트 인버터(406), 및 인버터(408)를 포함할 수 있다. 패스게이트(402), 패스게이트 인버터(406), 및 인버터(408)는 순차적으로 접속될 수 있다. 다시 말하면, 패스게이트(402)는 플립플롭 데이터 입력 단자와 제1 노드(B1) 사이에 접속될 수 있다. 패스게이트 인버터(406)는 제1 노드(B1)와 제2 노드(B2) 사이에 접속될 수 있다. 인버터(408)는 노드(B2)와 플립플롭 데이터 출력 단자(A2/Q) 사이에 접속될 수 있다. 누설 보상 유닛(404)은 플립플롭 데이터 출력 단자(A2/Q)와 제1 노드(B1) 사이에서 패스게이트 인버터(406) 및 인버터(408)에 병렬로 접속될 수 있다.
일부 예들에서, 패스게이트(402)의 P-채널 단자는 클록 펄스(CP) 신호들에 결합될 수 있고, 패스게이트(402)의 N-채널 단자는 반전된 클록 신호들(CPB)에 결합될 수 있다.
패스게이트 인버터(306)와 유사하게, 패스게이트 인버터(406)는 또한 P-채널 트랜지스터(410), P-채널 트랜지스터(412), N-채널 트랜지스터(414), 및 N-채널 트랜지스터(416)를 포함할 수 있다. 일부 예들에서, P-채널 트랜지스터(410), P-채널 트랜지스터(412), N-채널 트랜지스터(414), 및 N-채널 트랜지스터(416)는 순차적으로 접속될 수 있다. P-채널 트랜지스터(410)의 게이트 단자 및 N-채널 트랜지스터(416)의 게이트 단자는 제1 노드(B1)에 접속될 수 있다. P-채널 트랜지스터(410)의 소스 또는 드레인 단자는 전원 단자(VDD)에 접속될 수 있고; N-채널 트랜지스터(416)의 소스 또는 드레인 단자는 접지 단자에 접속될 수 있다.
예들과 관련하여, P-채널 트랜지스터(412)의 게이트 단자는 반전된 클록 신호(CPB)에 접속될 수 있고, N-채널 트랜지스터(414)의 게이트 단자는 클록 펄스(CP)에 접속될 수 있다. P-채널 트랜지스터(412) 및 N-채널 트랜지스터(414)는 소스 또는 드레인 단자들을 통해 제2 노드(B2)와 접속될 수 있다.
플립플롭 회로(300)와는 달리, 플립플롭 회로(400)는 제1 노드(B1)와 플립플롭 데이터 출력 단자(A2/Q) 사이에 접속되는 적어도 하나의 누설 보상 유닛(404)을 포함할 수 있다. 적어도 하나의 예에서, 누설 보상 유닛(404)은 순차적으로 접속될 수 있는 P-채널 트랜지스터(418) 및 N-채널 트랜지스터(420)를 포함할 수 있다. P-채널 트랜지스터(418) 및 N-채널 트랜지스터(420)의 게이트 단자들은 플립플롭 데이터 출력 단자(A2/Q)에 접속될 수 있다. P-채널 트랜지스터(418)의 소스 또는 드레인 단자는 제1 노드(B1)에 접속될 수 있다.
클록 펄스(CP)가 하이("1")이고 반전된 클록 신호(CPB)가 로우("0")일 때의 시간 간격에서, 패스게이트(402)로부터의 누설 전류는 제1 노드(B1)에서의 전압이 증가하게 할 수 있다. 따라서, 제1 노드(B1) 및 플립플롭 데이터 출력 단자(A2/Q)에서의 전압들은 더 이상 동일하지 않을 수 있는데, 이는 누설 보상 유닛(404)에 누설을 추가로 야기할 수 있다. 이어서, 누설 보상 유닛(404)에서의 누설은 제1 노드(B1)에서의 전압을 감소시킬 수 있다. 따라서, 제1 노드(B1)에서의 전압은 정확한 값으로 조정될 수 있다.
유사하게, 패스게이트(402)로부터의 누설 전류가 제1 노드(B1)에서의 전압이 감소하게 할 때, 제1 노드(B1) 및 플립플롭 데이터 출력 단자(A2/Q)에서의 전압들은 더 이상 동일하지 않을 수 있다. 누설 보상 유닛(404)에서의 누설은 제1 노드(B1)에서의 전압을 증가시킬 수 있다. 이어서, 제1 노드(B1)에서의 전압은, 유사하게, 정확한 값으로 조정될 수 있다.
도 5는 도 4의 플립플롭 회로의 신호들을 예시하는 타이밍도이다.
도시된 바와 같이, 시점(T1) 이전에, 패스게이트 인버터(406)로부터의 누설 전류로 인해, 노드(B2)에서의 전압은 시점(T1) 때까지 점진적으로 강하할 수 있다. 시점(T2)에서, 클록 신호(CK) 및 클록 펄스(CP)는 하이이고 반전된 클록 신호(CPB)는 로우이며, 패스게이트(402)에서의 누설 전류는 제1 노드(B1)에서의 전압이 감소하게 할 수 있다. 그러나, 제1 노드(B1)와 플립플롭 데이터 출력 단자(A2/Q)의 전압들의 차이는 누설 보상 유닛(404)에서 누설을 야기할 수 있고, 추가로, (T2와 T3 사이에 점선으로 도시된 바와 같이) 제1 노드(B1)에서의 전압이 강하하는 것을 방지할 수 있다. 따라서, 제1 노드(B1)에서의 전압은, 예시된 바와 같이, 시점(T2) 내지 시점(T3)에서 하이로서 유지될 수 있다.
유사하게, 시점(T3)과 시점(T4) 사이에서, 패스게이트 인버터(406)로부터의 누설 전류로 인해, 노드(B2)에서의 전압은 시점(T4) 때까지 점진적으로 상승할 수 있다.
또한, 시점(T5)과 시점(T6) 사이에서, 클록 신호(CK) 및 클록 펄스(CP)는 하이이고 반전된 클록 신호(CPB)는 로우이며, 패스게이트(402)에서의 누설 전류는 제1 노드(B1)에서의 전압이 증가하게 할 수 있다. 제1 노드(B1)와 플립플롭 데이터 출력 단자(A2/Q)의 전압들의 차이는 누설 보상 유닛(404)에서 누설을 야기할 수 있고, 추가로, (T5와 T6 사이에 점선으로 도시된 바와 같이) 제1 노드(B1)에서의 전압이 증가하는 것을 방지할 수 있다.
도 6은 본 발명들의 하나 이상의 실시예들에 따른 플립플롭 회로(600)를 예시하는 블록도이다.
도시된 바와 같이, 플립플롭 회로(600)는 도 4에 따른 플립플롭 회로(400)와 유사한 컴포넌트들을 포함할 수 있다. 플립플롭 회로(600)는 하나 이상의 누설 보상 유닛들(604)을 포함할 수 있다. 예를 들어, 누설 보상 유닛들은 서로 직렬로, 서로 병렬로, 또는 임의의 배열로 접속될 수 있다. 누설 보상 유닛들(604) 각각은 P-채널 트랜지스터 및 N-채널 트랜지스터를 포함할 수 있다. P-채널 트랜지스터 및 N-채널 트랜지스터의 게이트 단자들은 제1 노드(B1), 플립플롭 데이터 출력 단자(A2/Q), 또는 다른 누설 보상 유닛들에 함께 접속될 수 있다.
이전의 설명은 당업자가 본 명세서에서 설명된 다양한 양태들을 실시할 수 있도록 제공된다. 이러한 양태들에 대한 다양한 변형들은 당업자에게 용이하게 자명할 것이고, 본 명세서에서 정의된 포괄적 원리들은 다른 양태들에 적용될 수 있다. 따라서, 청구범위는 본 명세서에 나타낸 양태들로 제한되도록 의도되는 것이 아니라, 언어 청구범위와 일치하는 전체 범주에 부합될 것이며, 여기서 단수형의 요소에 대한 언급은, 달리 특별히 진술되지 않는 한, "유일무이한 것"을 의미하도록 의도되는 것이 아니라, 오히려 "하나 이상"을 의미하도록 의도된다. 달리 특별히 진술되지 않는 한, "일부"라는 용어는 하나 이상을 지칭한다. 당업자에게 알려져 있거나 추후에 알려지게 될 본 명세서에서 설명된 다양한 양태들의 요소들에 대한 모든 구조적 및 기능적 등가물들은 명백히 본 명세서에 참고로 포함되고, 청구범위에 의해 포괄되도록 의도된다. 더욱이, 본 명세서에 개시된 어떠한 것도 그러한 개시내용이 청구범위에서 명시적으로 인용되는지의 여부와는 관계없이 공공으로 전용되도록 의도되지 않는다. 어떠한 청구항 요소도, 그 요소가 "~ 위한 수단"이라는 구절을 사용하여 명백히 인용되지 않는 한, 수단+기능으로서 이해되어서는 안 된다.
더욱이, "또는"이라는 용어는 배타적 "또는"이라기보다는 포괄적 "또는"을 의미하도록 의도된다. 즉, 달리 또는 맥락상 명백히 특정되지 않는 한, "X는 A 또는 B를 채용한다"라는 구절은 자연스러운 포괄적 치환들 중 임의의 것을 의미하도록 의도된다. 즉, "X는 A 또는 B를 채용한다"라는 구절은 다음의 예들 중 임의의 것에 의해 만족된다: X는 A를 채용한다; X는 B를 채용한다; 또는 X는 A와 B 둘 다를 채용한다. 게다가, 본 출원 및 첨부된 청구범위에서 사용되는 바와 같은 부정관사("a", "an")는, 일반적으로, 단수형으로 지시되는 것으로 달리 특정되거나 맥락상 명백하지 않는 한, "하나 이상"을 의미하는 것으로 이해되어야 한다.

Claims (11)

  1. 플립플롭 회로로서,
    플립플롭 데이터 입력 단자 및 플립플롭 데이터 출력 단자;
    제1 클록 신호 및 제2 클록 신호를 제공하는 클록 단자 - 상기 제2 클록 신호는 상기 제1 클록 신호의 역(inverse)임 -;
    상기 플립플롭 데이터 입력 단자와 제1 노드 사이에 결합되는 패스게이트(passgate)
    - 상기 패스게이트는 제1 P-채널 게이트 단자 및 제1 N-채널 게이트 단자를 포함하고,
    상기 제1 P-채널 게이트 단자 및 상기 제1 N-채널 게이트 단자는 각각 상기 제1 클록 신호 및 상기 제2 클록 신호에 접속됨 -;
    상기 제1 노드와 제2 노드 사이에 결합되는 패스게이트 인버터
    - 상기 패스게이트 인버터는 제1 P-채널 트랜지스터, 제2 P-채널 트랜지스터, 제1 N-채널 트랜지스터, 및 제2 N-채널 트랜지스터를 포함하고,
    상기 제1 P-채널 트랜지스터 및 상기 제2 N-채널 트랜지스터는 상기 제1 노드에 접속되고,
    상기 제2 P-채널 트랜지스터는 상기 제2 클록 신호에 접속되고,
    상기 제1 N-채널 트랜지스터는 상기 제1 클록 신호에 접속됨 -;
    상기 제2 노드와 상기 플립플롭 데이터 출력 단자 사이에 결합되는 인버터; 및
    상기 제1 노드와 상기 플립플롭 데이터 출력 단자 사이에 결합되는 하나 이상의 누설 보상 유닛들 - 상기 하나 이상의 누설 보상 유닛들 각각은 제3 P-채널 트랜지스터 및 제3 N-채널 트랜지스터를 포함함 - 을 포함하는, 플립플롭 회로.
  2. 제1항에 있어서,
    상기 제1 P-채널 트랜지스터의 게이트 단자는 상기 제1 노드에 접속되는, 플립플롭 회로.
  3. 제1항에 있어서,
    상기 제2 N-채널 트랜지스터의 게이트 단자는 상기 제1 노드에 접속되는, 플립플롭 회로.
  4. 제1항에 있어서,
    상기 제2 P-채널 트랜지스터의 게이트 단자는 상기 제2 클록 신호에 접속되는, 플립플롭 회로.
  5. 제1항에 있어서,
    상기 제1 N-채널 트랜지스터의 게이트 단자는 상기 제1 클록 신호에 접속되는, 플립플롭 회로.
  6. 제1항에 있어서,
    상기 제3 P-채널 트랜지스터 및 상기 제3 N-채널 트랜지스터의 게이트 단자들은 상기 플립플롭 데이터 출력 단자에 접속되고,
    상기 제3 P-채널 트랜지스터는 상기 제1 노드에 접속되고,
    상기 제3 N-채널 트랜지스터는 상기 플립플롭 데이터 출력 단자에 접속되는, 플립플롭 회로.
  7. 제1항에 있어서,
    상기 제3 P-채널 트랜지스터 및 상기 제3 N-채널 트랜지스터의 게이트 단자들은 상기 플립플롭 데이터 출력 단자에 접속되고,
    상기 제3 N-채널 트랜지스터는 상기 제1 노드에 접속되고,
    상기 제3 P-채널 트랜지스터는 상기 플립플롭 데이터 출력 단자에 접속되는, 플립플롭 회로.
  8. 삭제
  9. 삭제
  10. 제1항에 있어서,
    상기 하나 이상의 누설 보상 유닛들은 서로 직렬로 접속되는, 플립플롭 회로.
  11. 제1항에 있어서,
    상기 하나 이상의 누설 보상 유닛들은 서로 병렬로 접속되는, 플립플롭 회로.


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