JP4782573B2 - データ保持回路、スキャンチェーン回路、半導体集積回路およびそのプロセスばらつき判別方法 - Google Patents
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Description
ドライブインバータとフィードバックインバータの巡回的接続からなるラッチ回路と、
前記ラッチ回路の少なくとも1つのラッチノードに接続された電流源とを備え、
前記ドライブインバータまたはフィードバックインバータを構成している判別対象MOSトランジスタに流れる電流の前記電流源に流れる電流に対する大小関係を、前記ラッチノードに保持されているデータ値の反転の有無に基づいて判別するように構成されているものである。ドライブインバータとフィードバックインバータとの巡回的接続とは、ドライブインバータの出力端子にフィードバックインバータの入力端子が接続され、フィードバックインバータの出力端子にドライブインバータの入力端子が接続されていることである。
ドライブインバータとフィードバックインバータの巡回的接続からなるラッチ回路を備え、
前記ラッチ回路を構成する少なくともいずれか一方のインバータは、複数のMOSトランジスタが縦積み構成されており、
前記ラッチ回路のラッチノードに保持されているデータ値の反転の有無に基づいて、前記ドライブインバータまたはフィードバックインバータを構成している判別対象MOSトランジスタのプロセス特性を判別するように構成されているものである。特別な電流源は接続されていない。
ドライブインバータとフィードバックインバータの巡回的接続からなるラッチ回路と、
前記ラッチ回路を構成する少なくともいずれか一方のインバータは、NMOSトランジスタのゲート長とPMOSトランジスタのゲート長が異なる長さで形成され、
前記ラッチ回路のラッチノードに保持されているデータ値の反転の有無に基づいて、前記ドライブインバータまたはフィードバックインバータを構成している判別対象MOSトランジスタのプロセス特性を判別するように構成されているものである。特別な電流源は接続されていない。
マスターラッチ回路とスレーブラッチ回路との組み合わせからなるスキャンフリップフロップ回路のチェーンからなり、
前記スキャンフリップフロップ回路の少なくとも1つにおいて、前記マスターラッチ回路または前記スレーブラッチ回路またはその両方が上記いずれかのデータ保持回路に構成されているものである。これによれば、データ保持回路によるプロセス特性判別結果をスキャンチェーン回路で出力することが可能となり、プロセスばらつき結果を容易にモニタすることができる。
マスターラッチ回路とスレーブラッチ回路との組み合わせからなるスキャンフリップフロップ回路のチェーンからなり、
前記スキャンフリップフロップ回路の少なくとも1つにおいて、前記マスターラッチ回路の出力端子がマルチプレクサ回路の一方の入力端子に接続され、上記いずれかのデータ保持回路の出力端子が前記マルチプレクサ回路の入力端子のもう一方に接続され、前記マルチプレクサ回路の出力端子が前記スレーブラッチ回路の入力端子に接続されているものである。
マスターラッチ回路とスレーブラッチ回路との組み合わせからなるスキャンフリップフロップ回路のチェーンからなり、
前記スキャンフリップフロップ回路の少なくとも1つにおいて、前記マスターラッチ回路の次段の前記スレーブラッチ回路の出力端子がマルチプレクサ回路の一方の入力端子に接続され、上記いずれかのデータ保持回路の出力端子が前記マルチプレクサ回路の入力端子のもう一方に接続され、前記マルチプレクサ回路の出力端子が前記スキャンフリップフロップ回路の出力端子にされているものである。
上記いずれかのスキャンチェーン回路を含む回路ブロックと、
前記スキャンチェーン回路におけるデータ保持回路が保持するデータ値に基づいてプロセス特性情報を判別するプロセス特性判別回路と、
前記プロセス特性判別回路の判別結果に基づいて前記回路ブロックを構成するデバイスの特性を調整するフィードバック回路とを備えたものである。
上記いずれかのスキャンチェーン回路を具備し、前記各スキャンチェーン回路が互いに接続された複数の回路ブロックと、
前記複数の回路ブロックにおけるデータ保持回路が保持するデータ値に基づいてプロセス特性情報を判別するプロセス特性判別回路と、
前記各回路ブロックそれぞれに対応し、前記プロセス特性判別回路の判別結果に基づいて前記各回路ブロックを構成するデバイスの特性を調整する複数のフィードバック回路とを備えたものである。
上記いずれかのスキャンチェーン回路を含む回路ブロックと、
前記スキャンチェーン回路を含む半導体チップの外部に配置され、前記スキャンチェーン回路におけるデータ保持回路が保持するデータ値を保持する記憶装置とを備えたものである。
図1(a)は本発明の実施の形態におけるデータ保持回路の基本的な構成例を示す回路図である。このデータ保持回路は、ラッチ回路の通常の動作を行うとともに、プロセスばらつきをモニタする機能を有している。PMOSトランジスタQP1とNMOSトランジスタQN1とでラッチ回路におけるドライブインバータDIを構成している。ゲート部に丸印が付されるMOSFETはPチャネル型であり、ゲートに丸印が付されないMOSFETはNチャネル型である。FIはラッチ回路におけるフィードバックインバータ、TGはクロック信号によってON/OFFするトランスファーゲート、I1は電流源である。ドライブインバータDIの出力側とフィードバックインバータFIの入力側とのラッチノードに電流源I1が接続されている。すなわち、ドライブインバータDIとフィードバックインバータFIの巡回的接続からなるラッチ回路と、ラッチ回路の1つのラッチノードa1に接続された電流源I1とを備えている。ラッチ回路のラッチ部(ドライブインバータDIとフィードバックインバータFIとトランスファーゲートTG)以外の回路素子については、説明を省略する。以下では、トランスファーゲートTGはON状態で、ラッチ回路はデータを保持している状態であるとする。
図2(a)に示す回路構成は、図1の場合の電流源I1に代えて、PMOSトランジスタで構成された電流源I2を用いるものである。電流源I2は、PMOSトランジスタのドレイン端子がラッチノードa1に接続され、ソース端子とゲート端子が高電位側電源に接続された構成である。このため、電流源I2のPMOSトランジスタはOFFの状態になり、ドライブインバータDIのNMOSトランジスタQN1のON電流と比べて電源電圧依存性は小さくなる特性になる。この場合の判別対象はNMOSトランジスタQN1である。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
図3(a)に示す回路構成は、図2の場合のPMOSトランジスタで構成された電流源I2に代えて、NMOSトランジスタで構成された電流源I3を用いるものである。電流源I3は、NMOSトランジスタのドレイン端子がラッチノードa1に接続され、ソース端子とゲート端子は低電位側電源に接続されている。この場合の判別対象はPMOSトランジスタQP1である。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
図4(a)に示す回路構成は、ラッチノードa1に接続される電流源I4がPMOSトランジスタで構成され、そのPMOSトランジスタのドレイン端子とソース端子が高電位側電源に接続され、ゲート端子がラッチノードa1に接続されている。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
図5(a)に示す回路構成は、ラッチノードa1に接続される電流源I5がNMOSトランジスタで構成され、そのNMOSトランジスタのドレイン端子とソース端子が低電位側電源に接続され、ゲート端子がラッチノードa1に接続されている。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
図6(a)に示す回路構成は、ラッチノードa1に接続される電流源R1が抵抗素子で実現されている。その抵抗素子の一端が高電位側電源に接続され、もう一端がラッチノードa1に接続されている。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
図7(a)に示す回路構成は、電流源R2が低電位側電源に接続された抵抗素子で構成されている。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
図8(a)に示す回路構成は、電流源I1とラッチノードa1の間にMOSトランジスタスイッチQSが挿入されている。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
図9(a)に示す回路構成は、ラッチ回路を構成するドライブインバータDIのPMOSトランジスタの縦積み段数を増やし、PMOSトランジスタ群QQPとしている。PMOSトランジスタ群QQPのON電流Ion_pの特性曲線を低い側にシフトさせてNMOSトランジスタのOFF電流Ioff_nの特性曲線に対して交わる点を持たせている。特別な電流源は接続されていない。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
図10(a)に示す回路構成は、ドライブインバータDIを構成するPMOSトランジスタQP1のゲート長LpとNMOSトランジスタQN1のゲート長Lnを異なる長さにした構成である。例えば、PMOSトランジスタのゲート長Lpの方を大きくすることで、図10(b)で示すようにPMOSトランジスタQP1のON電流Ion_n(Typical)の特性曲線とNMOSトランジスタQN1のOFF電流Ioff_nの特性曲線が交わる点を持つことになる。特別な電流源は接続されていない。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
チップ内において、複数のスキャンフリップフロップ回路がチェーンに接続され、スキャンチェーンを構成している。図11はスキャンチェーンにおける1つのスキャンフリップフロップ回路1を示す。スキャンフリップフロップ回路1は、マスターラッチ回路2とスレーブラッチ回路3からなり、マスターラッチ回路2またはスレーブラッチ回路3またはその両方が図1〜図10で説明したデータ保持回路のいずれかで構成されている。
図12に示すスキャンフリップフロップ回路1aは、マスターラッチ回路2、スレーブラッチ回路3、データ保持回路4およびマルチプレクサ回路5で構成され、マルチプレクサ回路5がマスターラッチ回路2の出力とデータ保持回路4の出力を制御信号6によって選択し、スレーブラッチ回路3に出力するように構成されている。データ保持回路4は、図1〜図10で説明したいずれかのものが用いられる。
図13に示すスキャンフリップフロップ回路1bは、マスターラッチ回路2、スレーブラッチ回路3、データ保持回路4およびマルチプレクサ回路5で構成され、マスターラッチ回路2とスレーブラッチ回路3とはシリーズに接続され、マルチプレクサ回路5がスレーブラッチ回路3の出力とデータ保持回路4の出力を制御信号6によって選択し、外部に出力するように構成されている。データ保持回路4は、図1〜図10で説明したいずれかのものが用いられる。
図14に示す回路構成は、マルチプレクサ回路5はスキャンフリップフロップ回路1cの出力とデータ保持回路4の出力を制御信号6によって選択し、次段のスキャンフリップフロップ回路1dに出力するように構成されている。
図15は、プロセスばらつきの判別方法を示す。これは、図1〜図10のデータ保持回路4に適用可能である。
図16は、1条件に代えて、複数の電圧条件で測定するものである。複数の電圧条件で測定することにより、より詳細のプロセスばらつきの程度を判別することが可能となる。
図17に示す半導体チップにおいて、11は半導体チップ、12はデータ保持回路が含まれる回路ブロック、13は図11〜図14のいずれかのスキャンチェーン回路、14はプロセスばらつきをモニタした結果からプロセスばらつきを判別し、フィードバック回路15に指示を与えるプロセス特性判別回路、15はプロセス特性判別回路14の指示の内容をうけて回路ブロック12のデバイス特性の改善を図る機能を持つフィードバック回路である。
図18に示す半導体チップは、図11〜図14で示すいずれか複数のスキャンチェーン回路13a,13bが配線16で相互接続されている。この構成により、プロセスモニタ回路からプロセス特性判別回路14への配線リソースを減らし、また、プロセス特性判別回路の削減も可能となる。
図19に示す回路構成は、プロセス特性判別回路14を半導体チップ11bの外に配置したものである。プロセス特性判別回路14は、半導体チップ11bの動作テスト時に動作し、その測定結果を受けて、フィードバック回路15へ指示を与える。指示結果はフィードバック回路15のレジスタに記録する。また、このプロセス特性判別回路14はプロセスばらつきをモニタするデータ保持回路を搭載する半導体チップとは別の半導体チップで製造され、製品上で接続されることもできる。
図20に示す回路構成は、図11〜図14のいずれかのスキャンチェーン回路13を実装している複数の半導体チップの外側に記憶装置17が配置されている。各半導体チップ11がそれぞれ出力する2値データを記憶装置17に保持させる。この構成により、記憶装置17に蓄えられたデータをPCM(Process Control Monitor)同様の使い方で、デバイス製造工程の管理に役立てることが可能となる。
図21に示す回路構成は、図17に示すブロック12の複数を1つの半導体チップ11内に実装したものである。例えばチャネル注入濃度や酸化膜などのプロセス条件が異なると、回路ブロック間のプロセスばらつき傾向が互いに相関がなく、独立している場合がある。このような場合においても、各々の回路ブロックに備わるフィードバック回路15が、その各々の回路ブロックに適した動作をするので、デバイス特性の改善を図ることができる。
図22に示す回路構成は、プロセス特性判別回路14の指示を受けてフィードバック回路15が回路ブロック12の電圧を調整し、トランジスタの特性を改善させるものである。例えば、回路ブロック12を構成するMOSトランジスタの電流能力が小さく製造された場合、そのプロセス情報を受けてフィードバック回路15が電源電圧をVDD1に上げることで、MOSトランジスタの電流能力を設計値(Typical)にすることが可能となる。
図23に示す回路構成は、基板バイアスを制御することでMOSトランジスタの特性を改善させるものである。例えば、回路ブロックを構成するMOSトランジスタが“Slow”で製造された場合、そのプロセス情報を受けてフィードバック回路15が基板バイアスをフォワードボディバイアスにすることで、MOSトランジスタの電流能力を設計値(Typical)にすることが可能となる。
2 マスターラッチ回路
3 スレーブラッチ回路
4 データ保持回路
5 マルチプレクサ回路
11,11a,11b 半導体チップ
12 回路ブロック
13,13a,13b スキャンチェーン回路
14 プロセス特性判別回路
15,15a,15b フィードバック回路
17 記憶装置
a1,a2 ラッチノード
DI ドライブインバータ
FI フィードバックインバータ
I1〜I5 電流源
Ln NMOSトランジスタのゲート長
Lp PMOSトランジスタのゲート長
QP1 ドライブインバータのPMOSトランジスタ
QN1 ドライブインバータのNMOSトランジスタ
QS MOSトランジスタスイッチ
QQP 縦積み構成のPMOSトランジスタ
R1,R2 抵抗素子からなる電流源
TG トランスファーゲート
VDD1 フィードバック回路が出力する回路ブロックの電源電圧
VBP1 フィードバック回路が出力するPMOSトランジスタの基板バイアス
VBN1 フィードバック回路が出力するNMOSトランジスタの基板バイアス
Ion_n NMOSトランジスタのON電流
Ion_p PMOSトランジスタのON電流
Ioff_n NMOSトランジスタのOFF電流
Ioff_p PMOSトランジスタのOFF電流
Fast プロセスの仕上がり(ドレインーソース間電流が設計値より大)
Slow プロセスの仕上がり(ドレインーソース間電流が設計値より小)
Typical プロセスの仕上がり(ドレインーソース間電流が設計値)
Claims (23)
- ドライブインバータとフィードバックインバータの巡回的接続からなるラッチ回路と、
前記ラッチ回路の少なくとも1つのラッチノードに接続された電流源とを備え、
前記ドライブインバータまたはフィードバックインバータを構成している判別対象MOSトランジスタに流れる電流の前記電流源に流れる電流に対する大小関係を、前記ラッチノードに保持されているデータ値の反転の有無に基づいて判別するように構成されているデータ保持回路。 - 前記電流源がPMOSトランジスタで構成され、前記PMOSトランジスタのドレイン端子が前記ラッチノードに接続され、ソース端子が高電位側電源に接続され、ゲート端子がソース端子に接続されている請求項1に記載のデータ保持回路。
- 前記電流源がNMOSトランジスタで構成され、前記NMOSトランジスタのドレイン端子が前記ラッチノードに接続され、ソース端子が低電位側電源に接続され、ゲート端子がソース端子に接続されている請求項1に記載のデータ保持回路。
- 前記電流源がPMOSトランジスタで構成され、前記PMOSトランジスタのドレイン端子とソース端子が高電位側電源に接続され、ゲート端子が前記ラッチノードに接続されている請求項1に記載のデータ保持回路。
- 前記電流源がNMOSトランジスタで構成され、前記NMOSトランジスタのドレイン端子とソース端子が低電位側電源に接続され、ゲート端子が前記ラッチノードに接続されている請求項1に記載のデータ保持回路。
- 前記電流源が抵抗素子で構成され、前記抵抗素子の一端は高電位側電源に接続され、もう一端は前記ラッチノードに接続されている請求項1に記載のデータ保持回路。
- 前記電流源が抵抗素子で構成され、前記抵抗素子の一端は低電位側電源に接続され、もう一端は前記ラッチノードに接続されている請求項1に記載のデータ保持回路。
- 前記電流源と前記ラッチノードとの間にMOSトランジスタスイッチを具備し、前記MOSトランジスタスイッチのドレイン端子は前記ラッチノードに接続され、ソース端子は前記電流源に接続され、ゲート端子は制御可能な端子である請求項1に記載のデータ保持回路。
- ドライブインバータとフィードバックインバータの巡回的接続からなるラッチ回路を備え、
前記ラッチ回路を構成する少なくともいずれか一方のインバータは、複数のMOSトランジスタが縦積み構成されており、
前記ラッチ回路のラッチノードに保持されているデータ値の反転の有無に基づいて、前記ドライブインバータまたはフィードバックインバータを構成している判別対象MOSトランジスタのプロセス特性を判別するように構成されているデータ保持回路。 - ドライブインバータとフィードバックインバータの巡回的接続からなるラッチ回路と、
前記ラッチ回路を構成する少なくともいずれか一方のインバータは、NMOSトランジスタのゲート長とPMOSトランジスタのゲート長が異なる長さで形成され、
前記ラッチ回路のラッチノードに保持されているデータ値の反転の有無に基づいて、前記ドライブインバータまたはフィードバックインバータを構成している判別対象MOSトランジスタのプロセス特性を判別するように構成されているデータ保持回路。 - マスターラッチ回路とスレーブラッチ回路との組み合わせからなるスキャンフリップフロップ回路のチェーンからなり、
前記スキャンフリップフロップ回路の少なくとも1つにおいて、前記マスターラッチ回路または前記スレーブラッチ回路またはその両方が請求項1から請求項10までのいずれかに記載のデータ保持回路に構成されているスキャンチェーン回路。 - マスターラッチ回路とスレーブラッチ回路との組み合わせからなるスキャンフリップフロップ回路のチェーンからなり、
前記スキャンフリップフロップ回路の少なくとも1つにおいて、前記マスターラッチ回路の出力端子がマルチプレクサ回路の一方の入力端子に接続され、請求項1から請求項10までのいずれかに記載のデータ保持回路の出力端子が前記マルチプレクサ回路の入力端子のもう一方に接続され、前記マルチプレクサ回路の出力端子が前記スレーブラッチ回路の入力端子に接続されているスキャンチェーン回路。 - マスターラッチ回路とスレーブラッチ回路との組み合わせからなるスキャンフリップフロップ回路のチェーンからなり、
前記スキャンフリップフロップ回路の少なくとも1つにおいて、前記マスターラッチ回路の次段の前記スレーブラッチ回路の出力端子がマルチプレクサ回路の一方の入力端子に接続され、請求項1から請求項10までのいずれかに記載のデータ保持回路の出力端子が前記マルチプレクサ回路の入力端子のもう一方に接続され、前記マルチプレクサ回路の出力端子が前記スキャンフリップフロップ回路の出力端子にされているスキャンチェーン回路。 - スキャンフリップフロップ回路の出力端子がマルチプレクサ回路の一方の入力端子に接続され、請求項1から請求項10までのいずれかに記載のデータ保持回路の出力端子が前記マルチプレクサ回路の入力端子のもう一方に接続され、前記マルチプレクサ回路の出力端子が次段のスキャンフリップフロップ回路のスキャンイン端子に接続されているスキャンチェーン回路。
- 請求項11から請求項14までのいずれかに記載のスキャンチェーン回路を用いて半導体集積回路のプロセスばらつきを判別する方法であって、前記スキャンチェーン回路におけるデータ保持回路に供給される電圧を所定の判定基準電圧とした場合において、前記データ保持回路が保持するデータが反転した個数を集計することによりプロセスばらつきを判別する半導体集積回路のプロセスばらつき判別方法。
- 請求項11から請求項14までのいずれかに記載のスキャンチェーン回路を用いて半導体集積回路のプロセスばらつきを判別する方法であって、前記スキャンチェーン回路におけるデータ保持回路に供給される電圧を所定の判定基準電圧とした場合において、複数の異なる判定基準電圧を供給する半導体集積回路のプロセスばらつき判別方法。
- 請求項11から請求項14までのいずれかに記載のスキャンチェーン回路を含む回路ブロックと、
前記スキャンチェーン回路におけるデータ保持回路が保持するデータ値に基づいてプロセス特性情報を判別するプロセス特性判別回路と、
前記プロセス特性判別回路の判別結果に基づいて前記回路ブロックを構成するデバイスの特性を調整するフィードバック回路とを備えた半導体集積回路。 - 請求項11から請求項14までのいずれかに記載のスキャンチェーン回路を具備し、前記各スキャンチェーン回路が互いに接続された複数の回路ブロックと、
前記複数の回路ブロックにおけるデータ保持回路が保持するデータ値に基づいてプロセス特性情報を判別するプロセス特性判別回路と、
前記各回路ブロックそれぞれに対応し、前記プロセス特性判別回路の判別結果に基づいて前記各回路ブロックを構成するデバイスの特性を調整する複数のフィードバック回路とを備えた半導体集積回路。 - 前記プロセス特性判別回路が、前記スキャンチェーン回路を含む半導体チップの外部に配置されている請求項17または請求項18に記載の半導体集積回路。
- 請求項11から請求項14までのいずれかに記載のスキャンチェーン回路を含む回路ブロックと、
前記スキャンチェーン回路を含む半導体チップの外部に配置され、前記スキャンチェーン回路におけるデータ保持回路が保持するデータ値を保持する記憶装置とを備えた半導体集積回路。 - 同一の半導体チップ内に前記半導体集積回路を複数備えている請求項17から請求項20までのいずれかに記載の半導体集積回路。
- 前記フィードバック回路は、前記回路ブロックの電源電圧を生成する電源電圧生成回路である請求項17から請求項20までのいずれかに記載の半導体集積回路。
- 前記フィードバック回路は、前記回路ブロックにおけるMOSトランジスタの基板電圧を制御可能な基板電圧生成回路である請求項17から請求項20までのいずれかに記載の半導体集積回路。
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