JP3980560B2

JP3980560B2 - テスト可能なカスコード回路およびそれをテストする方法

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Description

本発明は、テスト可能なカスコード回路およびそれをテストする方法に関し、特に、所定の製造プロセスにおいてトランジスタに対する最大動作電圧を越える電圧をスイッチするために使用されるカスコード回路に関する。

今日の集積回路（IC）の製造では、プロセス技術が、しばしば、トランジスタの縮小サイズをサブミクロン・レベルよりはるか下まで小さくすることを可能にするために使用される。従って、このようなトランジスタが耐えることができる最大ソース−ドレイン、ゲート−ドレイン、およびゲート−ソース電圧も、同様に低下する。典型的なサブミクロン・プロセスには、2, 3ボルト（例えば、最高3V）の電圧まで耐えるトランジスタが使用される。これらのプロセスが、多くの効果（例えば、トランジスタの速度および記録密度の向上）をもたらすにもかかわらず、当該集積回路と外部とのインタフェースが、より高い電圧を必要とする場合がある問題は残る。一例として、薄膜トランジスタ（TFT）ソース・ドライバは、3Vより高い電圧を必要とする何百もの出力パッドを使用する。

特別なIC設計が、単一トランジスタに対する許容最高電圧を越える電圧まで出力を駆動することを可能にする従来技術から、公知である。これらの方法のいくつかが、以下に、従来技術の図1-7を参照して、議論される。

図1に示されるIC 100の設計は、ICデバイス100には、高電圧が必要かもしれない2つの主要な部分、
- IC出力110の前段に配置されている出力ドライバ101（典型的には、プッシュ／プルまた
はオープン・ドレイン出力）、または、
- 出力ドライバ101のための制御信号を生成するレベルシフタ102が、存在するとの認識に
基づく。

高電圧が、高電圧ライン104と105を介して印加されるICデバイス100のこれらの部分101, 102に対し、何れのトランジスタにも、製造プロセスの耐電圧より高い電圧が印加されないことを保証するためには、それぞれに、特別な予防措置が、実行されなければならない。ICの他の素子（例えば、低電圧が低電圧ライン106を介して印加されるロジック部分103）は、変化しないままである。

特別なテクニックの必要性が、図２に例示されている。グランド−電圧ライン19（VSS = 0V）と供給電圧ライン29（例えば、VDD = 4V）とに接続されている単純なプッシュ／プル出力110が一例として示されている。出力ドライバ101は、pチャネルMOS電界効果トランジスタ（FET）21を有する上側の（プッシュ）ステージ20、nチャネルMOSトランジスタ11を有する下側の（プル）ステージ10、および２つのステージ10、20の間に配置されるプッシュ／プル出力110を備える。ここで、MOSトランジスタ11、21のゲートは、入力に接続されている。プッシュ／プル出力110は、４Ｖの電圧を駆動しなければならないものと仮定されている。この場合、上側のpチャネルMOSトランジスタ21は導通しているが、下側のnチャネルMOSトランジスタ11は導通していない。従って、４Ｖの全電圧は、下側のnチャネルMOSトランジスタ11のソースとドレイン間に加わる。許容電圧が３Ｖまでの低電圧プロセスの場合には、これは禁じられている。NチャネルMOSトランジスタ11またはpチャネルMOSトランジスタ21をスイッチする際に、このような高電圧を用いることを防止するためには、付加回路が必要である。

この付加回路は、図3では、2つのブラック・ボックス12, 22として描かれている。第一のブラック・ボックス12の目的は、ノードB'のポテンシャルが、トランジスタ当りの許容電圧（例えば、3V）を越えることを防止することである。同様に、第二のブラック・ボックス22は、ノードA'でのポテンシャルが、（例えば、印加電圧4V−許容電圧3Vより低い）特定の値より低くなることを防止しなければならない。

図3の例の場合、下側のステージ10（プル; nチャネルMOSトランジスタ11 + 第一のブラック・ボックス12）と上側のステージ20（プッシュ;pチャンネルMOSトランジスタ21 + 第二のブラック・ボックス22）の間には、対称性が、存在する。理解をより簡単にするために、以下側の説明では、下側の（プル）ステージ10しか扱わないが、それは、上側の（プッシュ）ステージ20にも、類似した方法で適用することができる。

電圧制限のために典型的に使用される特別なテクニックは、いわゆる、カスケーディング技術である。カスケーディング技術の場合、いかなる所定の時点においても臨界値以上の電圧が１つの単一トランジスタに印加されることを防止するために、付加トランジスタが、使用される。図４に示される単純な例の場合、過電圧が、プッシュ／プル（またはオープン・ドレイン）出力110のnチャネルMOSトランジスタ11に加わることを、防止するために、１つの付加カスコード・トランジスタ13が、加えられている。カスコード・トランジスタのゲートは、バイアス電圧14に接続されている。２．８Ｖの第一の部分を、メイン・スイッチングnチャネルMOSトランジスタ11に加え、かつ残りの１．２Ｖを、カスコード・トランジスタ13に印加するように、４Ｖの全電圧を、分割することは、理解することが出来る。

印加電圧が製造プロセスの許容電圧よりかなり高い場合、付加的な予防措置が満足されなければならない。出力110が、0V（過渡時、図4を参照）に駆動されなければならないときには、他の問題が発生する。nチャンネルMOSトランジスタ11が導通し始めると、このnチャンネルMOSトランジスタ11のソースとドレイン間の電圧降下は減少する。スイッチングの過渡フェーズの間、カスコード・トランジスタ13のソースとドレイン間の電圧が、図5に示されるように、プロセスの許容電圧を越える瞬間が存在し得る。

このような高電圧からカスコード・トランジスタ13自体を保護するために、典型的には、特別な付加回路が、付加される。図6の場合、以下の、
- ノードC'のポテンシャルがノードD'のポテンシャルより高い場合、電圧降下dVは約1V（ダイオード電圧）であり、かつ、
- ノードC'のポテンシャルがノードD'のポテンシャルより低い場合、電圧降下dVは約0Vである、
特性を有する付加ブラック・ボックス15が、挿入されている。

集積回路の製造の後、デバイスの中に欠陥が存在しないことを証明するために、通常、デバイス・テストが、行なわれる。このようなテストの目標は、スペック通りに動作しないか、または、あまりに早期にアプリケーションに失敗する（寿命の問題）の何れかの、全ての不良デバイスを排除することである。カスコード回路をテストする際の主な問題は、それらが冗長動作を示す事実から生じる。これは、このようなカスコード回路の誤動作が、デバイスの機能に影響を与えないことを意味する。データシートに特定される機能とデバイスの実機能を比較する標準テストでは、いかなる相違も見出されないであろう。カスコード・トランジスタに欠陥が検知されない場合には、デバイスの寿命がかなり低減してしまうことを、予期しておかなければならない。サブミクロン・プロセスの利点が広範囲の製品に対し有用であるためには、カスコード回路の欠陥をテストすることが可能となることが、必要である。

テスト問題の説明として、図7は、1つのカスコード・トランジスタ13が、プルダウン出力110の主nチャンネルMOSトランジスタ11を過電圧から保護する単純なカスコード回路101を示す。ここでは、出力110が、4Vで、かつ主nチャンネルMOSトランジスタ11が、導通していない状況を、論じる。理想的なnチャンネルMOSトランジスタ11の場合には、リーク電流は全く流れないであろう。したがって、ノードB'は、完全に浮いている。これは、いかなるポテンシャル（例えば、4V）の結果ももたらすであろう。このような理想的なnチャンネルMOSトランジスタ11によっては、カスコード回路101が、nチャネルMOSトランジスタを保護することはできなかった。しかしながら、nチャンネルMOSトランジスタ11には、非導通状態でさえ、僅かなリーク電流（例えば、2nA以下）が流れる。カスコード・トランジスタ13のゲートの印加電圧は、カスコード・トランジスタ13のソースとドレイン間の電流を等しくなるように調整する。しかしながら、このことは、カスコード・トランジスタ13の欠陥が、例えば、5nAの電流と言う結果になって、すでにこの調整ループを使用不能にするような、小さい値にまで、カスコード・トランジスタ13を流れる電流を、調整することができる場合にしか、真ではない。このような小さいリーク電流レベルを、検出することは困難である。それにもかかわらず、（出力パッド110から見た）出力の機能は、依然として同じ（依然として4V）である。標準のテスト方法は、このような欠陥を発見することは出来ないであろう。

デバイス当りに必要な高電圧出力110の数が、極めて僅かである場合は、非常に多い。このような場合、寿命が減少する危険性に甘んじるか、またはこれらの臨界ノード（例えば、図7のノードB'）を固有テスト・モードでテストする付加回路を提供することは、可能であろう。しかしながら、このようなカスコード回路を何百または何千も有する、より複雑なアプリケーションの場合には、特別なテスト方法が、必要となる。

特許文献１は、カスコード回路のためのテスト回路を説明する。それは、調整トランジスタに接続されているテスト・トランジスタを備える。しかしながら、このテスト回路は次のような問題点を有する。このテスト回路は、いかなる自由度も与えない。それが電流を引き出す危険性またはブラインドである危険性が、常に存在する。

Andresen他は、印加電圧が閾値電圧より低い場合、トランジスタには電流が流れないと仮定しているが、これは正しくない。多数の（例えば、1000個の）テスト・トランジスタが接続される場合には、この誤った仮定は、大きな影響をもたらす。

- 1対のカスコード・トランジスタをテストするために、4個ものテスト・トランジスタが、
必要となる。したがって、このテスト回路は、チップ上に大きな領域を必要とする。

このテスト回路は、このテスト回路によって起動される付加電流が、高電圧のピンのバ
ックグラウンド電流よりかなり多い場合しか、動作しない。したがって、テスト・トランジスタは、大きく設計しなければならない。

Andresen他は、最大印加電圧が、プロセスによって許される最高電圧の約150%未満である場合の解決法しか説明していない。

- Andresen他は、2つのカスコード素子を有するカスコード回路についてはいかなるテ
スト回路も説明していない。

- このテスト回路は、このテスト回路の欠陥自体についてはテストすることが出来ない。

それが、プロセス工程によっていくつかの欠陥を受けている可能性があるので、テスト
結果については多くの議論がある。

- テスト・トランジスタは、アプリケーションの間、常に高電圧に接続されている。これは、テスト・トランジスタのいくつかを損傷させる危険性をもたらす。

したがって、本発明の目的は、上述の問題がない、テスト可能なカスコード回路およびこの回路をテストするための方法を提供することである。

この目的および他の目的は、独立請求項に記載の本発明によって解決される。本発明の有利な実施例は、従属請求項に規定されている。

米国特許第6,211,693号

本発明の方法は、高電圧から保護されるべき電子素子と前記電子素子に接続されたカスコード素子とを備えるカスコード回路のテストに有用である。この方法は、前記電子素子とカスコード電子素子との間にテスト・ノードを配置するステップと、前記テスト・ノードに接続されるテスト・トランジスタのゲートであって前記テスト・ノードにおける電圧が所定の電圧制限を超えたときまたは所定の電圧制限よりも下がったときに前記テスト・トランジスタがオンされるようなゲートと、第１のテスト・ポイントに接続されるソースと、第２のテスト・ポイントに接続されるドレインとを備える前記テスト・トランジスタを前記テスト・ノードに割り当てると共に前記テスト・ノードに前記テスト・トランジスタの制御端子を接続するステップと、前記カスコード素子を起動させるステップと、前記テスト・ノードにおける電圧が所定の電圧制限を超えたときまたは所定の電圧制限よりも下がったときに前記第１のテスト・ポイントと前記第２のテスト・ポイントとの間の電流の流れを検出するステップと、を備える。

本発明のカスコード回路は、高電圧から保護されるべき電子素子と、前記電子素子に接続されたカスコード素子と、前記電子素子と前記カスコード素子との間に配置されたテスト・ノードと、前記テスト・ノードに接続されたゲート、第１のテスト・ポイントに接続されたソース、第２のテスト・ポイントに接続されたドレインを有し、前記テスト・ノードにおける電圧が所定の電圧制限を超えたときまたは所定の電圧制限よりも下がったときにオンに切り換えられるように配置されたテスト・トランジスタと、前記第１のテスト・ポイントへ第１の電圧を供給する手段および第２のテスト・ポイントへ前記第１の電圧とは異なる第２の電圧を供給する手段と、前記第１のテスト・ポイントおよび前記第２のテスト・ポイントの間の電流の流れを検出する手段と、を備える。

好ましい一実施例の場合、スイッチング素子は、テスト・トランジスタを備え、そのゲートは当該テスト・ノードに接続されていて、そのソースが第一のテスト・ポイントに接続されていて、かつそのドレインが第二のテスト・ポイントに接続されていて、第一の電圧が、当該第一のテスト・ポイントに印加され、かつ第二の異なる電圧が、当該第二のテスト・ポイントに印加され、かつ電流の流れが、前記第一および前記第二のテスト・ポイント間で検出される。このカスコード回路は、高電圧から保護されるべき複数の電子素子と、各々が、電子素子に接続されている複数のカスコード素子と、テスト・トランジスタの当該グループの全てのソースが、当該第一のテスト・ポイントに接続されていて、かつテスト・トランジスタの当該グループの全てのドレインが、当該第二のテスト・ポイントに接続されている一群のテスト・トランジスタとを備えることが、好ましい。

本発明を実施するための最良の形態

本発明と、比較のために、従来技術とが、貼付の概略図と関連させて以下に詳細に説明される。

カスコード回路の動作のテストには、2つの異なる方法が、提案される。

方法Aは、図8に示される状況が与えられるデバイス全体の回路、すなわち、pチャンネルMOSトランジスタ21が、正電源−電圧ライン29（例えば、V_DD = 4V）に接続されていて、かつnチャンネルMOSトランジスタ11が、負のグランド−電圧ライン（V_SS = 0V）に接続されている回路に関係する。これは、この方法が、出力が、パッド110に接続されていなくて、デバイス100の他の部分101の入力にしか接続されていないレベルシフタ102（図1参照）にも、適用することができることを意味する。この方法Aは、図8に示されるnチャンネルMOSトランジスタ11とpチャンネルMOSトランジスタ21が、十分に保護されているか否かをテストする。

方法Bは、単純なカスケーディング技術（図2-4、参照）が適用できず、むしろ、高度なカスケーディング技術（図6参照）が使用される場合にのみ必要である。この場合、方法Bは、カスコード回路それ自体（図8の場合には、それをブラック・ボックス12、22の部分としてもよい）が、過電圧から保護されているか否かをテストするために必要である。

方法A：
この方法は、デバイス全体の全てのノードB'（図8）のポテンシャルが、特定の値を越えてはいけないと言う事実に基づく。

図9は、図4または7に示されるような単純なカスコード回路と組み合わせた、本発明の回路を示す。図12は、本発明の方法のフローチャートを示す。スイッチングnチャンネルMOSテスト・トランジスタ11とデバイス内のカスコード・セル13との間に配置されている各テスト・ノードB'₁, B'₂, ..., B'_nに、割当てnチャンネルMOSトランジスタ30.1, 30.2, ..., 30.nが、それぞれ、割当てられる(71)。各テスト・ノードB'₁, B'₂, ..., B'_n は、それぞれ、その割当てられたテスト・トランジスタ30.1, 30.2, ..., 30.nのゲートに接続される(72)。割当てられたnチャンネルMOSテスト・トランジスタ30.1, 30.2, ..., 30.nのソースとドレインは、第一のテスト・ポイント31と第二のテスト・ポイント32に、それぞれ、接続される(73)。これらのテスト・ポイント31, 32は、デバイスの専用パッドとしてもよいし、または特別テスト・モードのみのパッドに接続されているデバイス100における内部ノードとしてもよい。

図9のテスト回路3は、全てのノードB'₁, B'₂, ..., B'_n の論理OR接続と同じである。デバイス全体のカスコード回路13が正しく動作する場合、デバイスの如何なるB'_xポテンシャルも、特定の最大値（すなわち、上側の電圧制限U1）を越えていないことが、保証される。この場合、この上側の電圧制限（例えば、U1 = 3V）は、第一のテスト・ポイント31に印加され、かつこれより僅かに小さい電圧（例えば、U2 = U1 -ΔU = 3 V - 100 mV）が、図12の箱74に示されるように、第二のテスト・ポイント32に印加される。何れのゲート・ポテンシャルも上側の電圧制限U1より高くてはならないので、全てのカスコード・セルが正しく動作し（図12の箱78）、かつテストが肯定的である場合(80)、第一のテスト・ポイント31と第二のテスト・ポイント32の間に、電流は、流れない。カスコード回路13が不良の場合には、関係するノードB'_xが、より高い電圧U > U1にあるので、その割当てnチャンネルMOSトランジスタ30.xをオンにする。この場合、電流の流れは、第一のテスト・ポイント31と第二のテスト・ポイント32（図12の箱78）の間で測定することができ、かつ、テストは否定的となる(81)。電圧差ΔU = U1 - U2は、次のパラメータを最適化するように選択される。

(a) 大きいΔUは、欠陥がある場合により大きい電流を生成し、かつ、電流を測定する際のテスト装置の精度が低くても良いことを可能にするであろう。

(b) 小さいΔUは、テスト・トランジスタ30.1 - 30.nの副閾値電流を低下させるであろう。使用される並列テスト・トランジスタ30.1 - 30.nの数nが非常に大きい場合、このことは、重要になる。

通常、ΔUは、電圧制限U1の1〜15%の範囲（例えば、約3%）に選択される。電圧差ΔUを選択することが出来ることは、それが、カスコード回路をテストする付加自由度を提供するので、米国特許第6,211,693号（Andresen他）において説明されているような従来技術に比較して利点となる。

類似の解決法は、図8のpチャンネルMOSトランジスタ21のためのカスコード回路の動作のテストにも適用することができる。本発明の対応するテスト回路4は、図10に示されている。図8の各テスト・ノードA'₁, A'₂, ..., A'_nは、割当てられているpチャンネルMOSテスト・トランジスタ40のゲートに接続されている。カスコード回路23が完全に機能する場合には、ポテンシャルA'₁, A'₂, ..., A'_n は、何れも、特定の値U3より低くてはいけない。

pチャンネルMOSトランジスタのカスコード回路の動作をテストするために、このようなテスト・ノードA'に対する最小許容電圧、すなわち、下側の電圧制限U3（例えば、U3 = 4 V - 3 V = 1 V）が、第三のテスト・ポイント43に印加される。第四のテスト・ポイント44は、類似のしかしながら僅かにより高い電圧（例えば、U4 = U3 +ΔU = 1 V + 100 mV）に強制される。デバイス全体のテスト・ノードA'₁, A'₂, ..., A'_nが、下側の電圧制限U3より高いポテンシャルにある場合、第三のテスト・ポイント43と第四のテスト・ポイント44の間には、電流は流れない。カスコード回路23が不良である場合には、関係するテスト・ノードA'_xでのポテンシャルは、U3より低いので、割当てpチャネルMOSトランジスタ40.xは、スイッチオンされ、その結果、第三のテスト・ポイント43と第四のテスト・ポイント44の間に電流が流れる。図12のフローチャートは、必要な変更を加えれば、このケースにも適用することができる。電圧差ΔU = U4 - U3は、パラメータ(a)と(b)を最適化するように、図9を参照して説明した方法と同様にして選択される。ΔUは、通常、電圧制限U3の1〜15%の範囲（例えば、約10%）にある。電圧差ΔUを選択することが出来ることは、それがカスコード回路をテストする付加自由度を提供するので、米国特許第6,211,693号（Andresen他）に記載されているような従来技術と比較して利点となる。

本発明の好ましい一実施例に従うと、カスコード回路のnチャンネルMOSトランジスタ11とpチャンネルMOSトランジスタ21の両方が、テストされる。しかしながら、これは、図9と図10に示される2つの別々のテスト回路により行なわれることが好ましい。テスト回路を別にすることは、慎重に選択しかつ印加電圧差U1 - U2とU4 - U3を最適化することが出来る効果をもたらし、これらは、それぞれ、自由度をさらに付加する。これに対し、米国特許第6,211,693号（Andresen他）の場合、一方でポイント31と43をかつ他方でポイント32と44をテストする対応するラインが、短絡される。

テスト方法Aは、テストの時点で起動状態にあるカスコード回路にのみ、良い結果を与える。これは、図8から明らかである。つまり、出力110が4Vを強制している場合、（pチャンネルMOSトランジスタ21を保護する）上側のカスコード回路22は、何もすることがない。このテストがこの時点で適用される場合、上側のカスコード回路22はテストされない。したがって、（nチャンネルMOSトランジスタ11とpチャンネルMOSトランジスタ21に対する）テスト方法Aは、一度目は、出力110が高い電圧を駆動しているときおよび二度目は、出力110が低電圧を駆動している時の、少なくとも二回適用されなければならない。テスト方法Aの正しい動作に対し、全ての出力110が、同じ時点で同じ状態を駆動していることは、重要ではない。各出力110は、そのカスコード・セルが起動されているときに、各出力110が、nチャンネルMOSトランジスタ11につき少なくとも一回、かつpチャンネルMOSトランジスタ21につき少なくとも一回、テストされるごとに（図12の箱75-77かつ79参照）、テストは、デバイス100の論理103の異なる状態で繰り返されなければならない（図1参照）。これは、テスト・プロセスの適切なプログラミングによって、達成させることが、好ましい。

付加トランジスタ30.1-30.n, 40.1-40.nを高電圧自体から保護するために、臨界的なポテンシャル（例えば、2.5V）が、アプリケーションの間、第一31、第二32、第三43および第四44のテスト・ポイントに与えられる。これによって、付加トランジスタ30.1-30.n, 40.1-40.nの何れかのゲート−ソース電圧またはゲート−ドレイン電圧が、プロセスによって与えられる電圧制限を越えることが、防止される。

図12の概略フローチャートは、実際上、本発明の方法の異なるステージで実行することができるステップを結合する。この方法の好ましい実施例の場合、第一のステージは、テスト回路の設計について言及し、かつ図12の箱71-73を備える。第二のステージは、テスト・プロセスのプログラミングについて言及し、かつ図12の箱75-77を備える。最後に、第三のステージは、テスト・プロセス自体について言及し、かつ、図12の箱74と78-81とを備える。

方法 B：
図12を参照して上述した方法Aは、図8のブラック・ボックス12、22のうちの1つにかかる電圧が、トランジスタ1個当たりの最大許容電圧を決して越えないと言う条件の下で、有効である。これが真でない場合には、図11に示されかつ上述したように（図6参照）、高度なカスケーディング技術が典型的に使用される。この場合、テストには、図13に図式的に示される方法Bが、使用されるべきである。

方法Bに従うと、2つの異なる項目が、テストの間に証明される：
(i) nチャンネルMOSトランジスタ11には、決して過電圧が、存在しない、すなわち、ノードB'のポテンシャルは、特定の値を決して越えてはならない。この問題は、上に説明した方法Aと同様にして解決することができる（図13の箱91参照）。

(ii) 過電圧が、カスコード・トランジスタ13には決して存在しない。したがって、テストのためには、ある付加回路が、必要である。本発明は、ノードC'が決して特定のポテンシャルを超えない事実を利用する。これは、nチャンネルMOSトランジスタ11に対しても、方法Aと同じテクニックを適用することができる（図13の箱92参照）ことを意味する。デバイスの各々のノードC'は、割当てnチャンネルMOSトランジスタのゲートに接続されていて、それのソースとドレインは、それぞれ、第五テスト・ポイントと第六テスト・ポイントに接続されている。（それが、完全に図9のそれに類似しているので、対応する付加テスト回路の図面を示すことは必要ない。）
項目(i)と(ii)が肯定的の結果を与える場合だけ、テストは肯定的となり(93)、さもなければ、テストは否定的となる(94)。

ブラック・ボックス15自体の過電圧に対するテストは、通常、必要ない。その理由は、このような過電圧は、通常、セルの標準機能にも影響を与えるので、標準のテスト方法によって検出されることが可能となるであろうことにある。ブラック・ボックス15の欠陥は、
ブラック・ボックス15の上側の電圧降下が、低過ぎ、したがって、上述したノードC'の上述したテスト方法により検出されるか、または、
ブラック・ボックス15の上側の電圧降下が、大き過ぎ、したがって、従来の機能テストの間に、検出可能である、
の何れかの結果を有する。

本発明により、高密度のIC製造プロセスを、大量の高電圧出力110を有するデバイスにも適用することが可能となる。内部ポテンシャルを、速く、並列で観察することができる。本発明は、合格／不合格の何れかに対するカスコード回路のテストのみならず、内部ポテンシャルの測定も可能にする。これは、米国特許第6,211,693号（Andresen他）において説明されたような従来技術に比較して、内部ポテンシャルを測定する際に大きな自由度を提供する。付加トランジスタ30.1-30.n, 40.1-40.nの実施のために、ある付加シリコン領域が必要となるが、この問題は、本発明によってもたらされる便益によって補償されることは明らかである。

単純な集積回路のブロック図を示す。従来技術のプッシュ／プル出力の回路図を示す。従来技術の単純なカスコード回路の回路図を示す。従来技術の単純なカスコード回路の回路図を示す。従来技術の高度なカスコード回路の回路図を示す。従来技術の高度なカスコード回路の回路図を示す。従来技術の単純なカスコード回路の回路図を示す。本発明の方法を適用することができる単純なカスコード回路の回路図を示す。本発明のテスト回路の第一実施例の概要図を示す。本発明のテスト回路の第二実施例の概要図を示す。本発明の方法を適用することができる高度なカスコード回路の回路図を示す。本発明の方法の2つの実施例のフローチャートを示す。本発明の方法の2つの実施例のフローチャートを示す。

符号の説明

11 スイッチング・トランジスタ
12 ブラック・ボックス
13 カスコード・トランジスタ
15 ブラック・ボックス
19 グランド−電圧ライン
21 pチャンネルMOSトランジスタ
22 カスコード回路
23 カスコード回路
29 正電源−電圧ライン
30 テスト・トランジスタ
31 第一テスト・ポイント
32 第二テスト・ポイント
43 第三のテスト・ポイント
44 第四のテスト・ポイント
100 ICデバイス
101 出力ドライバ
104, 105 高電圧ライン
110 IC出力

Claims

高電圧から保護されるべき電子素子と、前記電子素子に接続されているカスコード素子と、を備えるカスコード回路をテストするカスコード回路テスト方法であって、
前記電子素子と前記カスコード素子との間にテスト・ノードを配置するステップと、
前記テスト・ノードに接続されるテスト・トランジスタのゲートであって前記テスト・ノードにおける電圧が所定の電圧制限を超えたときまたは所定の電圧制限よりも下がったときに前記テスト・トランジスタがオンされるようなゲートと、第１のテスト・ポイントに接続されるソースと、第２のテスト・ポイントに接続されるドレインと、を備える前記テスト・トランジスタを前記テスト・ノードに割り当てると共に前記テスト・ノードに前記テスト・トランジスタの制御端子を接続するステップと、
前記カスコード素子を起動させるステップと、
前記テスト・ノードにおける電圧が所定の電圧制限を超えたときまたは所定の電圧制限よりも下がったときに前記第１のテスト・ポイントと前記第２のテスト・ポイントとの間の電流の流れを検出するステップと、
を備えることを特徴とするカスコード回路テスト方法。
前記電子素子がグランド−電圧ラインに接続されている場合に、前記所定の電圧制限が前記電子素子に適用可能な上側の電圧制限となるように選択されるか、または、前記電子素子が供給電圧ラインに接続されている場合に、前記電圧制限が供給電圧から前記電子素子に適用可能な上側の電圧制限を減じた電圧となるように選択されるかの何れかである請求項１に記載のカスコード回路テスト方法。
前記テスト・トランジスタは、ＭＯＳ型電界効果トランジスタ（ＦＥＴ）である、請求項１または請求項２の何れかに記載のカスコード回路テスト方法。
前記カスコード回路の正確な動作または不正確な動作をテストするため、または、前記テスト・ノードにおける電圧を決定するために、電流の流れの前記検出が使用される請求項１ないし請求項３の何れかに記載のカスコード回路テスト方法。
第１の電圧が前記第１のテスト・ポイントに印加され、前記第１の電圧とは異なる第２の電圧が前記第２のテスト・ポイントに印加され、かつ、電流の流れが前記第１のテスト・ポイントおよび前記第２のテスト・ポイントの間で検出されると共に、
前記電子素子がグランド−電圧ラインに接続されている場合に、前記第１の電圧が前記電子素子に適用可能な上側の電圧制限となるように選択されるか、または、前記電子素子が供給電圧ラインに接続されている場合に、前記第１の電圧が供給電圧から前記電子素子に適用可能な上側の電圧制限を減じた電圧となるように選択されるかの何れかであり、何れの場合においても、前記第２の電圧が前記第１の電圧から１ないし１５％ほど僅かに異なるように選択される、請求項１または請求項４の何れかに記載のカスコード回路テスト方法。
前記電子素子は第１チャネル伝導形のＭＯＳ型ＦＥＴを備えると共に、前記テスト・トランジスタは同一の前記第１チャネル伝導形のＭＯＳ型ＦＥＴとなるように選択される、請求項１ないし請求項５の何れかに記載のカスコード回路テスト方法。
前記カスコード回路は高電圧から保護されるべき複数の電子素子と複数のカスコード素子とを備え、各カスコード素子が電子素子に接続されると共に、テスト・トランジスタのグループにおける少なくとも１つのテスト・トランジスタがオンに切り換えられるか否かを前記少なくとも１つのテスト・ラインの電気信号が指示するように、前記テスト・トランジスタのグループが少なくとも１つのテスト・ラインにより接続されている、請求項１ないし請求項６の何れかに記載のカスコード回路テスト方法。
テスト・トランジスタの前記グループの全てのソースが、前記第１のテスト・ポイントに接続されると共に、テスト・トランジスタの前記グループの全てのドレインが、前記第２のテスト・ポイントに接続されている、請求項７に記載のカスコード回路テスト方法。
前記カスコード素子が逐次的に起動される、請求項７または請求項８の何れかに記載のカスコード回路テスト方法。
高電圧から保護されるべき電子素子と、
前記電子素子に接続されたカスコード素子と、
前記電子素子と前記カスコード素子との間に配置されたテスト・ノードと、
前記テスト・ノードに接続されたゲート、第１のテスト・ポイントに接続されたソース、第２のテスト・ポイントに接続されたドレインを有し、前記テスト・ノードにおける電圧が所定の電圧制限を超えたときまたは所定の電圧制限よりも下がったときにオンに切り換えられるように配置されたテスト・トランジスタと、
前記第１のテスト・ポイントへ第１の電圧を供給する手段、および、第２のテスト・ポイントへ前記第１の電圧とは異なる第２の電圧を供給する手段と、
前記第１のテスト・ポイントおよび前記第２のテスト・ポイントの間の電流の流れを検出する手段と、
を備えるカスコード回路。
前記テスト・トランジスタは、ＭＯＳ型電界効果トランジスタ（ＦＥＴ）である、請求項１０に記載のカスコード回路テスト方法。
前記電子素子第１チャネル伝導形のＭＯＳ型ＦＥＴを備えると共に、前記テスト・トランジスタは同一の前記第１チャネル伝導形のＭＯＳ型ＦＥＴである、請求項１０または請求項１１の何れかに記載のカスコード回路
前記カスコード回路は高電圧から保護されるべき複数の電子素子と複数のカスコード素子とを備え、各カスコード素子が電子素子に接続されると共に、テスト・トランジスタのグループにおける少なくとも１つのテスト・トランジスタがオンに切り換えられるか否かを前記少なくとも１つのテスト・ラインの電気信号が指示するように、前記テスト・トランジスタのグループが少なくとも１つのテスト・ラインにより接続されている請求項１０ないし請求項１２の何れかに記載のカスコード回路。
テスト・トランジスタの前記グループの全てのソースが、前記第１のテスト・ポイントに接続されると共に、テスト・トランジスタの前記グループの全てのドレインが、前記第２のテスト・ポイントに接続されている、請求項１１および請求項１３の何れかに記載のカスコード回路。