JP2008185443A - 半導体検査装置 - Google Patents

Abstract

【課題】複雑な回路を追加せずに、被検査ＬＳＩの実装検査での接続不良を判定可能とする。
【解決手段】被検査ＬＳＩ３８及び実装ＬＳＩ３９，４０の各々の電源電圧ＶＤＤ及び接地電圧ＶＳＳをいずれも０Ｖに設定する一方、被検査ＬＳＩ３８に正の検査電源電圧ＶＤＤＴを供給することにより、被検査端子３，４に内部から正の電位を与える。接続不良のない端子３では接続先の実装ＬＳＩ３９中の電源側の保護回路２３を通して電流が流れるので、当該端子３の電位が下がる。一方、接続不良のない端子４の電位は下がらない。このように接続不良の有無に応じて被検査端子３，４に出現する電位変化を判定することで、接続検査を実施する。
【選択図】図２

Description

本発明は、ＬＳＩの検査装置に関し、特に被検査ＬＳＩをボードに実装して検査を行う半導体検査装置に関するものである。

従来、ＬＳＩテスタのプローブを被検査ＬＳＩの端子（パッド）に接触させて行う検査手法や、バウンダリスキャンと呼ばれる単体ＬＳＩの検査手法が知られている。また、パッド間のリーク試験のための特別なドライバを内蔵したＬＳＩも知られている（特許文献１参照）。
特開平１０−１２３２１２号公報

高速かつ小振幅のインターフェイスＬＳＩ等の検査では、被検査ＬＳＩをメモリ等の他のデバイスに実際に接続した状態で動作確認を行う、いわゆる「実装検査」の必要が生じている。実装検査では、多数の被検査ＬＳＩを順次交換して選別する必要があるため、被検査ＬＳＩをソケット等の手段によって着脱可能にボード上に実装する。したがって、実装検査を実施するにあたり、被検査ＬＳＩの動作確認を実施する前に、当該被検査ＬＳＩの端子とソケットとの間の接触不良の有無や、当該被検査ＬＳＩ内のボンディングワイヤの断線の有無等の検査、すなわち「接続検査」を実施することが望ましい。

本発明は、複雑な回路を追加せずに被検査ＬＳＩの実装検査での接続不良を判定可能とすることを目的とする。

上記課題を解決するために、本発明は、ボード上の少なくとも１つの実装ＬＳＩと前記ボード上に着脱可能に実装された被検査ＬＳＩとの間の接続検査を実行する機能を有する半導体検査装置において、前記実装ＬＳＩの外部端子と当該外部端子に接続されているべき前記被検査ＬＳＩの被検査端子との間に電位差を与えるように制御するための制御手段と、前記被検査端子の電位変化を検出するための検出手段とを備えた構成を採用し、前記検出手段は前記被検査ＬＳＩに内蔵されており、前記被検査端子の接続が正常であった場合には前記外部端子と前記被検査端子との間に電流が流れて前記被検査端子の電位が変化することをもって良判定が、前記被検査端子の接続が不良であった場合には前記外部端子と前記被検査端子との間に電流が流れず前記被検査端子の電位が変化しないことをもって不良判定がそれぞれなされることとしたものである。

本発明によれば、被検査端子とその接続先との間に電位差を与え、接続不良となっていなければ接続先のＬＳＩの内部回路を介して電流が流れることを利用して接続検査を行うこととしたので、複雑な回路を追加せずに、接続不良の有無に応じて被検査端子に出現する電位変化を判定することで、接続検査を実施することが可能となる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。

図１は、本発明に係る半導体検査装置の構成例を示している。図１の半導体検査装置は、ボード６０上の第１及び第２の実装ＬＳＩ３９，４０と、当該ボード６０上にソケット等の手段によって着脱可能に実装された被検査ＬＳＩ３８との間の接続検査を実行する機能を有する半導体検査装置であって、テスト制御部４８を更に備えている。

第１の実装ＬＳＩ３９は、テスト制御部４８から接地電圧ＶＳＳ（０Ｖ）の供給を受ける接地端子４４と、被検査ＬＳＩ３８の動作確認時にテスト制御部４８から正の（通常）電源電圧ＶＤＤの供給を受ける電源端子４６と、被検査ＬＳＩ３８に接続されるべき外部端子１３とを備えている。

第２の実装ＬＳＩ４０も同様に、テスト制御部４８から接地電圧ＶＳＳの供給を受ける接地端子４５と、被検査ＬＳＩ３８の動作確認時にテスト制御部４８から電源電圧ＶＤＤの供給を受ける電源端子４７と、被検査ＬＳＩ３８に接続されるべき外部端子１４とを備えている。

被検査ＬＳＩ３８は、テスト制御部４８から接地電圧ＶＳＳの供給を受ける接地端子４３と、当該被検査ＬＳＩ３８の動作確認時にテスト制御部４８から電源電圧ＶＤＤの供給を受ける電源端子４１と、接続検査時にテスト制御部４８から正の検査電源電圧ＶＤＤＴの供給を受ける検査電源端子２と、第１の実装ＬＳＩ３９の外部端子１３に接続されるべき第１の端子３と、第２の実装ＬＳＩ４０の外部端子１４に接続されるべき第２の端子４と、テスト制御部４８からクロック信号ＣＫの供給を受けるクロック入力端子１と、テスト制御部４８からセット信号ＳＥＴの供給を受けるセット端子５と、テスト制御部４８へフラグ信号ＦＬＡＧを供給する検査出力端子７と、テスト制御部４８からスキャン制御信号ＳＣの供給を受けるスキャン制御端子４９と、テスト制御部４８へスキャンアウト信号ＳＣＯＵＴを供給するスキャンアウト端子６とを備えている。

なお、実際の被検査ＬＳＩ３８には接続検査を行うべき端子が多数存在するが、図１では説明を単純化するため上記第１及び第２の端子３，４のみを被検査端子とする。

図２は、図１中の各ＬＳＩ３８，３９，４０の内部構成例を示している。図２を参照して、各ＬＳＩ３８，３９，４０の内部構成を説明する。

第１の実装ＬＳＩ３９は、外部端子１３に接続された入出力回路２１と、外部端子１３に接続された電源側の保護回路２３と、外部端子１３に接続された接地側の保護回路２４とを備えている。入出力回路２１は、負論理の出力イネーブル信号がＨｉｇｈレベルであるときに非活性化される出力インバータ回路を有する一般的な入出力回路である。両保護回路２３，２４はいずれもダイオードからなる。外部端子１３の電圧が電源電圧ＶＤＤより高くなると、電源側の保護回路２３に電流が流れる。また、外部端子１３の電圧が接地電圧ＶＳＳより低くなると、接地側の保護回路２４に電流が流れるようになっている。

第２の実装ＬＳＩ３９も同様に、外部端子１４に接続された入出力回路２２と、外部端子１４に接続された電源側の保護回路２５と、外部端子１４に接続された接地側の保護回路２６とを備えている。

被検査ＬＳＩ３８は、第１の端子３に接続された第１の入出力回路３３と、第１の端子３に接続された電源側の保護回路２７と、第１の端子３に接続された接地側の保護回路２８と、第２の端子４に接続された第２の入出力回路３５と、第２の端子４に接続された電源側の保護回路２９と、第２の端子４に接続された接地側の保護回路３０とに加えて、第１及び第２のセレクタ９，１１と、第１及び第２のフリップフロップ１０，１２と、第１及び第２の電圧供給トランジスタ３１，３２と、論理回路３４と、第１及び第２の電流遮断トランジスタ３６，３７とを備えている。

第１の入出力回路３３は、出力インバータ回路の電源側のＰチャネルＭＯＳトランジスタ６２に直列接続された逆流防止ダイオード６１を有する。第２の入出力回路３５もまた、出力インバータ回路の電源側のＰチャネルＭＯＳトランジスタ６４に直列接続された逆流防止ダイオード６３を有する。

第１のセレクタ９は、スキャン制御信号ＳＣがＬｏｗレベル（論理０）のときには第１の被検査端子３の電位を、スキャン制御信号ＳＣがＨｉｇｈレベル（論理１）のときにはＬｏｗレベルに固定されたスキャンイン信号ＳＣＩＮをそれぞれ第１のフリップフロップ１０のデータ入力端子へ供給するセレクタである。

第２のセレクタ１１は、スキャン制御信号ＳＣがＬｏｗレベルのときには第２の被検査端子４の電位を、スキャン制御信号ＳＣがＨｉｇｈレベルのときには第１のフリップフロップ１０のＱ出力をそれぞれ第２のフリップフロップ１２のデータ入力端子へ供給するセレクタである。

第１のフリップフロップ１０は、検査電源電圧ＶＤＤＴの供給を受けて動作し、第１のセレクタ９の出力をクロック信号ＣＫに同期して記憶する機能を有する素子であって、Ｈｉｇｈレベルのセット信号ＳＥＴの供給を受けてＱ出力をＨｉｇｈレベル（論理１）にセットする機能を更に備えている。

第２のフリップフロップ１２は、検査電源電圧ＶＤＤＴの供給を受けて動作し、第２のセレクタ１１の出力をクロック信号ＣＫに同期して記憶する機能を有する素子であって、Ｈｉｇｈレベルのセット信号ＳＥＴの供給を受けてＱ出力をＨｉｇｈレベルにセットする機能を更に備えている。スキャンアウト端子６は、第２のフリップフロップ１２のＱ出力に接続されている。

第１の電圧供給トランジスタ３１は、第１のフリップフロップ１０のＱ出力と第１の被検査端子３との間に介在したＮチャネルＭＯＳトランジスタであって、そのゲート電極に検査電源電圧ＶＤＤＴの供給を受ける。同様に第２の電圧供給トランジスタ３２は、第２のフリップフロップ１２のＱ出力と第２の被検査端子４との間に介在したＮチャネルＭＯＳトランジスタであって、そのゲート電極に検査電源電圧ＶＤＤＴの供給を受ける。

第１の電流遮断トランジスタ３６は、第１の被検査端子３の電源側の保護回路２７と電源電圧ＶＤＤとの間に介在したＰチャネルＭＯＳトランジスタであって、そのゲート電極に検査電源電圧ＶＤＤＴの供給を受ける。第２の電流遮断トランジスタ３７は、第２の被検査端子４の電源側の保護回路２９と電源電圧ＶＤＤとの間に介在したＰチャネルＭＯＳトランジスタであって、そのゲート電極に検査電源電圧ＶＤＤＴの供給を受ける。

論理回路３４は、検査電源電圧ＶＤＤＴの供給を受けて動作し、第１及び第２のフリップフロップ１０，１２の各々のＱ出力と、３端子以上の被検査端子が存在する場合には他のフリップフロップのＱ出力とを入力し、これらのＱ出力の論理和（ＯＲ）演算をもとに接続検査の結果を表すフラグ信号ＦＬＡＧを生成する回路である。ここでは、フラグ信号ＦＬＡＧのＬｏｗレベルが「良判定（パス）」を、フラグ信号ＦＬＡＧのＨｉｇｈレベルが「不良判定（フェイル）」をそれぞれ表すものとする。

被検査ＬＳＩ３８の動作確認を行う場合、テスト制御部４８は、電源電圧ＶＤＤ、接地電圧ＶＳＳ及び検査電源電圧ＶＤＤＴをそれぞれ、例えば３．３Ｖ、０Ｖ、０Ｖに設定する。被検査ＬＳＩ３８の第１及び第２の入出力回路３３，３５と、第１の実装ＬＳＩ３９の入出力回路２１と、第２の実装ＬＳＩ３９の入出力回路２２とは、いずれも電源電圧ＶＤＤの供給を受けて動作する。この際、検査電源電圧ＶＤＤＴが０Ｖであるため、第１及び第２の電圧供給トランジスタ３１，３２はオフし、第１及び第２の電流遮断トランジスタ３６，３７はオンしている。したがって、保護回路２７〜３０を機能させつつ、被検査ＬＳＩ３８と第１の実装ＬＳＩ３９との間と、被検査ＬＳＩ３８と第２の実装ＬＳＩ４０との間で動作確認のための信号授受が可能となる。

ところが、ボード６０上に被検査ＬＳＩ３８を実装するためのソケットに接触不良が生じていたり、当該被検査ＬＳＩ３８内のパッドにおけるボンディングワイヤに断線が生じていたりすると、上記のような動作確認が行えない。そこで、被検査ＬＳＩ３８の動作確認を実施する前に、次のようにして接続検査を実施するのがよい。

第１及び第２の被検査端子３，４についての接続検査を行う場合、テスト制御部４８は、検査電源電圧ＶＤＤＴとして正の電圧を設定する一方、電源電圧ＶＤＤ及び接地電圧ＶＳＳをいずれも０Ｖに設定する。被検査ＬＳＩ３８内において、第１及び第２のフリップフロップ１０，１２と、論理回路３４とは、検査電源電圧ＶＤＤＴの供給を受けて動作する。また、第１及び第２の電圧供給トランジスタ３１，３２はオンし、第１及び第２の電流遮断トランジスタ３６，３７はオフする。一方、電源電圧ＶＤＤが０Ｖであるため、被検査ＬＳＩ３８の第１及び第２の入出力回路３３，３５と、第１の実装ＬＳＩ３９の入出力回路２１と、第２の実装ＬＳＩ３９の入出力回路２２とはいずれも動作を停止する。

テスト制御部４８は、まず、スキャン制御信号ＳＣをＬｏｗレベルに保持しつつ、Ｈｉｇｈレベルのセット信号ＳＥＴを供給する。第１及び第２のフリップフロップ１０，１２は、Ｈｉｇｈレベルのセット信号ＳＥＴの供給を受けて各々のＱ出力をＨｉｇｈレベルにセットする。

第１のフリップフロップ１０のＱ出力は第１の電圧供給トランジスタ３１を介して第１の被検査端子３に接続しているため、第１の被検査端子３の電位が上がる。第１の被検査端子３は第１の実装ＬＳＩ３９の外部端子１３に接続されており、第１の実装ＬＳＩ３９の電源電圧ＶＤＤが０Ｖであることから、外部端子１３の電圧が電源電圧ＶＤＤより高くなるため、外部端子１３から電源側の保護回路２３を通して電流が流れて第１の被検査端子３の電位が下がる。このとき、第１の電流遮断トランジスタ３６がオフになっているため、被検査ＬＳＩ３８の電源側の保護回路２７には電流が流れない。また、第１の入出力回路３３においても、逆流防止ダイオード６１のはたらきにより、ＰチャネルＭＯＳトランジスタ６２に電流が流れないようになっている。

同様に、第２のフリップフロップ１２のＱ出力は第２の電圧供給トランジスタ３２を介して第２の被検査端子４に接続しているため、第２の被検査端子４の電位が上がる。このとき、第２の被検査端子４に接続不良が生じていなければ、第１の被検査端子３の場合と同様に外部端子１４から電源側の保護回路２５を通して電流が流れて第２の被検査端子４の電位が下がるが、図２中にバツ印で示すように第２の被検査端子４に接続不良が生じていた場合には電源側の保護回路２５に電流が流れず第２の被検査端子４の電位は上がったままとなる。このとき、第２の電流遮断トランジスタ３７がオフになっているため、被検査ＬＳＩ３８の電源側の保護回路２９にも電流は流れない。また、第２の入出力回路３５においても、逆流防止ダイオード６３のはたらきにより、ＰチャネルＭＯＳトランジスタ６４に電流が流れないようになっている。

以上のとおり、第１及び第２のフリップフロップ１０，１２の各々のＱ出力からＨｉｇｈレベルの電圧が供給されたとき、接続不良のない第１の被検査端子３の電位は下がるが、接続不良のある第２の被検査端子４の電位は下がらない。

次に、テスト制御部４８は、第１及び第２の被検査端子３，４の各々の電位変化の有無を第１及び第２のフリップフロップ１０，１２にそれぞれ記憶させるように、スキャン制御信号ＳＣをＬｏｗレベルに保持しつつ、１つのクロックパルスをクロック信号ＣＫとして供給する。この結果、第１のフリップフロップ１０のＱ出力はＬｏｗレベルとなり、第２のフリップフロップ１２のＱ出力はＨｉｇｈレベルとなる。これを受けて、論理回路３４は、不良判定を表すＨｉｇｈレベルのフラグ信号ＦＬＡＧを出力する。ただし、第１及び第２の被検査端子３，４のいずれにも接続不良がない場合には、両フリップフロップ１０，１２のＱ出力がいずれもＬｏｗレベルとなるので、良判定を表すＬｏｗレベルのフラグ信号ＦＬＡＧが論理回路３４から出力されることとなる。

フラグ信号ＦＬＡＧが不良判定を示す場合、テスト制御部４８は、スキャン制御信号ＳＣをＨｉｇｈレベルに設定してクロック信号ＣＫのパルスを供給することにより、いずれの端子に接続不良があったのかを検知することができる。この際、スキャン制御信号ＳＣがＨｉｇｈレベルに設定されることにより第１及び第２のセレクタ９，１１が切り換えられて、スキャンイン信号ＳＣＩＮ、第１のセレクタ９、第１のフリップフロップ１０、第２のセレクタ１１、第２のフリップフロップ１２、スキャンアウト信号ＳＣＯＵＴという順序で１つのスキャンチェーンが構成され、第１及び第２のフリップフロップ１０，１２が１つのシフトレジスタを形成するように互いに接続される。したがって、クロック信号ＣＫを供給することによりスキャンシフト動作が達成されて、スキャンアウト端子８からシリアルに各端子の接続検査結果が得られるのである。

なお、図１のボード６０上に２以上の異なる通常電源電圧で動作するＬＳＩが混在した場合でも、検査電源電圧ＶＤＤＴを定格内の１電圧に設定して接続検査を実施することができる。

また、図２中の第１及び第２のセレクタ９，１１と、第１及び第２のフリップフロップ１０，１２との配設を省略することも可能である。この場合には、第１の電圧供給トランジスタ３１を検査電源電圧ＶＤＤＴと第１の被検査端子３との間に、第２の電圧供給トランジスタ３２を検査電源電圧ＶＤＤＴと第２の被検査端子４との間にそれぞれ介在させ、第１及び第２の被検査端子３，４の各々の電位を論理回路３４へ直接入力すればよい。

論理回路３４の閾値電圧を適切に設定すれば、逆流防止ダイオード６１，６３の配設を省略することも可能である。上記説明によれば、第２のフリップフロップ１２のＱ出力からＨｉｇｈレベルの電圧が供給されたとき、接続不良のある第２の被検査端子４の電位が下がらないようにする必要がある。一方、第２の入出力回路３５において、ＰチャネルＭＯＳトランジスタ６４のゲート及びソースの各々の電位が０Ｖであり、当該ＰチャネルＭＯＳトランジスタ６４のドレイン電位が第２の被検査端子４の電位に等しい。したがって、逆流防止ダイオード６３がないとき、第２の被検査端子４の電位がＰチャネルＭＯＳトランジスタ６４の閾値電圧を超えると、当該ＰチャネルＭＯＳトランジスタ６４がオンして電流が流れる。このとき、第２のフリップフロップ１２のＱ出力の電圧は、当該第２のフリップフロップ１２の出力抵抗と、第２の電圧供給トランジスタ３２のオン抵抗と、ＰチャネルＭＯＳトランジスタ６４のオン抵抗とにより決定される。このようにして決定された電圧よりも低い電圧になるように論理回路３４の閾値電圧を設定すれば、第２の入出力回路３５における逆流防止ダイオード６３の配設を省略できる。第１の入出力回路３３における逆流防止ダイオード６１についても同様である。

図３は、負の検査電源電圧ＶＳＳＴを用いて接続検査を実施する場合の、図２の変形例を示している。図３によれば、第１の実装ＬＳＩ３９は、オープンドレイン型の入出力回路５１を備え、接地側の保護回路２４が外部端子１３に接続されているものの、電源側の保護回路は備えられていない。したがって、被検査ＬＳＩ３８の検査電源端子２に負の検査電源電圧ＶＳＳＴを供給するようにしている。第１の電圧供給トランジスタ３１は検査電源電圧ＶＳＳＴと第１の被検査端子３との間に、第２の電圧供給トランジスタ３２は検査電源電圧ＶＳＳＴと第２の被検査端子４との間にそれぞれ介在する。これら第１及び第２の電圧供給トランジスタ３１，３２の各々のゲート電極は接地されている。また、図２の場合と違って、電源側の保護回路２７，２９に電流遮断トランジスタを設けることを要しない。接地側の保護回路２８，３０は、検査電源電圧ＶＳＳＴに接続される。第１の入出力回路３３は、出力インバータ回路の接地側のＮチャネルＭＯＳトランジスタ６５に直列接続された逆流防止ダイオード６６を有する。第２の入出力回路３５もまた、出力インバータ回路の接地側のＮチャネルＭＯＳトランジスタ６７に直列接続された逆流防止ダイオード６８を有する。

図３によれば、被検査ＬＳＩ３８の動作確認を行う場合、電源電圧ＶＤＤ、接地電圧ＶＳＳ及び検査電源電圧ＶＳＳＴはそれぞれ、例えば３．３Ｖ、０Ｖ、０Ｖに設定される。被検査ＬＳＩ３８の第１及び第２の入出力回路３３，３５と、第１の実装ＬＳＩ３９の入出力回路５１と、第２の実装ＬＳＩ３９の入出力回路２２とは、いずれも電源電圧ＶＤＤの供給を受けて動作する。この際、検査電源電圧ＶＳＳＴが０Ｖであるため、第１及び第２の電圧供給トランジスタ３１，３２はオフしている。したがって、保護回路２７〜３０を機能させつつ、被検査ＬＳＩ３８と第１の実装ＬＳＩ３９との間と、被検査ＬＳＩ３８と第２の実装ＬＳＩ４０との間で動作確認のための信号授受が可能となる。

被検査ＬＳＩ３８の第１及び第２の被検査端子３，４についての接続検査を行う場合には、検査電源電圧ＶＳＳＴとして負の電圧が設定される一方、電源電圧ＶＤＤ及び接地電圧ＶＳＳがいずれも０Ｖに設定される。被検査ＬＳＩ３８内において、論理回路３４は電源電圧ＶＤＤ（又は接地電圧ＶＳＳ）と検査電源電圧ＶＳＳＴとの差電圧の供給を受けて動作する。また、第１及び第２の電圧供給トランジスタ３１，３２はオンする。一方、電源電圧ＶＤＤが０Ｖであるため、被検査ＬＳＩ３８の第１及び第２の入出力回路３３，３５と、第１の実装ＬＳＩ３９の入出力回路５１と、第２の実装ＬＳＩ３９の入出力回路２２とはいずれも動作を停止する。

負の検査電源電圧ＶＳＳＴは第１の電圧供給トランジスタ３１を介して第１の被検査端子３に接続しているため、第１の被検査端子３の電位が下がる。第１の被検査端子３は第１の実装ＬＳＩ３９の外部端子１３に接続されており、第１の実装ＬＳＩ３９の接地電圧ＶＳＳが０Ｖであることから、外部端子１３の電圧が接地電圧ＶＳＳより低くなるため、接地側の保護回路２４を通して電流が流れて第１の被検査端子３の電位が上がる。このとき、被検査ＬＳＩ３８の電源側及び接地側の保護回路２７，２８には電流が流れない。また、第１の入出力回路３３においても、逆流防止ダイオード６６のはたらきにより、ＮチャネルＭＯＳトランジスタ６５に電流が流れないようになっている。

同様に、負の検査電源電圧ＶＳＳＴは第２の電圧供給トランジスタ３２を介して第２の被検査端子４に接続しているため、第２の被検査端子４の電位が下がる。このとき、第２の被検査端子４に接続不良が生じていなければ、第１の被検査端子３の場合と同様に接地側の保護回路２６を通して電流が流れて第２の被検査端子４の電位が上がるが、図３中にバツ印で示すように第２の被検査端子４に接続不良が生じていた場合には接地側の保護回路２６に電流が流れず第２の被検査端子４の電位が下がったままとなる。このとき、被検査ＬＳＩ３８の電源側及び接地側の保護回路２９，３０にも電流が流れない。また、第２の入出力回路３５においても、逆流防止ダイオード６８のはたらきにより、ＮチャネルＭＯＳトランジスタ６７に電流が流れないようになっている。

以上のとおり、負の検査電源電圧ＶＳＳＴが供給されたとき、接続不良のない第１の被検査端子３の電位は上がるが、接続不良のある第２の被検査端子４の電位は上がらない。このようにして接続不良の有無に応じて第１及び第２の被検査端子３，４に出現する電位変化を判定することで、接続検査を実施することができる。

なお、論理回路３４の閾値電圧を適切に設定すれば、図２の場合と同様に逆流防止ダイオード６６，６８の配設を省略することができる。

以上説明してきたとおり、本発明に係る半導体検査装置は、複雑な回路を追加せずに被検査ＬＳＩの実装検査での接続不良を判定可能とすることができ、高速かつ小振幅のインターフェイスＬＳＩ等の検査に有用である。

本発明に係る半導体検査装置の構成例を示すブロック図である。 図１中の各ＬＳＩの内部構成例を示す回路図である。 図２の変形例を示す回路図である。

符号の説明

１ クロック入力端子
２ 検査電源端子
３，４ 被検査端子
５ セット端子
６ スキャンアウト端子
７ 検査結果出力端子
９，１１ セレクタ
１０，１２ フリップフロップ（検出手段）
１３，１４ 実装ＬＳＩの外部端子
２１，２２，５１ 入出力回路
２３，２５，２７，２９ 電源側の保護回路
２４，２６，２８，３０ 接地側の保護回路
３１，３２ 電圧供給トランジスタ
３３，３５ 入出力回路
３４ 論理回路（検出手段）
３６，３７ 電流遮断トランジスタ
３８ 被検査ＬＳＩ
３９，４０ 実装ＬＳＩ
４１，４６，４７ （通常）電源端子
４３，４４，４５ 接地端子
４８ テスト制御部（制御手段）
６０ ボード
６１，６３ 逆流防止ダイオード
６２，６４ ＰチャネルＭＯＳトランジスタ
６５，６７ ＮチャネルＭＯＳトランジスタ
６６，６８ 逆流防止ダイオード

Claims (6)

1. ボード上の少なくとも１つの実装ＬＳＩと前記ボード上に着脱可能に実装された被検査ＬＳＩとの間の接続検査を実行する機能を有する半導体検査装置であって、
   前記実装ＬＳＩの外部端子と、当該外部端子に接続されているべき前記被検査ＬＳＩの被検査端子との間に電位差を与えるように制御するための制御手段と、
   前記被検査端子の電位変化を検出するための検出手段とを備え、
   前記検出手段は前記被検査ＬＳＩに内蔵されており、前記被検査端子の接続が正常であった場合には前記外部端子と前記被検査端子との間に電流が流れて前記被検査端子の電位が変化することをもって良判定が、前記被検査端子の接続が不良であった場合には前記外部端子と前記被検査端子との間に電流が流れず前記被検査端子の電位が変化しないことをもって不良判定がそれぞれなされることを特徴とする半導体検査装置。
2. 請求項１記載の半導体検査装置において、
   前記被検査ＬＳＩは、前記被検査端子へ前記接続検査のための電圧を供給する検査電源端子を有することを特徴とする半導体検査装置。
3. 請求項２記載の半導体検査装置において、
   前記制御手段は、前記実装ＬＳＩの電源端子に接地電圧を、前記被検査ＬＳＩの前記検査電源端子に正の検査電源電圧をそれぞれ供給する機能を有し、
   前記被検査端子の接続が正常であった場合には前記外部端子と前記被検査端子との間の電流が前記実装ＬＳＩ中の電源側の保護回路を通して流れることを特徴とする半導体検査装置。
4. 請求項２記載の半導体検査装置において、
   前記制御手段は、前記実装ＬＳＩの接地端子に接地電圧を、前記被検査ＬＳＩの前記検査電源端子に負の検査電源電圧をそれぞれ供給する機能を有し、
   前記被検査端子の接続が正常であった場合には前記外部端子と前記被検査端子との間の電流が前記実装ＬＳＩ中の接地側の保護回路を通して流れることを特徴とする半導体検査装置。
5. 請求項１記載の半導体検査装置において、
   前記検出手段は、
   前記被検査ＬＳＩの複数の被検査端子に関する接続検査を同時に実行できるように、
   前記複数の被検査端子の各々の電位変化の有無を記憶する複数のフリップフロップと、
   前記複数のフリップフロップの各々の出力の論理演算をもとに、前記複数の被検査端子のうちの少なくとも１つの接続に不良があった場合に不良判定の検査結果を出力する論理回路とを備えたことを特徴とする半導体検査装置。
6. 請求項５記載の半導体検査装置において、
   １つのスキャンチェーンを構成するように前記複数のフリップフロップが互いに接続されていることを特徴とする半導体検査装置。

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