JP4882937B2 - 半導体装置および半導体装置の検査方法 - Google Patents
半導体装置および半導体装置の検査方法 Download PDFInfo
- Publication number
- JP4882937B2 JP4882937B2 JP2007247440A JP2007247440A JP4882937B2 JP 4882937 B2 JP4882937 B2 JP 4882937B2 JP 2007247440 A JP2007247440 A JP 2007247440A JP 2007247440 A JP2007247440 A JP 2007247440A JP 4882937 B2 JP4882937 B2 JP 4882937B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- state
- output
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
図1は、パッケージ内部に複数の半導体チップが設けられたマルチチップパッケージの半導体装置の構成について本発明の要旨に係る部分のみ示している。図1における半導体装置1は、パッケージ1a内部に設けられた2つの半導体チップ2および3(第1および第2の半導体チップに相当)と、パッケージ1aの外部に先端部が突出するように設けられた外部端子4〜10とを備えている。
以下では、半導体チップ3の入力バッファ47の特性検査を行う場合の説明を行うが、入力バッファ48、49についても同様に検査可能である。なお、この特性検査に用いるテスト装置(図示せず)は、マイクロコンピュータとして構成された半導体チップ2に通常設けられている汎用の外部I/Fバス等を介してCPUにアクセスすることが可能となっている。これにより、使用者は、半導体チップ2の各制御レジスタの設定を行うことが可能となっている。
続いて、テスト装置から外部端子6、7を介して半導体チップ3に検査用電圧(3V)を供給する。このとき、前述したとおり、外部端子6(電源端子16)の電位は5Vであり、外部端子7(グランド端子17)の電位は2Vである(図2の状態)。
制御回路34により、出力バッファ36〜38の出力を遮断状態に設定するとともに外部端子4を信号端子13に接続する検査状態に設定し、クロック信号CKの供給を停止させて制御回路34を低消費電流状態に切り換える。そして、外部端子6に5V、外部端子7に2Vを印加して半導体チップ3に検査用電圧(3V)を供給する。これにより、電源端子11を通じて入力バッファ47の入力端子へ信号を与えたり、入力端子の状態をモニタしたりすることが可能となるので、パッケージ1a外部に導出される端子数を増加させることなく、入力バッファ47の特性検査を実施することが可能となる。
出力回路28〜30は、出力バッファ36〜38とアナログスイッチ39〜41とから構成したが、これに限らずともよい。例えば、出力バッファ36〜38を構成する各トランジスタの電源側およびグランド側にそれぞれ遮断用トランジスタを設け、この遮断用トランジスタのオンオフを制御回路34により制御するように構成してもよい。このように構成しても、遮断用トランジスタのオンオフに基づいて、出力バッファ36〜38の出力を導通状態と遮断状態とに切り換え可能となる。
制御回路34は、特性検査を実施する際、必ずしも消費電流がゼロとなる低消費電流状態に移行する必要はなく、消費電流の変動が抑制されている状態(変動抑制状態)に移行すればよい。たとえば、制御回路34が変動抑制状態に移行したときの消費電流による電源端子11での電圧降下を予め測定しておけば、電源端子11を介して行う特性検査の結果をこの電圧降下分を考慮して補正することもできる。
半導体チップ2は、例えばPLD等を基本構成として備えていてもよい。半導体チップ3は、例えばEEPROM等のメモリであってもよい。また、これら半導体チップ2および半導体チップ3をパッケージ内部で接続するチップ間配線は、4本以上であってもよいし、2本以下であってもよい。半導体装置1は、パッケージ内部に半導体チップが3つ以上搭載されていてもよい。
Claims (6)
- パッケージの外部に導出される一対の第1電源端子と、前記一対の第1電源端子を介して給電される第1の内部回路と、前記第1の内部回路の出力端子に接続される第1の内部接続用信号端子とを有する第1の半導体チップと、
前記パッケージの外部に導出される一対の第2電源端子と、前記一対の第2電源端子を介して給電される第2の内部回路と、前記第2の内部回路の入力端子に接続される第2の内部接続用信号端子とを有する第2の半導体チップと、
前記第1の内部接続用信号端子と前記第2の内部接続用信号端子との間を接続するチップ間配線とを前記パッケージ内部に備えた構成の半導体装置において、
前記第1の内部回路は、
前記出力端子の出力を導通状態から遮断状態に切り換え設定可能な出力回路と、
前記第1の半導体チップの一対の第1電源端子のうち一方を前記第1の内部接続用信号端子に接続する検査状態と前記第1の内部接続用信号端子から遮断する通常状態とを切り換え可能なスイッチ回路と、
前記出力回路の出力を制御する機能および前記スイッチ回路の切り換えを制御する機能を有するとともに、前記一対の第1電源端子間に最低動作電圧以上の電圧が印加されているときには前記出力回路の出力状態および前記スイッチ回路の切り換え設定状態を保持したまま自身の消費電流の変動が抑制された変動抑制状態に切り換え可能な制御回路とを備え、
前記第2の内部回路は、
前記一対の第2電源端子間に検査用電圧を低電位側が前記最低動作電圧と同電位となるように印加することにより、前記第1の半導体チップから前記チップ間配線を介して与えられる電圧による自身の特性検査を実施可能な検査状態となるように構成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1の内部回路は、前記制御回路へのクロック信号の供給を制御するクロック制御回路を備え、
前記制御回路は、前記クロック信号の供給が停止されると前記変動抑制状態となるように構成されていることを特徴とする半導体装置。 - 請求項1または2記載の半導体装置において、
前記第1の半導体チップは、前記出力回路および前記第1の内部接続用信号端子を複数備え、
前記第2の半導体チップは、前記第2の内部回路および前記第2の内部接続用信号端子を複数備え、
前記スイッチ回路は、前記第1の半導体チップの一対の第1電源端子のうち一方を前記複数の第1の内部接続用信号端子のうちいずれかに選択的に接続する検査状態と前記複数の第1の内部接続用信号端子から遮断する通常状態とを切り換え可能であることを特徴とする半導体装置。 - パッケージの外部に導出される一対の第1電源端子と、前記一対の第1電源端子を介して給電される第1の内部回路と、前記第1の内部回路の出力端子に接続される第1の内部接続用信号端子とを有する第1の半導体チップと、
前記パッケージの外部に導出される一対の第2電源端子と、前記一対の第2電源端子を介して給電される第2の内部回路と、前記第2の内部回路の入力端子に接続される第2の内部接続用信号端子とを有する第2の半導体チップと、
前記第1の内部接続用信号端子と前記第2の内部接続用信号端子との間を接続するチップ間配線とを前記パッケージ内部に備えた構成の半導体装置の検査方法であって、
前記第1の内部回路は、前記出力端子の出力を導通状態から遮断状態に切り換え設定可能な出力回路と、前記第1の半導体チップの一対の第1電源端子のうち一方を前記第1の内部接続用信号端子に接続する検査状態と前記第1の内部接続用信号端子から遮断する通常状態とを切り換え可能なスイッチ回路と、前記出力回路の出力を制御する機能および前記スイッチ回路の切り換えを制御する機能を有するとともに前記一対の第1電源端子間に最低動作電圧以上の電圧が印加されているときには前記出力回路の出力状態および前記スイッチ回路の切り換え設定状態を保持したまま自身の消費電流の変動が抑制された変動抑制状態に切り換え可能な制御回路とを備えており、
前記一対の第1電源端子間に最低動作電圧以上の電圧を印加し、前記制御回路により前記出力回路の出力を導通状態から遮断状態に切り換え、前記スイッチ回路を前記検査状態に切り換えた後、前記制御回路を前記変動抑制状態に切り換える工程と、
前記一対の第2電源端子間に検査用電圧を低電位側が前記最低動作電圧と同電位となるように印加する工程とを行った後、前記第1の半導体チップの前記第1電源端子のうち一方から前記チップ間配線を介して電圧を与えることにより前記第2の半導体チップの前記第2の内部回路の特性検査を実施することを特徴とする半導体装置の検査方法。 - 請求項4記載の半導体装置の検査方法において、
前記制御回路へのクロック信号の供給を停止することにより前記制御回路を前記変動抑制状態に切り換えることを特徴とする半導体装置の検査方法。 - 請求項4または5記載の半導体装置の検査方法において、
前記第1の半導体チップは、前記出力回路および前記第1の内部接続用信号端子を複数備え、
前記第2の半導体チップは、前記第2の内部回路および前記第2の内部接続用信号端子を複数備え、
前記スイッチ回路を検査状態に切り換える場合、前記第1の半導体チップの一対の第1電源端子のうち一方を前記複数の第1の内部接続用信号端子のうち検査実施対象とする前記第2の内部回路に対応する端子に選択的に接続し、
前記スイッチ回路を通常状態に切り換える場合、前記第1の半導体チップの一対の第1電源端子を前記複数の第1の内部接続用信号端子から遮断することを特徴とする半導体装置の検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007247440A JP4882937B2 (ja) | 2007-09-25 | 2007-09-25 | 半導体装置および半導体装置の検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007247440A JP4882937B2 (ja) | 2007-09-25 | 2007-09-25 | 半導体装置および半導体装置の検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009079920A JP2009079920A (ja) | 2009-04-16 |
JP4882937B2 true JP4882937B2 (ja) | 2012-02-22 |
Family
ID=40654789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007247440A Expired - Fee Related JP4882937B2 (ja) | 2007-09-25 | 2007-09-25 | 半導体装置および半導体装置の検査方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4882937B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015004663A (ja) | 2013-05-21 | 2015-01-08 | 株式会社デンソー | 半導体集積回路装置 |
-
2007
- 2007-09-25 JP JP2007247440A patent/JP4882937B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009079920A (ja) | 2009-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20120229159A1 (en) | Test interface board and test system including the same | |
CN102968946B (zh) | 显示面板的检测电路 | |
CN101089644A (zh) | 测试电路、选择器和半导体集成电路 | |
JP4882937B2 (ja) | 半導体装置および半導体装置の検査方法 | |
US7764108B2 (en) | Electrical fuse circuit | |
JP4740788B2 (ja) | 半導体集積回路 | |
US7466159B2 (en) | Semiconductor integrated circuit having multiple semiconductor chips with signal terminals | |
KR101560493B1 (ko) | 출력 장치 및 그 진단 방법 | |
WO2020217925A1 (ja) | 半導体集積回路装置および半導体集積回路装置の検査方法 | |
JP2006303300A (ja) | 半導体装置及びその製造方法 | |
JP3980560B2 (ja) | テスト可能なカスコード回路およびそれをテストする方法 | |
JP2011038849A (ja) | 半導体集積回路 | |
US8884679B2 (en) | Apparatus and method for high voltage switches | |
JP4828493B2 (ja) | 静電気評価回路および半導体集積回路装置 | |
JP2010190839A (ja) | 半導体装置 | |
JPWO2016139926A1 (ja) | クロスバースイッチ型メモリ回路、ルックアップテーブル回路、及び、プログラム方法 | |
KR100360149B1 (ko) | 병렬테스트회로 | |
KR20080106004A (ko) | 테스트 패드 제어 회로를 가지는 반도체 집적 회로 및그것을 포함한 컴퓨팅 시스템 | |
US7629810B2 (en) | Input and output circuit | |
JP5614354B2 (ja) | 半導体装置及び出力回路 | |
JP4370891B2 (ja) | 半導体集積回路 | |
US20090302907A1 (en) | Circuit arrangement for producing a defined output signal | |
JP2010010193A (ja) | 半導体装置及び半導体装置の入力回路の閾値の測定方法 | |
US7263054B2 (en) | Sample-and-hold interface circuit of a pickup head | |
KR101027340B1 (ko) | 반도체 메모리장치의 내부전원측정회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100114 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111020 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111108 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111121 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141216 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141216 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |