JP4828493B2 - 静電気評価回路および半導体集積回路装置 - Google Patents
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Description
図6は本発明に係る静電気評価回路の第1実施例を示すブロック図である。
図6と前述した図1との比較から明らかなように、本第1実施例では、静電気評価回路2において、前述した図1の静電気評価回路102における抵抗121を容量211に置き換えると共に、nMOSトランジスタ123およびpMOSトランジスタ124のゲートに設けたインバータ122を、nMOSトランジスタ23のゲートに1段のインバータ212を設け、且つ、pMOSトランジスタ24のゲートに2段のインバータ213,214を設けるように構成している。ここで、nMOSトランジスタ23およびpMOSトランジスタ24は、アナログ回路の外部出力部に見立てたトランジスタである。
図9と前述した図6との比較から明らかなように、本第2実施例の静電気評価回路は、図6に示す第1実施例の静電気評価回路における容量211を抵抗215に置き換えたものに対応している。このように、本発明に係る静電気評価回路は、様々な変形が可能である。なお、本第2実施例は、抵抗215に常に電流が流れることになるため、消費電力の面では前述した第1実施例の方が好ましい。また、本第2実施例の回路動作および効果等は、実質的に前述した第1実施例と同様である。
図10に示されるように、本第3実施例は、入力端子INおよびアナログ信号用I/Oセル1を不要とするもので、図6に示す第1実施例の静電気評価回路において、入力ノードと高電位電源線(PT1)との間に抵抗216を追加したものに対応している。
(付記1)
静電気を印加したときに、アナログ回路の外部出力部に見立てたトランジスタをオンに制御する制御手段を備え、前記アナログ回路におけるワースト条件での静電気評価を行うことを特徴とする静電気評価回路。
付記1に記載の静電気評価回路において、
前記アナログ回路は、CMOSアナログ回路であり、
前記外部出力部に見立てたトランジスタは、各々のドレインが第1の端子に共通接続され、ソースが高電位電源線に接続されたpチャネル型MOSトランジスタと、ソースが低電位電源線に接続されたnチャネル型MOSトランジスタと、を備えることを特徴とする静電気評価回路。
付記2に記載の静電気評価回路において、
静電気が印加されていない状態では、前記第1の端子とは異なる第2の端子から所定の信号を入力して前記pチャネル型MOSトランジスタおよび前記nチャネル型MOSトランジスタの破壊/非破壊を調べて静電気に対する評価を行うことを特徴とする静電気評価回路。
付記3に記載の静電気評価回路において、前記制御手段は、
前記第2の端子と前記pチャネル型MOSトランジスタのゲートとの間に挿入された2段のインバータと、
前記第2の端子と前記nチャネル型MOSトランジスタのゲートとの間に挿入された1段のインバータと、を備えることを特徴とする静電気評価回路。
付記3または4に記載の静電気評価回路において、前記第2の端子と前記高電位電源線または前記低電位電源線との間に容量素子を設けることを特徴とする静電気評価回路。
付記3または4に記載の静電気評価回路において、前記第2の端子と前記高電位電源線または前記低電位電源線との間に抵抗素子を設けることを特徴とする静電気評価回路。
付記1〜6のいずれか1項に記載の静電気評価回路において、静電気が印加されていない状態では、前記外部出力部に見立てたトランジスタがオフすることを特徴とする静電気評価回路。
付記1〜7のいずれか1項に記載の静電気評価回路を備えることを特徴とする半導体集積回路装置。
2,102 静電気評価回路
4,104 アナログ電源・グランド用I/Oセル
21 ESD検出および制御部
41,141 電源クランプ部
Claims (5)
- 静電気を印加したときに、アナログ回路の外部出力部に見立てたトランジスタをオンに制御する制御手段を備え、
前記外部出力部に見立てたトランジスタは、各々のドレインが第1の端子に共通接続され、ソースが高電位電源線に接続されたpチャネル型MOSトランジスタと、ソースが低電位電源線に接続されたnチャネル型MOSトランジスタと、を備え、
前記制御手段は、前記第1の端子とは異なる第2の端子と前記pチャネル型MOSトランジスタのゲートとの間に挿入された偶数段のインバータと、前記第2の端子と前記nチャネル型MOSトランジスタのゲートとの間に挿入された奇数段のインバータと、を備え、
前記nMOSトランジスタおよび前記pMOSトランジスタが両方ともオン状態となる前記アナログ回路におけるワースト条件での静電気評価を行うことを特徴とする静電気評価回路。 - 請求項1に記載の静電気評価回路において、
前記アナログ回路は、CMOSアナログ回路であることを特徴とする静電気評価回路。 - 請求項1または請求項2に記載の静電気評価回路において、
静電気が印加されていない状態では、前記第2の端子から所定の信号を入力して前記pチャネル型MOSトランジスタおよび前記nチャネル型MOSトランジスタの破壊/非破壊を調べて静電気に対する評価を行うことを特徴とする静電気評価回路。 - 請求項1乃至請求項3のいずれか1項に記載の静電気評価回路において、
前記第2の端子と前記pチャネル型MOSトランジスタのゲートとの間に挿入されたインバータは、2段であり、
前記第2の端子と前記nチャネル型MOSトランジスタのゲートとの間に挿入されたインバータは、1段であることを特徴とする静電気評価回路。 - 請求項1乃至請求項4のいずれか1項に記載の静電気評価回路において、前記第2の端子と前記高電位電源線または前記低電位電源線との間に容量素子を設けることを特徴とする静電気評価回路。
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