KR100671861B1 - 입력 보호 회로 - Google Patents

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Abstract

특성의 저하 없이 유효/무효 제어가 가능한 입력 보호 회로를 제공한다. 이 입력 보호 회로는, 내부 회로에 접속된 버퍼(3)와 외부 입력 단자 사이에 접속된 입력 보호 저항(4)과, 하나의 단자가 전원에 접속되고 나머지 단자가 외부 입력 단자와 입력 보호 저항 사이의 지점에 접속된 p-형 MOS 트랜지스터(5)와, 입력 보호 저항(6)을 포함한다.

Description

입력 보호 회로{INPUT PROTECTION CIRCUIT}
도 1은 본 실시예에 따른 풀업(pull-up)의 유효/무효 제어가 가능한 입력 보호 회로의 구성예를 도시한 도면.
도 2는 본 실시예에 따른 풀다운(pull-down)의 유효/무효 제어가 가능한 입력 보호 회로의 구성예를 도시한 도면.
도 3은 MOS 트랜지스터가 OFF 상태일 때의 도 1에 도시한 회로의 입력 전압과 출력 전압의 관계를 도시한 도면.
도 4는 MOS 트랜지스터가 ON 상태일 때의 도 1에 도시한 회로의 입력 전압과 출력 전압의 관계를 도시한 도면.
도 5는 MOS 트랜지스터가 OFF 상태일 때의 도 2에 도시한 회로의 입력 전압과 출력 전압의 관계를 도시한 도면.
도 6은 MOS 트랜지스터가 ON 상태일 때의 도 2에 도시한 회로의 입력 전압과 출력 전압의 관계를 도시한 도면.
도 7은 풀업 저항을 p형 MOS 트랜지스터로 구성하여, 일단을 전원에 접속하고 타단을 입력 보호 저항과 내부 회로 사이에 접속한 경우의 회로의 예를 도시한 도면.
도 8은 MOS 트랜지스터가 OFF 상태일 때의 도 7에 도시한 버퍼 회로의 입력 전압과 출력 전압의 관계를 도시한 도면.
도 9는 MOS 트랜지스터가 ON 상태일 때의 도 7에 도시한 버퍼 회로의 입력 전압과 출력 전압의 관계를 도시한 도면.
도 10은 풀다운 저항을 n형 M0S 트랜지스터로 구성하여, 일단을 전원에 접속하고 타단을 입력 보호 저항과 내부 회로 사이에 접속한 경우의 회로의 예를 도시한 도면.
도 11은 MOS 트랜지스터가 OFF 상태일 때의 도 10에 도시한 버퍼 회로의 입력 전압과 출력 전압의 관계를 도시한 도면.
도 12는 MOS 트랜지스터가 ON 상태일 때의 도 10에 도시한 버퍼 회로의 입력 전압과 출력 전압의 관계를 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
1: 입력 보호 회로
2: 외부 입력 단자(입력 패드)
3: 버퍼 회로
4: 입력 보호 저항
5: M0S 트랜지스터
6: 입력 보호 저항
10: 입력 보호 회로
11: 입력 보호 저항
12: M0S 트랜지스터
13: 입력 보호 저항
본 발명은 입력 보호 회로에 관한 것으로, 특히, 풀업/풀다운(pull-up/pull-down)의 유효/무효 제어가 가능한 입력 보호 회로에 관한 것이다.
일반적으로, 집적 회로 등의 내부 회로와 외부 입력 단자(입력 패드) 사이에는 내부 회로(내부 트랜지스터 등)를 정전기로부터 지키기 위해서 입력 보호 저항이 삽입된다. 또한, 외부 입력 단자가 오픈 상태로 된 경우에, 풀업 저항/ 풀다운 저항을 삽입하고 하이 레벨 상태/로우 레벨 상태를 유지하여, 노이즈 등의 영향에 의해 내부 회로가 오작동 하는 것을 방지하고 있다.
특허문헌 1에는 외부 입력 단자와 내부 회로 사이에 삽입된 입력 보호 저항과, 일단이 소정의 전원에 접속되고 타단이 입력 보호 저항과 내부 회로 사이에 접속된 풀업 혹은 풀다운 저항을 구비하고 있는 입력 보호 회로(특허문헌 1의 도 3, 도 4)와, 외부 입력 단자와 내부 회로 사이에 삽입된 입력 보호 저항과, 일단이 소정의 전원에 접속되고, 타단이 외부 입력 단자와 입력 보호 저항 사이에 접속된 풀업 저항/ 풀다운 저항을 구비하고 있는 입력 보호 회로가 개시되어 있다 (특허문헌 1의 도 1, 도 2).
[특허문헌 1] 일본 특허 공개 평성 제3-079120호 공보
전술의 풀업 저항/ 풀다운 저항은 여러가지 용도에 이용되지만, 풀업/풀다운을 필요에 따라 무효로 하는 기능이 요구되는 경우가 있다.
일례로서, 품질 보증을 위한 누설 시험을 행하는 경우를 들 수 있다. 예컨대, 데이터 버스의 외부 입력 단자 사이가 물리적으로 쇼트(단락)되어 있는 지의 여부를 시험하는 경우, 내부 회로의 입력부에 설치된 풀업/풀다운을 무효로 하고 각 외부 입력 단자 사이에 전압을 걸어 누설 전류를 계측해야 한다.
이 경우, 예컨대, 도 7 및 도 10에 도시한 회로를 생각할 수 있다.
도 7은 풀업 저항(Rpu)을 p형 MOS 트랜지스터(70)로 구성하여, 일단을 전원(Vdd)에 접속하고 타단을 입력 보호 저항(71)과 버퍼 회로(내부 회로)(72) 사이에 접속한 경우의 회로도를 도시하고 있다. 마찬가지로, 도 10은 풀다운 저항(Rpd)을 n형 MOS 트랜지스터(74)로 구성하여, 일단을 전원(Vss)에 접속하고 타단을 입력 보호 저항(71)과 버퍼 회로(72) 사이에 접속한 경우의 회로도를 도시하고 있다.
도 7에 있어서, MOS 트랜지스터(70)를 ON 상태로 한 경우, 버퍼 회로(72)의 입력 임피던스는 높기 때문에, 전원(Vdd)에서 외부 입력 단자(입력 패드)(73)에 대하여 직류 전류가 흐른다. 이때, MOS 트랜지스터(70)가 ON 상태일 때의 소스-드레인 사이의 저항을 Rpu, 입력 보호 저항(71)의 저항치를 Resd, 입력 보호 저항(71)으로 발생하는 전압을 Vshift_pu, 외부 입력 단자(73)의 전압을 Vpad, 버퍼 회로(72)로의 입력 전압을 Vin이라고 하면, 다음 식이 성립한다.
Vshift_pu=(Vdd-Vpad)× Resd/ (Rpu+Resd)
Vin = Vpad+Vshift_pu
따라서, 외부 입력 단자(73)로부터 본 임계치 전압은 입력 보호 저항(71)으로 발생하는 전압(Vshift_pu)분만 시프트하고 버퍼 회로(72)의 임계치 전압을 Vth라고 하면, 다음 식으로 나타낼 수 있다.
Vpad = Vth-Vshift_pu
여기서, 도 8에는 MOS 트랜지스터(70)가 OFF 상태일 때의 도 7에 도시한 버퍼 회로(72)의 입력 전압(Vin)과 출력 전압(Vout)의 관계를 도시하고 있다. 또한, 도 9는 MOS 트랜지스터(70)가 ON 상태일 때의 도 7에 도시한 버퍼 회로(72)의 입력 전압(Vin)과 출력 전압(Vout)의 관계를 도시하고 있다.
도 8에서는, 외부 입력 단자(73)로부터 본 임계치 전압은 약 0.6V인 데 대하여, 도 9에 도시한 임계치 전압은 약 O.01V(Vshift_pu)만 시프트하고 있는 것을 알 수 있다.
마찬가지로 도 10에 있어서, MOS 트랜지스터(74)를 ON 상태로 한 경우는, MOS 트랜지스터(74)가 ON 상태일 때의 드레인-소스 사이의 저항을 Rpd, 입력 보호 저항(71)으로 발생하는 전압을 Vshift_pd라고 하면, 다음 식이 성립한다.
Vshift_pd=(Vpad-Vss)× Resd/ (Rpd+Resd)
Vin = Vpad-Vshift_pd
따라서, 외부 입력 단자(73)로부터 본 임계치 전압은 입력 보호 저항(71)으로 발생하는 전압(Vshift_pd)분만 시프트하고 버퍼 회로(72)의 임계치 전압을 Vth라고 하면, 다음 식으로 나타낼 수 있다.
Vpad = Vth+Vshift_pd
도 11에는 MOS 트랜지스터(74)가 OFF 상태일 때의 도 10에 도시한 버퍼 회로(72)의 입력 전압(Vin)과 출력 전압(Vout)의 관계를 도시하고 있다. 또한, 도 12는 MOS 트랜지스터(74)가 ON 상태일 때의 도 10에 도시한 버퍼 회로(72)의 입력 전압(Vin)과 출력 전압(Vout)의 관계를 도시하고 있다.
도 11에서는, 외부 입력 단자(73)로부터 본 임계치 전압은 약 0.6V 인 데 대하여, 도 12에 도시한 임계치 전압은 약 0.01V(Vshift_pu)만 시프트하고 있는 것을 알 수 있다.
이상과 같이, 외부 입력 단자(73)로부터 본 임계치 전압이 변동하면, 입력되는 클록 신호의 듀티(Duty)비가 변동하는 입력 신호에 대한 특성 열화의 문제가 있었다.
또한, 특허문헌 1에 개시되어 있는 도 1 및 도 2에 기재한 입력 보호 회로의 외부 입력 단자와 입력 보호 저항 사이에 풀업 저항/ 풀다운 저항을 M0S 트랜지스터로 구성하는 것도 생각할 수 있지만, 내부 트랜지스터를 직접 외부 단자에 접속하는 것은 ESD 상 문제가 된다.
본 발명은 상술한 문제에 감안하여 이루어진 것으로, 그 해결하고자 하는 과제는 특성 열화되지 않고 풀업/풀다운의 유효/무효 제어가 가능한 입력 보호 회로를 제공하는 것이다.
상기 과제를 해결하기 위해서 본 발명에 따른 입력 보호 회로는 외부 입출력 단자와 내부 회로 사이에 접속되어 그 외부 입출력 단자에 입력되는 과전압으로부 터 상기 내부 회로를 보호하는 제1 입력 보호 수단과, 소정의 전압원과, 상기 외부 입출력 단자와 상기 제1 입력 보호 수단 사이에 접속되어 상기 외부 입출력 단자가 오픈(단선)시에 소정의 전압을 유지하는 풀업 수단으로서, 그 풀업 수단의 유효/무효를 전환하는 전환 수단을 갖는 풀업 수단을 구비한다.
본 발명에 의하면, 풀업 수단은 전환 수단에 의해 풀업 수단의 유효/무효를 전환하는 것이 가능해지기 때문에, 예컨대, 누설 시험시 등에 필요에 따라 풀업 수단을 유효/무효로 전환하여 시험하는 것이 가능해진다.
또한, 풀업 수단은 소정의 전압원과, 상기 외부 입출력 단자와 상기 제1 입력 보호 수단 사이에 접속되어 있기 때문에, 예컨대, 내부 회로에 접속되는 버퍼 회로(72)(도 7, 도 10)의 임계치 전압이 풀업 수단의 유효시와 무효시에서 달라지는(시프트 하는) 특성 열화를 방지하는 것이 가능해진다.
또한, 본 발명에 따른 입력 보호 회로는 외부 입출력 단자와 내부 회로 사이에 접속되어 그 외부 입출력 단자에 입력되는 과전압으로부터 상기 내부 회로를 보호하는 제1 입력 보호 수단과, 소정의 전압원과, 상기 외부 입출력 단자와 상기 제1 입력 보호 수단 사이에 접속되어 상기 외부 입출력 단자가 오픈시에 소정의 전압을 유지하는 풀다운 수단으로서, 그 풀다운 수단의 유효/무효를 전환하는 전환 수단을 갖는 풀다운 수단을 구비하는 입력 보호 회로라도 동일한 효과를 발휘한다.
이하, 본 발명의 실시 형태에 대해서 도 1 내지 도 6에 기초하여 설명한다.
도 1 및 도 2는 본 발명의 실시예에 따른 입력 보호 회로의 구성예를 도시하고 있다.
도 1은 본 실시예에 따른 풀업의 유효/무효 제어가 가능한 입력 보호 회로의 구성예를 도시하고 있다.
도 1에 도시하는 본 실시예에 따른 입력 보호 회로(1)는 외부 입력 단자(입력 패드)(2)와 내부 회로에 접속하는 버퍼 회로(3) 사이에 접속되는 입력 보호 저항(제1 입력 보호 수단)(4)과, 일단이 전원(Vdd)에 접속되고 타단이 외부 입력 단자(2)와 입력 보호 저항(4) 사이에 접속된 p형 MOS 트랜지스터(전환 수단)(5) 및 입력 보호 저항(제2 입력 보호 수단)(6)으로 구성되는 풀업 수단을 구비하고 있다.
또한, MOS 트랜지스터(5)와 입력 보호 저항(6)은 직렬로 접속되어 있다.
이상의 구성에 있어서, 입력 보호 저항(4)은 정전기 방전 등의 과전압으로부터 버퍼 회로(3) 이후에 접속되는 내부 트랜지스터를 보호한다. 또한, MOS 트랜지스터(5)와 직렬로 접속되는 입력 보호 저항(6)은 정전기 방전 등의 과전압으로부터 MOS 트랜지스터(5)를 보호한다.
따라서, 내부 회로를 정전기 방전의 스트레스에 의해 내부 회로[MOS 트랜지스터(5)나 버퍼 회로(3) 이후에 접속되는 내부 트랜지스터]가 열화 또는 파괴되는 것을 방지하는 것이 가능해진다.
MOS 트랜지스터(5)는 ON 상태일 때에는 소스-드레인 사이의 저항이 풀업 저항으로서 기능하고, OFF 상태일 때에는 풀업을 무효로 하는 제어를 행한다.
따라서, 예컨대, 누설 시험시에 필요에 따라 풀업의 유효/무효를 제어하는 것이 가능해진다. 그 결과, 각 외부 입력 단자 사이의 물리적인 쇼트를 검출하는 것이 가능해지기 때문에, 제조시에 변동이 있는 제품을 선별하는 것이 용이하게 되 어 그 제품의 품질을 향상시키는 것이 가능해진다.
또한, 직렬로 접속된 MOS 트랜지스터(5) 및 입력 보호 저항(6)의 일단은 외부 입력 단자(2)와 입력 보호 저항(4) 사이에 접속되어 있기 때문에, 풀업이 유효한 경우라도 전원으로부터 입력 보호 저항(4)에 직류 전류가 흐르지 않고, 임계치 전압이 시프트하는 DC 패스를 발생시키지 않는 효과를 발휘한다.
여기서, 도 3에는 MOS 트랜지스터(5)가 OFF 상태일 때 도 1에 도시한 버퍼 회로(3)의 입력 전압과 출력 전압의 관계를 도시하고 있다. 또한, 도 4는 MOS 트랜지스터(5)가 ON 상태일 때 도 1에 도시한 버퍼 회로(3)의 입력 전압과 출력 전압의 관계를 도시하고 있다.
도 3에 도시하는 외부 입력 단자(2)로부터 본 임계치 전압과 도 4에 도시하는 임계치 전압은 함께 약 0.6V로 되어 있고, 임계치 전압의 시프트가 발생하고 있지 않는 것을 알 수 있다.
도 2는 본 실시예에 따른 풀다운의 유효/무효 제어가 가능한 입력 보호 회로의 구성예를 도시하고 있다.
도 2에 도시하는 본 실시예에 따른 입력 보호 회로(10)는 외부 입력 단자(입력 패드)(2)와 내부 회로에 접속하는 버퍼 회로(3) 사이에 접속되는 입력 보호 저항(제1 입력 보호 수단)(11)과, 일단이 그라운드(접지)(Vss)에 접속되고, 타단이 외부 입력 단자(2)와 입력 보호 저항(11) 사이에 접속된 n형 MOS 트랜지스터(전환 수단)(12) 및 입력 보호 저항(제2 입력 보호 수단)(13)으로 구성되는 풀다운 수단을 구비하고 있다.
또한, MOS 트랜지스터(12)와 입력 보호 저항(13)은 직렬로 접속되어 있다.
이상의 구성도 도 1과 같이, 입력 보호 저항(11)이 정전기 방전 등의 과전압으로부터 버퍼 회로(3) 이후에 접속되는 내부 트랜지스터를 보호하고, 입력 보호 저항(13)이 정전기 방전 등의 과전압으로부터 MOS 트랜지스터(12)를 보호한다.
따라서, 내부 회로를 정전기 방전의 스트레스에 의해 내부 회로[M0S 트랜지스터(12)나 버퍼 회로(3) 이후에 접속되는 내부 트랜지스터]가 열화 또는 파괴되는 것을 방지하는 것이 가능해진다.
또한, MOS 트랜지스터(12)가 ON 상태일 때에는 드레인-소스 사이의 저항이 풀다운 저항으로서 기능하고, OFF 상태일 때에는 풀다운이 무효로 되기 때문에, 예컨대, 누설 시험시에 필요에 따라 풀다운의 유효/무효를 제어하는 것이 가능해진다. 그 결과, 각 외부 입력 단자 사이의 물리적인 쇼트를 검출하는 것이 가능해져, 제조시에 변동이 있는 제품을 선별하는 것이 용이하게 되어 그 제품의 품질을 향상시키는 것이 가능해진다.
또한, 직렬로 접속된 MOS 트랜지스터(12) 및 입력 보호 저항(13)의 일단은 외부 입력 단자(2)와 입력 보호 저항(11) 사이에 접속되어 있기 때문에, 풀다운이 유효한 경우라도 임계치 전압이 시프트하는 DC 패스(path)를 발생시키지 않는 효과를 발휘한다.
여기서, 도 5에는 MOS 트랜지스터(12)가 OFF 상태일 때의 도 2에 도시한 버퍼 회로(3)의 입력 전압과 출력 전압의 관계를 도시하고 있다. 또한, 도 6은 MOS 트랜지스터(12)가 ON 상태일 때의 도 2에 도시한 버퍼 회로(3)의 입력 전압과 출력 전압의 관계를 도시하고 있다.
도 5에 도시하는 외부 입력 단자(2)로부터 본 임계치 전압과 도 6에 도시하는 임계치 전압은 함께 약 0.6V로 되어 있고, 임계치 전압의 시프트가 발생하고 있지 않은 것을 알 수 있다.
이상의 도 1 및 도 2에서는, MOS 트랜지스터(5 및 12)가 내부 회로(내부 트랜지스터)에 포함되어 있는 경우에 대해서 도시했지만, 이것에 한정하는 취지는 아니며, M0S 트랜지스터(5 및 12)가 내부 회로에 포함되지 않는 경우라도 본 발명의 효과가 얻어지는 것은 당연하다.
또한, 도 1 및 도 2에는, 입력 보호 회로(1 또는 10)를 외부 입력 단자(2)에 대하여 사용한 경우를 도시하고 있지만, 이것에 한정하는 취지는 아니다. 즉, 본 실시예에 따른 입력 보호 회로(1 또는 10)를 외부 출력 단자에 대하여 사용한 경우라도 동일한 효과를 발휘한다.
이상과 같이, 본 발명에 의하면, 특성 열화되지 않고 풀업/풀다운의 유효/무효 제어가 가능한 입력 보호 회로를 제공하는 것이 가능해진다.

Claims (10)

  1. 외부 입출력 단자와 내부 회로 사이에 접속되어 그 외부 입출력 단자에 입력되는 과전압으로부터 상기 내부 회로를 보호하는 제1 입력 보호 수단(4)과,
    소정의 전압원(Vdd)과, 상기 외부 입출력 단자와 상기 제1 입력 보호 수단 사이에 접속되어 상기 외부 입출력 단자가 단선(open) 시에 소정의 전압을 유지하는 풀업 수단을 포함하고, 상기 풀업 수단은 이 풀업 수단의 유효/무효를 전환하는 전환 수단(5)을 구비하는 것을 특징으로 하는 입력 보호 회로.
  2. 제1항에 있어서, 상기 풀업 수단은 상기 외부 입출력 단자와 상기 제1 입력 보호 수단(4) 사이와, 상기 전환 수단(5)에 접속되어 상기 외부 입출력 단자에 입력되는 과전압으로부터 상기 전환 수단을 보호하는 제2 입력 보호 수단(6)을 더 구비하는 것을 특징으로 하는 입력 보호 회로.
  3. 제2항에 있어서, 상기 제1 및 제2 입력 보호 수단(4, 6)은 수동 저항 소자로 구성되는 입력 보호 저항인 것을 특징으로 하는 입력 보호 회로.
  4. 제3항에 있어서, 상기 전환 수단(5)은 능동 소자로 구성되는 것을 특징으로 하는 입력 보호 회로.
  5. 제4항에 있어서, 상기 전환 수단(5)은 MOS 트랜지스터로 구성되는 것을 특징으로 하는 입력 보호 회로.
  6. 외부 입출력 단자와 내부 회로 사이에 접속되어 그 외부 입출력 단자에 입력되는 과전압으로부터 상기 내부 회로를 보호하는 제1 입력 보호 수단(11)과,
    소정의 전압원과, 상기 외부 입출력 단자와 상기 제1 입력 보호 수단 사이에 접속되어 상기 외부 입출력 단자가 단락 시에 소정의 전압을 유지하는 풀다운 수단을 포함하고, 상기 풀다운 수단은 이 풀다운 수단의 유효/무효를 전환하는 전환 수단(12)을 구비하는 것을 특징으로 하는 입력 보호 회로.
  7. 제6항에 있어서, 상기 풀다운 수단은 상기 외부 입출력 단자와 상기 제1 입력 보호 수단(11) 사이와, 상기 전환 수단(12)에 접속되어 상기 외부 입출력 단자에 입력되는 과전압으로부터 상기 전환 수단을 보호하는 제2 입력 보호 수단(13)을 더 구비하는 것을 특징으로 하는 입력 보호 회로.
  8. 제7항에 있어서, 상기 제1 및 제2 입력 보호 수단(11, 13)은 수동 저항 소자로 구성되는 입력 보호 저항인 것을 특징으로 하는 입력 보호 회로.
  9. 제8항에 있어서, 상기 전환 수단(12)은 능동 소자로 구성되는 것을 특징으로 하는 입력 보호 회로.
  10. 제9항에 있어서, 상기 전환 수단(12)은 MOS 트랜지스터로 구성되는 것을 특징으로 하는 입력 보호 회로.
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