CN100547928C - 上拉装置 - Google Patents

上拉装置 Download PDF

Info

Publication number
CN100547928C
CN100547928C CNB2007100976324A CN200710097632A CN100547928C CN 100547928 C CN100547928 C CN 100547928C CN B2007100976324 A CNB2007100976324 A CN B2007100976324A CN 200710097632 A CN200710097632 A CN 200710097632A CN 100547928 C CN100547928 C CN 100547928C
Authority
CN
China
Prior art keywords
voltage
transistor
coupled
end points
drawing upwardly
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2007100976324A
Other languages
English (en)
Other versions
CN101064506A (zh
Inventor
黄超圣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Via Technologies Inc
Original Assignee
Via Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/610,618 external-priority patent/US7482846B2/en
Application filed by Via Technologies Inc filed Critical Via Technologies Inc
Publication of CN101064506A publication Critical patent/CN101064506A/zh
Application granted granted Critical
Publication of CN100547928C publication Critical patent/CN100547928C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Logic Circuits (AREA)

Abstract

一种上拉装置，耦接于一输出入端点以及一核心电路之间，可承受较其电源电压高的输入出电压。此上拉装置包括一第一晶体管，该第一晶体管的漏极耦接至该核心电路，该第一晶体管的源极接收一电压源；一调整单元，耦接至该输出入端点，根据该输出入端点的电压输出一调整信号；以及一第二晶体管，该第二晶体管的源极接收该调整信号，该第二晶体管的栅极接收该电压源，该第二晶体管的漏极耦接至该第一晶体管的栅极；一电阻，耦接于该第二晶体管的漏极与地之间。本发明所述上拉装置，避免了因输入出电压过大而使得PMOS晶体管毁损。

Description

上拉装置
技术领域
本发明是有关于一种上拉装置；尤指一种可承受输入出电压高于电源电压的上拉装置。
背景技术
在一般的半导体装置中，通常会在一集成电路(IC)的接合垫处(bonding pad)加入上拉(pull-up)电路或者是下拉(pull-down)电路。这是为了在没有输入信号的情况时，将此接合垫的输入出电压固定在一预设值，用以将集成电路的输入出电压维持在稳定状态，避免噪声的影响。
发明内容
本发明提出一种可承受较其电源电压高的输入出电压的上拉装置。此上拉装置耦接于一输出入端点以及一核心电路之间。此上拉装置包括一静态上拉电路、一调整单元以及一控制电路。静态上拉电路耦接至核心电路，并接收一电压源。调整单元耦接至输出入端点，根据输出入端点的电压输出一调整信号。控制电路耦接至调整单元以及静态上拉电路，根据调整信号，控制静态上拉电路；其中，该静态上拉电路包括一第一晶体管，该控制电路包括一第二晶体管。
本发明另提出一种可承受较其电源电压高的输入出电压的上拉装置。此上拉装置耦接于一输出入端点以及一核心电路之间。此上拉装置包括第一晶体管以及第二晶体管及一调整单元。第一晶体管的漏极耦接至核心电路，源极接收电压源。调整单元耦接至输出入端点，根据输出入端点的电压输出一调整信号。第二晶体管源极接收调整信号，栅极接收电压源，漏极耦接至第一晶体管的栅极；一电阻，耦接于该第二晶体管的漏极与地之间。
本发明所述上拉装置，避免了因输入出电压过大而使得PMOS晶体管毁损的情形。
附图说明
图1为一上拉电路连接的示意图。
图2为本发明实施例的一上拉装置连接的示意图。
具体实施方式
图1显示一上拉电路10耦接于一集成电路2及一输入/输出垫位(I/O pad)4的示意图，其中集成电路2经由输入/输出垫位4接收一输入信号。
上拉电路10包括一PMOS晶体管6，具有一栅极耦接至地，一源极接收一电源电压Vpp，以及一漏极耦接至集成电路2及输入/输出垫位4。当输入/输出垫位4非浮接(floating)时，亦即有输入信号输入时，PMOS晶体管6可能关闭，因此上拉电路10不影响集成电路2自输入/输出垫位4接收的输入出电压VI/O。即使PMOS晶体管6导通，其对集成电路2所接收的输入出电压VI/O的影响亦极弱。
所以在输入/输出垫位4有输入信号时，集成电路2可接收此输入信号。而当输入/输出垫位4没有接收输入信号时，由于PMOS晶体管6的栅极接地，因此PMOS晶体管6会导通，且将集成电路2的连接至输入/输出垫位4的管脚电压上拉至电源电压Vpp。因此可以将输入出电压固定在电源电压Vpp，而避免了没有输入信号时的噪声影响。
然而，当输入/输出垫位4的输入出电压VI/O大于PMOS晶体管6的电源电压Vpp(可容忍电源电压)时，例如，当集成电路2为一5V(伏特)的集成电路，亦即集成电路2的输入出电压VI/O为0V～5V时，且电源电压Vpp为3.3V时，PMOS晶体管6的漏极会接收一5V的输入信号，此时由于PMOS晶体管6的栅漏极间电压VGD高达5V，因而可能使得PMOS晶体管6毁损，失去拉升电路的功能。
图2为本发明实施例的一电路图。如图2所示，上拉装置20耦接于一输出入端点24以及一核心电路22之间，其中核心电路22可为一集成电路的内部电路，且输出入端点24的输入出电压为VI/O。
上拉装置20包括一调整单元26，一静态上拉电路28以及一控制电路30。本发明的静态上拉电路28包含有一PMOS晶体管P1，而控制电路30包含有另一PMOS晶体管P2。
PMOS晶体管P1的源极接收一电源电压Vpp，栅极耦接于PMOS晶体管P2的漏极以及一大电阻R0之间，而其漏极则耦接于输出入端点24以及核心电路22之间。PMOS晶体管P2的源极则耦接至调整单元26，栅极接收电源电压Vpp，且其漏极耦接至PMOS晶体管P1的栅极，其中电阻R0耦接于PMOS晶体管P1的栅极以及地之间。调整单元26耦接至输出入端点24，且输出一调整信号Vadj至PMOS晶体管P2的源极。
其中当输出入端点24的输入出电压VI/O介于一低电压电平以及电源电压Vpp之间时，调整信号Vadj的电压电平相当于电源电压Vpp。
其中当输出入端点24的输入出电压VI/O介于电源电压Vpp以及一高电压电平时，调整信号Vadj的电压电平相当于输出入端点24的输入出电压VI/O，其中高电压电平即为输出入端点24的最大输入出电压。
举例来说，假设电源电压Vpp为3.3V，低电压电平为0V，核心电路为一最大输入出电压为5V的集成电路，亦即输入出电压VI/O介于0V～5V之间。
则当输出入端点24的输入出电压VI/O为0V(低电压电平)～3.3V(Vpp)时，调整单元26会输出具3.3V的调整信号Vadj。由于PMOS晶体管P2的栅源极电压VGS＝0V，所以PMOS晶体管P2关闭，PMOS晶体管P1对输出入端点24的输入出电压VI/O的影响极小，所以在输入出电压VI/O介于原本PMOS晶体管P1可忍受的范围内时，核心电路22直接接收输出入端点24的输入出电压VI/O。
而当输出入端点24的输入出电压VI/O为3.3V(Vpp)～5V时，调整单元26输出的调整信号Vadj的电压电平则相等于输入出电压VI/O(3.3V～5V)，因此PMOS晶体管P2导通，且因电阻R0为一大电阻，PMOS晶体管P1的栅极电压会被上拉至输入出电压VI/O，因此PMOS晶体管P1的栅漏间电压VGD＝0V，因此避免了因输入出电压过大而使得PMOS晶体管毁损的情形。
本发明的上拉装置，可承受较其电源电压Vpp高的输入出电压VI/O，例如电源电压Vpp为3V而输入出电压VI/O为6V，或者是电压Vpp为3.3V而输入出电压VI/O为6V的状况，本领域技术人员当可依照设计所需，变动本发明的电源电压Vpp及输入出电压VI/O的电平范围。此外，可利用浮动N型阱(floating N-well)技术以实现本发明的调整单元。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
2：集成电路
4：输入/输出垫位
6：PMOS晶体管
10：上拉电路
20：上拉装置
22：核心电路
24：输出入端点
26：调整单元
28：静态上拉电路
30：控制电路
P1、P2：PMOS晶体管
R0：电阻

Claims (7)

1.一种上拉装置，耦接于一输出入端点以及一核心电路之间，其特征在于，该上拉装置包括：
一第一晶体管，该第一晶体管的漏极耦接至该核心电路，该第一晶体管的源极接收一电压源；
一调整单元，耦接至该输出入端点，根据该输出入端点的电压输出一调整信号；以及
一第二晶体管，该第二晶体管的源极接收该调整信号，该第二晶体管的栅极接收该电压源，该第二晶体管的漏极耦接至该第一晶体管的栅极；
一电阻，耦接于该第二晶体管的漏极与地之间。
2.根据权利要求1所述的上拉装置，其特征在于，该第一晶体管以及该第二晶体管分别为一PMOS晶体管。
3.根据权利要求1所述的上拉装置，其特征在于，当该输出入端点的电压介于一低电压以及该电压源的电压之间时，使得该调整信号的电压等于该电压源的电压。
4.根据权利要求3所述的上拉装置，其特征在于，使得该第二晶体管关闭，该核心电路接收由该输出入端点输入的电压。
5.根据权利要求1所述的上拉装置，其特征在于，当该输出入端点的电压介于该电压源的电压以及一高电压时，使得该调整信号的电压相等于该输出入端点的电压。
6.根据权利要求5所述的上拉装置，其特征在于，使得该第二晶体管导通，使得该第一晶体管截止，该第一晶体管的栅极和漏极的电位差为0V。
7.根据权利要求1所述的上拉装置，其特征在于，该调整单元为一浮动N型阱。
CNB2007100976324A 2006-12-14 2007-04-24 上拉装置 Active CN100547928C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/610,618 US7482846B2 (en) 2006-06-20 2006-12-14 Pull-up devices
US11/610,618 2006-12-14

Publications (2)

Publication Number Publication Date
CN101064506A CN101064506A (zh) 2007-10-31
CN100547928C true CN100547928C (zh) 2009-10-07

Family

ID=38965289

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007100976324A Active CN100547928C (zh) 2006-12-14 2007-04-24 上拉装置

Country Status (1)

Country Link
CN (1) CN100547928C (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105320197B (zh) * 2014-06-19 2017-04-05 旺宏电子股份有限公司 一种集成电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6441595B1 (en) * 2000-10-20 2002-08-27 Sun Microsystems, Inc. Universal compact PCI pull-up/termination IC
US6563338B2 (en) * 2000-08-24 2003-05-13 Via Technologies, Inc. Control circuit and chipset on motherboard for saving terminal resistors and method for realizing the same
CN1614891A (zh) * 2003-11-05 2005-05-11 中芯国际集成电路制造(上海)有限公司 用于高电压输入的拉升晶体管的闸极控制电路
CN1835401A (zh) * 2005-03-15 2006-09-20 富士通株式会社 输入保护电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563338B2 (en) * 2000-08-24 2003-05-13 Via Technologies, Inc. Control circuit and chipset on motherboard for saving terminal resistors and method for realizing the same
US6441595B1 (en) * 2000-10-20 2002-08-27 Sun Microsystems, Inc. Universal compact PCI pull-up/termination IC
CN1614891A (zh) * 2003-11-05 2005-05-11 中芯国际集成电路制造(上海)有限公司 用于高电压输入的拉升晶体管的闸极控制电路
CN1835401A (zh) * 2005-03-15 2006-09-20 富士通株式会社 输入保护电路

Also Published As

Publication number Publication date
CN101064506A (zh) 2007-10-31

Similar Documents

Publication Publication Date Title
US9614529B1 (en) Input/output (I/O) driver implementing dynamic gate biasing of buffer transistors
EP0865163A1 (en) High-voltage tolerant input buffer in low-voltage technology
US8441301B2 (en) Cascoded level shifter protection
CN101753129B (zh) 可承受高电压的输出缓冲器
US8188615B2 (en) Integrated circuit adapted to be selectively AC or DC coupled
US9768768B2 (en) Failsafe interface circuit and related method
KR20180040958A (ko) 저전압 소자로 구현되는 고전압 출력 드라이버
US20050270079A1 (en) Input buffer structure with single gate oxide
US8519771B1 (en) Methods and apparatus for receiving high and low voltage signals using a low supply voltage technology
KR20080087886A (ko) 얇은­산화물 전계 효과 트랜지스터들을 이용하는 디지털 출력 드라이버 및 입력 버퍼
CN110350909B (zh) 一种接口电路
CN104052454A (zh) 用于高密度集成电路的电平转换器
US8847658B2 (en) Overdrive circuits and related method
US10063233B2 (en) Method of operating a pull-up circuit
US7098694B2 (en) Overvoltage tolerant input buffer
CN103746681A (zh) 一种cmos器件电源上下电输出三态控制电路
CN100547928C (zh) 上拉装置
US20040007712A1 (en) Five volt tolerant input scheme using a switched CMOS pass gate
CN106330172B (zh) 高电压阈值器件的传输门及其后续下拉电路结构
CN101459424B (zh) 输出单元、输入单元以及输入输出元件
CN104716938B (zh) 一种栅跟随输入输出电路
CN115037292A (zh) 一种带使能检测和掉电保护的高压差电平转移电路
US7002372B2 (en) Moderate current 5V tolerant buffer using a 2.5 volt power supply
CN104852723A (zh) 一种输入缓冲电路和方法、以及集成电路
US7085177B2 (en) Maximum swing thin oxide levelshifter

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant