CN101064506A - 上拉装置 - Google Patents
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Abstract
一种上拉装置,可承受较其电源电压高的输入出电压。此上拉装置包括一静态上拉电路、一调整单元以及一控制电路。若输入出电压介于电压源以及一高电压时,调整单元输出具有原输入出电压的一调整信号,其中高电压电平为输入出电压的最大值。控制电路根据调整信号的电压,在输入出电压大于电压源时,令静态上拉电路开启以避免因输入出电压过大而毁损。本发明所述上拉装置,避免了因输入出电压过大而使得PMOS晶体管毁损。
Description
技术领域
本发明是有关于一种上拉装置;尤指一种可承受输入出电压高于电源电压的上拉装置。
背景技术
在一般的半导体装置中,通常会在一集成电路(IC)的接合垫处(bonding pad)加入上拉(pull-up)电路或者是下拉(pull-down)电路。这是为了在没有输入信号的情况时,将此接合垫的输入出电压固定在一预设值,用以将集成电路的输入出电压维持在稳定状态,避免噪声的影响。
发明内容
本发明提出一种可承受较其电源电压高的输入出电压的上拉装置。此上拉装置耦接于一输出入端点以及一核心电路之间。此上拉装置包括一静态上拉电路、一调整单元以及一控制电路。静态上拉电路耦接至核心电路,并接收一电压源。调整单元耦接至输出入端点,根据输出入端点的电压输出一调整信号。控制电路耦接至调整单元以及静态上拉电路,根据调整信号,控制静态上拉电路。
本发明另提出一种可承受较其电源电压高的输入出电压的上拉装置。此上拉装置耦接于一输出入端点以及一核心电路之间。此上拉装置包括第一晶体管以及第二晶体管及一调整单元。第一晶体管的漏极耦接至核心电路,源极接收电压源。调整单元耦接至输出入端点,根据输出入端点的电压输出一调整信号。第二晶体管源极接收调整信号,栅极接收电压源,漏极耦接至第一晶体管的栅极。
本发明所述上拉装置,避免了因输入出电压过大而使得PMOS晶体管毁损的情形。
附图说明
图1为一上拉电路连接的示意图。
图2为本发明实施例的一上拉装置连接的示意图。
具体实施方式
图1显示一上拉电路10耦接于一集成电路2及一输入/输出垫位(I/O pad)4的示意图,其中集成电路2经由输入/输出垫位4接收一输入信号。
上拉电路10包括一PMOS晶体管6,具有一栅极耦接至地,一源极接收一电源电压Vpp,以及一漏极耦接至集成电路2及输入/输出垫位4。当输入/输出垫位4非浮接(floating)时,亦即有输入信号输入时,PMOS晶体管6可能关闭,因此上拉电路10不影响集成电路2自输入/输出垫位4接收的输入出电压VI/O。即使PMOS晶体管6导通,其对集成电路2所接收的输入出电压VI/O的影响亦极弱。
所以在输入/输出垫位4有输入信号时,集成电路2可接收此输入信号。而当输入/输出垫位4没有接收输入信号时,由于PMOS晶体管6的栅极接地,因此PMOS晶体管6会导通,且将集成电路2的连接至输入/输出垫位4的管脚电压上拉至电源电压Vpp。因此可以将输入出电压固定在电源电压Vpp,而避免了没有输入信号时的噪声影响。
然而,当输入/输出垫位4的输入出电压VI/O大于PMOS晶体管6的电源电压Vpp(可容忍电源电压)时,例如,当集成电路2为一5V(伏特)的集成电路,亦即集成电路2的输入出电压VI/O为0V~5V时,且电源电压Vpp为3.3V时,PMOS晶体管6的漏极会接收一5V的输入信号,此时由于PMOS晶体管6的栅漏极间电压VGD高达5V,因而可能使得PMOS晶体管6毁损,失去拉升电路的功能。
图2为本发明实施例的一电路图。如图2所示,上拉装置20耦接于一输出入端点24以及一核心电路22之间,其中核心电路22可为一集成电路的内部电路,且输出入端点24的输入出电压为VI/O。
上拉装置20包括一调整单元26,一静态上拉电路28以及一控制电路30。本发明的静态上拉电路28包含有一PMOS晶体管P1,而控制电路30包含有另一PMOS晶体管P2。
PMOS晶体管P1的源极接收一电源电压Vpp,栅极耦接于PMOS晶体管P2的漏极以及一大电阻R0之间,而其漏极则耦接于输出入端点24以及核心电路22之间。PMOS晶体管P2的源极则耦接至调整单元26,栅极接收电源电压Vpp,且其漏极耦接至PMOS晶体管P1的栅极,其中电阻R0耦接于PMOS晶体管P1的栅极以及地之间。调整单元26耦接至输出入端点24,且输出一调整信号Vadj至PMOS晶体管P2的源极。
其中当输出入端点24的输入出电压VI/O介于一低电压电平以及电源电压Vpp之间时,调整信号Vadj的电压电平相当于电源电压Vpp。
其中当输出入端点24的输入出电压VI/O介于电源电压Vpp以及一高电压电平时,调整信号Vadj的电压电平相当于输出入端点24的输入出电压VI/O,其中高电压电平即为输出入端点24的最大输入出电压。
举例来说,假设电源电压Vpp为3.3V,低电压电平为0V,核心电路为一最大输入出电压为5V的集成电路,亦即输入出电压VI/O介于0V~5V之间。
则当输出入端点24的输入出电压VI/O为0V(低电压电平)~3.3V(Vpp)时,调整单元26会输出具3.3 V的调整信号Vadj。由于PMOS晶体管P2的栅源极电压VGS=0V,所以PMOS晶体管P2关闭,PMOS晶体管P1对输出入端点24的输入出电压VI/O的影响极小,所以在输入出电压VI/O介于原本PMOS晶体管P1可忍受的范围内时,核心电路22直接接收输出入端点24的输入出电压VI/O。
而当输出入端点24的输入出电压VI/O为3.3V(Vpp)~5V时,调整单元26输出的调整信号Vadj的电压电平则相等于输入出电压VI/O(3.3V~5V),因此PMOS晶体管P2导通,且因电阻R0为一大电阻,PMOS晶体管P1的栅极电压会被上拉至输入出电压VI/O,因此PMOS晶体管P1的栅漏间电压VGD=0V,因此避免了因输入出电压过大而使得PMOS晶体管毁损的情形。
本发明的上拉装置,可承受较其电源电压Vpp高的输入出电压VI/O,例如电源电压Vpp为3V而输入出电压VI/O为6V,或者是电压Vpp为3.3V而输入出电压VI/O为6V的状况,本领域技术人员当可依照设计所需,变动本发明的电源电压Vpp及输入出电压VI/O的电平范围。此外,可利用浮动N型阱(floating N-well)技术以实现本发明的调整单元。
以上所述仅为本发明较佳实施例,然其并非用以限定本发明的范围,任何熟悉本项技术的人员,在不脱离本发明的精神和范围内,可在此基础上做进一步的改进和变化,因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下:
2:集成电路
4: 输入/输出垫位
6: PMOS晶体管
10:上拉电路
20:上拉装置
22:核心电路
24:输出入端点
26:调整单元
28:静态上拉电路
30:控制电路
P1、P2:PMOS晶体管
R0:电阻
Claims (17)
1.一种上拉装置,耦接于一输出入端点以及一核心电路之间,其特征在于,该上拉装置包括:
一静态上拉电路,耦接至该核心电路,并接收一电压源;
一调整单元,耦接至该输出入端点,根据该输出入端点的电压输出一调整信号;以及
一控制电路,耦接于该调整单元以及该静态上拉电路,根据该调整信号,控制该静态上拉电路。
2.根据权利要求1所述的上拉装置,其特征在于,该静态上拉电路包括一第一PMOS晶体管,其中该第一PMOS晶体管的漏极耦接至该核心电路,该第一PMOS晶体管的源极接收该电压源,该第一PMOS晶体管的栅极连接至该控制电路。
3.根据权利要求1所述的上拉装置,其特征在于,该控制电路包括一第二PMOS晶体管,该第二PMOS晶体管的源极接收该调整信号,栅极接收该电压源,而漏极耦接至该静态上拉电路。
4.根据权利要求3所述的上拉装置,其特征在于,更包含一电阻,耦接于该第二晶体管的漏极与接地间。
5.根据权利要求1所述的上拉装置,其特征在于,当该输出入端点的电压介于一低电压以及该电压源的电压之间时,使得该调整信号的电压等于该电压源的电压。
6.根据权利要求5所述的上拉装置,其特征在于,该控制电路关闭,该核心电路接收由该输出入端点输入的电压。
7.根据权利要求1所述的上拉装置,其特征在于,当该输出入端点的电压介于该电压源的电压以及一高电压时,使得该调整信号的电压相等于该输出入端点的电压。
8.根据权利要求7所述的上拉装置,其特征在于,该控制电路开启,使得该静态上拉电路导通。
9.根据权利要求1所述的上拉装置,其特征在于,该调整单元为一浮动N型阱。
10.一种上拉装置,耦接于一输出入端点以及一核心电路之间,其特征在于,该上拉装置包括:
一第一晶体管,该第一晶体管的漏极耦接至该核心电路,该第一晶体管的源极接收一电压源;
一调整单元,耦接至该输出入端点,根据该输出入端点的电压输出一调整信号;以及
一第二晶体管,该第二晶体管的源极接收该调整信号,该第二晶体管的栅极接收该电压源,该第二晶体管的漏极耦接至该第一晶体管的栅极。
11.根据权利要求10所述的上拉装置,其特征在于,更包含一电阻,耦接于该第二晶体管的漏极与接地间。
12.根据权利要求10所述的上拉装置,其特征在于,该第一晶体管以及该第二晶体管分别为一PMOS晶体管。
13.根据权利要求10所述的上拉装置,其特征在于,当该输出入端点的电压介于一低电压以及该电压源的电压之间时,使得该调整信号的电压等于该电压源的电压。
14.根据权利要求13所述的上拉装置,其特征在于,使得该第二晶体管关闭,该核心电路接收由该输出入端点输入的电压。
15.根据权利要求10所述的上拉装置,其特征在于,当该输出入端点的电压介于该电压源的电压以及一高电压时,使得该调整信号的电压相等于该输出入端点的电压。
16.根据权利要求15所述的上拉装置,其特征在于,使得该第二晶体管导通,使得该第一晶体管导通,该第一晶体管的栅极和漏极的电位差为0V。
17.根据权利要求10所述的上拉装置,其特征在于,该调整单元为一浮动N型阱。
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