CN1117425C - 数据输出缓冲电路 - Google Patents

数据输出缓冲电路 Download PDF

Info

Publication number
CN1117425C
CN1117425C CN97125597A CN97125597A CN1117425C CN 1117425 C CN1117425 C CN 1117425C CN 97125597 A CN97125597 A CN 97125597A CN 97125597 A CN97125597 A CN 97125597A CN 1117425 C CN1117425 C CN 1117425C
Authority
CN
China
Prior art keywords
transistor
data
noise
signal
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN97125597A
Other languages
English (en)
Other versions
CN1195860A (zh
Inventor
金东均
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of CN1195860A publication Critical patent/CN1195860A/zh
Application granted granted Critical
Publication of CN1117425C publication Critical patent/CN1117425C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

一种数据输出缓冲电路，包括噪声产生抑制部分，检测加到输入和输出数据的输入/输出端子的信号的电平，输出第一和第二噪声产生抑制信号；上拉晶体管，具有连接到输入/输出端子的源极和连接到电源端的漏极；下拉晶体管，与输入/输出端子相连的上拉和下拉晶体管的二个源极串联连接到上拉晶体管；第一和第二驱动部分，驱动上拉和下拉晶体管；箝位晶体管，用第一噪声产生抑制信号导通，抑制由上拉晶体管的栅极和源极间的电压差引起的衬底偏置的增加。

Description

数据输出缓冲电路
技术领域
本发明涉及数据输出缓冲电路，特别涉及能够降低在输入数据中将负电场加到一数据输出端子上时，在一输出缓冲电路部分所产生的噪声的数据输出缓冲电路。
背景技术
缓冲器是一暂时存储部位，在这里为了处理数据而使数据在二个装置或具有不同速率和不同单元的二个程序之间被接收或被传送。它起在逻辑电路中暂时地发送一门延迟信号的作用。
在半导体存储器件中，一数据输出缓冲电路用来向一外部芯片输出自一存储单元所读取的数据。应用具有高集成和高速工作的半导体存储器件时，在输出数据的操作中会伴随有噪声出现。其出现噪声的主要原因之一是当在该数据输出缓冲电路的输出端的一大尺寸晶体管执行移位操作时产生的大的峰值电流所引起的。
下面将结合附图来讨论一常规的数据输出缓冲电路。
如图1所示，一常规的数据输出缓冲电路的构成包括有一上拉(pullup)晶体管2和一下拉(pulldown)晶体管3，这两个晶体管相互串联连接并具有源极和连接到输入/输出端子1的漏极；一箝位晶体管4，它具有一连接到GND端的栅极和连接到上拉晶体管2的栅极的一漏极；一第一驱动部分5，它包括有相互串联连接的一PMOS M5和一NMOS M4，并为了驱动上拉晶体管2而通过一噪声降低电阻R1连接到该上拉晶体管2；一第二驱动部分6，为了驱动下拉晶体管3而通过一噪声降低电阻R2连接到该下拉晶体管3的栅极；和一输入缓冲器7，为了输入数据而和该输入/输出端子相连。
上拉晶体管2的漏极连接到VCC端，箝位晶体管4的源极连接到输入/输出端子1和下拉晶体管3的漏极。第二驱动部分6由一用来反相DOUT信号并随后将其提供给下拉晶体管3的反相器组成。
具有前述结构的数据输出缓冲电路使用用来输入和输出数据的输入/输出端子1。
当通过输入/输出端子1提供了一针对一DRAM而言的0.8～-1V的低电平数据，即提供了负电场时，则在该上拉晶体管(M2)2的栅极和源极之间产生一电压。这是因为该上拉晶体管2的栅极具有地电位GND。如果上拉晶体管2的栅极和源极电压大于VT，则上拉晶体管2导通。此时，因为上拉晶体管2的源极和漏极的电压差大，所以在一沟道区域中存在有所产生的热载流子，因而电流流向上拉晶体管2的衬底电位VBB以增强该衬底偏置的电位。箝位晶体管4用来防止该衬底偏置电位的增高。
因为当数据被传送或被接收时该输出缓冲器将保持高阻抗，所以上拉和下拉晶体管2和3的栅极将保持为地电位GND。换言之，该DOUT信号保持一高电平。
当该箝位晶体管4由于被加到输入/输出端子1的负电位导通而向该输入/输出端子1释放在上拉晶体管2的栅极上累积的电荷时，该电荷再次从第一驱动部分5的源极提供给上拉晶体管2的栅极，因而产生了噪声。为了抑制噪声，加上一用来降低噪声的电阻R1。
因为当输入/输出端子1的负电压的电平下降到该箝位晶体管4的阈值电压时，该上拉晶体管2的栅极和源极之间的电位差可被减小，所以上拉晶体管2的暂时导通不可能被防止。
当箝位晶体管4由于加到输入/输出端子1的负电位导通而向该输入/输出端子1释放在该上拉晶体管2的栅极上累积的电荷时，该电荷再次从第一驱动部分5的NMOS M4的源极被提供给上拉晶体管2的栅极，从而使得在输出数据时该电阻R1延迟了上拉晶体管2的栅极的电荷累积时间，因而导致上拉操作的延迟。因而，不可能有效地抑制由于上拉晶体管2的漏极和源极之间的一大的差额而使得该衬底偏置电位的增高所产生的噪声。
发明内容
因此，本发明的数据输出缓冲电路是要避免由于相关技术的局限和缺陷而引起的几个问题。
本发明的一个目的是提供一种当负电位加到一数据输入/输出端子时能够有效地抑制所产生的噪声的数据输出缓冲电路。
本发明的另外的特征和优点将在说明中予以陈述，通过说明的陈述或通过对本发明实践的学习而会明显的理解。通过所撰写的说明及其权利要求以及附图中所指出的特定的构成将会实现和获得本发明的目的和其它的优点。
为了实现这些和其它的优点并根据本发明的目的，概括地说，一数据输出缓冲电路包括有：一噪声产生抑制部分，用来检测提供给输入和输出数据的输入/输出端子的一信号的电平以输出第一和第二噪声产生抑制信号；一上拉晶体管，具有一连接到输入/输出端子的源极和一连接到VCC端的漏极；一下拉晶体管，由连接到该输入/输出端子的该上拉和下拉晶体管的两个源极串联连接到该上拉晶体管；用来驱动上拉晶体管和下拉晶体管的第一和第二驱动部分；第一噪声降低电阻，置于第一驱动部分和上拉晶体管的栅极之间；第二噪声降低电阻，置于第二驱动部分和下拉晶体管的栅极之间；和一箝位晶体管，该箝位晶体管通过第一噪声产生抑制信号来导通，以便抑制由于该上拉晶体管的栅极和源极之间的电压差而引起的衬底偏置的增加。其中，箝位晶体管具有连接到输入/输出端子的一源极、以及连接到上拉晶体管的栅极和通过第一噪声降低电阻到第一驱动部分的一输出端的漏极。
从前述一般性的说明和以下详细说明所了解的是举例说明，期望提供对本发明权利保护的进一步解释。
附图说明
通过结合附图对本发明所作的如下的详细说明将更容易地理解本发明的这些和各种其它的目的、特性和优点。
图1是一常规数据输出缓冲电路的电路图；
图2是根据本发明的一数据输出缓冲电路的电路图。
具体实施方式
现在详细说明本发明的最佳实施例，最佳实施例的例子在附图中给出。
一数据输出缓冲电路包括一上拉晶体管21和一下拉晶体管22，这两个晶体管通过它们的源极相互串联连接，而该两源极共同连接到输入/输出端子20；一噪声产生抑制部分27，用来逻辑地操作数据信号和写启动信号WEB以产生一噪声抑制信号；一箝位晶体管23，具有一连接到噪声产生抑制部分27和上拉晶体管21的栅极的一栅极；一第一驱动部分24，包括有相互串联连接的PMOS M5和NMOS M4，并且通过一噪声降低电阻R1连接到上拉晶体管21的栅极，用来驱动上拉晶体管21；一第二驱动部分25，通过一噪声降低电阻R2连接到下拉晶体管22，用来驱动下拉晶体管22；和一输入缓冲器，连接到输入/输出端子20，用来输入数据。
噪声产生抑制部分27，包括一第一“或非”门28，逻辑地操作一写启动信号WEB和一通过输入/输出端子20的数据信号，用来将该结果输出到箝位晶体管23的栅极；和一第二“或非”门29，逻辑地操作第一“或非”门28的一输出信号和一外部DOUT信号，用来将该结果输出到第一驱动部分24的NMOS M4的栅极。
上拉晶体管21的漏极连接到VCC端，箝位晶体管23的源极连接到输入/输出端子20和下拉晶体管22的漏极。第二驱动部分25包括一反相器，用来反相一DOUT信号以向下拉晶体管22提供被反相的DOUT信号。
现在详细讨论具有上述构成的该数据输出缓冲电路的操作。当一数值为0.8和-1V之间的低电平数据加到该输入/输出端子20时，一通过输入缓冲器26的信号数据变为0V，即CMOS器件的低电平。这时，它意味着该低电平相对于标准地电平具有一负值。因为该信号WEB是在写操作中，所以保持0V的低电平，并且第一“或非”门28的一输出值变成一高电平VCC。如果第一“或非”门28的该高电平的一信号被提供给箝位晶体管23的栅极而使得该箝位晶体管完全被导通，则上拉晶体管21的栅极和源极之间的电压差变为0，因此由于栅极和源极之间的电压差而抑制了噪声的产生。
这时，由于第一“或非”门28的高电平的输出信号和DOUT信号的低电平的信号的输入使得第二“或非”门29输出一低电平信号使第一驱动部分24的该NMOS M4导通，并且可以防止通过NMOS M4由上拉晶体管21提供的电荷流。因此，该噪声降低电阻R1的阻值可以很小，因而提高了在输出数据时上拉操作的速率。
该数据输出缓冲电路有很多优点。该电路检测到加到输入/输出端子的数据降到一低电平，则使箝位晶体管导通，因而可抑制由于向输入/输出端子提供负电位而在上拉晶体管的栅极和源极之间形成一电压差所产生的噪声。上拉晶体管的驱动部分的NMOS M4被导通从而可防止该上拉晶体管的驱动部分的地电位流到上拉晶体管。因此，可有效地改善输出数据的执行。另外在上拉晶体管和下拉晶体管的驱动部分之间所设置的一噪声降低电阻的阻值可减小以增强该数据输出缓冲电路的上拉速率。
很显然，本技术领域的普通技术人员在不违背本发明精神和范围的前提下可对本发明的数据输出缓冲电路作出各种修改和变化。因此，在权利要求书和其等效的范围内本发明覆盖了对本发明所进行的修改和变化。

Claims (5)

1.一种数据输出缓冲电路，包括：
一噪声产生抑制部分，用来检测加到输入和输出数据的一输入/输出端子的一信号的电平，以输出第一和第二噪声产生抑制信号；
一上拉晶体管，具有一连接到该输入/输出端子的源极和一连接到一电源端的漏极；
一下拉晶体管，由与该输入/输出端子相连的上拉和下拉晶体管的两个源极串联连接到该上拉晶体管；
第一和第二驱动部分，用来驱动上拉晶体管和下拉晶体管；
第一噪声降低电阻(R1)，置于第一驱动部分和上拉晶体管的栅极之间；
第二噪声降低电阻(R2)，置于第二驱动部分和下拉晶体管的栅极之间；和
一箝位晶体管，通过第一噪声产生抑制信号使其导通，用来抑制由于上拉晶体管的栅极和源极之间的电压差而引起的衬底偏置的增加；
其中，箝位晶体管具有连接到输入/输出端子的一源极、以及连接到上拉晶体管的栅极和通过第一噪声降低电阻(R1)到第一驱动部分的一输出端的漏极。
2.如权利要求1的数据输出缓冲电路，其中该第一驱动部分包括有一具有连接到电源端(VPP)的源极的PMOS(M5)和一具有连接到地端的源极的NMOS(M4)，并且该PMOS和NMOS的漏极被连接到上拉晶体管的栅极。
3.如权利要求1的数据输出缓冲电路，其中第二驱动部分包括有一用来反相一外部信号(DOUT)的反相器以向下拉晶体管的栅极输出被反相的外部信号。
4.如权利要求1的数据输出缓冲电路，其中该噪声产生抑制部分包括：
一第一“或非”门，逻辑地操作一写启动信号(WEB)和一通过输入/输出端子的数据信号，以输出第一噪声产生抑制信号；和
一第二“或非”门，逻辑地操作第一“或非”门的一输出信号和一外部信号(DOUT)，以输出第二噪声产生抑制信号。
5.如权利要求1的数据输出缓冲电路，其中如果一比标准地电压较低电平的负电位被加到输入/输出端子，则噪声产生抑制部分检测该负电位并随后输出一高电平的第一噪声产生抑制信号以导通该箝位晶体管，并输出第二噪声产生抑制信号以导通第一驱动部分的NMOS(M4)。
CN97125597A 1997-04-07 1997-12-24 数据输出缓冲电路 Expired - Fee Related CN1117425C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR12742/97 1997-04-07
KR1019970012742A KR100259070B1 (ko) 1997-04-07 1997-04-07 데이터 출력 버퍼 회로
KR12742/1997 1997-04-07

Publications (2)

Publication Number Publication Date
CN1195860A CN1195860A (zh) 1998-10-14
CN1117425C true CN1117425C (zh) 2003-08-06

Family

ID=19502111

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97125597A Expired - Fee Related CN1117425C (zh) 1997-04-07 1997-12-24 数据输出缓冲电路

Country Status (4)

Country Link
US (1) US5903179A (zh)
JP (1) JP3113853B2 (zh)
KR (1) KR100259070B1 (zh)
CN (1) CN1117425C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101174070B (zh) * 2006-10-31 2011-06-15 三星电子株式会社 栅极驱动电路、显示装置及改善显示装置的方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3544819B2 (ja) * 1997-03-31 2004-07-21 株式会社 沖マイクロデザイン 入力回路および出力回路ならびに入出力回路
KR100472729B1 (ko) * 1998-12-22 2005-06-01 주식회사 하이닉스반도체 데이터 출력버퍼
US6731151B1 (en) * 1999-09-30 2004-05-04 Interuniversitar Micro-Elektronica Centrum (Imec Vzw) Method and apparatus for level shifting
US6351160B1 (en) * 2000-12-06 2002-02-26 International Business Machines Corporation Method and apparatus for enhancing reliability of a high voltage input/output driver/receiver
KR100506887B1 (ko) * 2000-12-28 2005-08-08 매그나칩 반도체 유한회사 패드 구동 용량을 자동으로 조절하는 출력 버퍼
US6388499B1 (en) 2001-01-19 2002-05-14 Integrated Device Technology, Inc. Level-shifting signal buffers that support higher voltage power supplies using lower voltage MOS technology
US7292075B2 (en) * 2005-01-04 2007-11-06 Ahmed Kamal Abdel-Hamid Rail-to-rail pad driver with load independent rise and fall times
KR101014229B1 (ko) 2010-09-16 2011-02-14 이소정 입식 다리교정기
US8400211B2 (en) 2010-10-15 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits with reduced voltage across gate dielectric and operating methods thereof
CN102324924B (zh) * 2011-04-27 2013-08-21 钜泉光电科技(上海)股份有限公司 输出驱动器及输出驱动器的驱动能力输出方法
US8405424B2 (en) * 2011-06-08 2013-03-26 Fairchild Semiconductor Corporation Output buffer with adjustable feedback
CN103166623A (zh) * 2011-12-09 2013-06-19 扬智科技股份有限公司 缓冲器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59208942A (ja) * 1983-05-13 1984-11-27 Nec Corp 半導体回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101174070B (zh) * 2006-10-31 2011-06-15 三星电子株式会社 栅极驱动电路、显示装置及改善显示装置的方法

Also Published As

Publication number Publication date
JP3113853B2 (ja) 2000-12-04
CN1195860A (zh) 1998-10-14
KR19980076176A (ko) 1998-11-16
KR100259070B1 (ko) 2000-06-15
US5903179A (en) 1999-05-11
JPH10290152A (ja) 1998-10-27

Similar Documents

Publication Publication Date Title
CN1117425C (zh) 数据输出缓冲电路
US5629634A (en) Low-power, tristate, off-chip driver circuit
JP3258866B2 (ja) 集積回路
US5726589A (en) Off-chip driver circuit with reduced hot-electron degradation
US5073726A (en) Input circuit of semiconductor integrated circuit and semiconductor integrated circuit having input circuit
EP1239591B1 (en) Input circuit for an integrated circuit
KR940005509B1 (ko) 승압단속회로및이를구비하는출력버퍼회로
US5233238A (en) High power buffer with increased current stability
CN1042463C (zh) 电平移动器及其适用的数据输出缓冲器
US6331787B1 (en) Termination circuits and methods therefor
US6184700B1 (en) Fail safe buffer capable of operating with a mixed voltage core
JPH08171438A (ja) バスシステム及びバスセンスアンプ
CN1130021C (zh) 输出电路
US5442304A (en) CMOS logic gate clamping circuit
KR930009151B1 (ko) 화합물 반도체 논리회로와 바이폴라 트랜지스터회로 사이에 설치된 인터페이스 회로
US20030048670A1 (en) Output buffer for a nonvolatile memory with output signal switching noise reduction, and nonvolatile memory comprising the same
US6472906B2 (en) Open drain driver having enhanced immunity to I/O ground noise
US20040004499A1 (en) Semiconductor integrated circuit
KR100260358B1 (ko) 반도체 메모리소자의 출력버퍼회로
US6331786B1 (en) Termination circuits and methods therefor
US7046493B2 (en) Input/output buffer protection circuit
CN112798854B (zh) 一种dc-dc过零点检测电路及控制方法
EP0720294B1 (en) Interface circuit for electronic devices monolitically integrated on semiconductor by MOS/CMOS technology
CN1127769C (zh) 绝缘体基外延硅寄生双极效应的消除
CN1124687C (zh) 用于产生数字信号的电路装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030806

Termination date: 20131224