CN1130021C - 输出电路 - Google Patents

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Abstract

一种即使外部元件的电源电压高于内部装置的电源电压时也能抑制发生从外部元件电源流向内部装置电源的漏泄电流的输出电路。即使从外部电路等在输出端子(8)上输入比电源端子(6)的电位3V高的电位5V，由于作为PMOS晶体管(P12)、(P13)、(P14)衬底的浮置状态的N型阱(B1)上升到接近5V，所以也能使PMOS晶体管(P12)、(P13)变为截止状态。如果PMOS晶体管(P12)、(P13)变为截止状态，则5V电位不会加到PMOS晶体管(P1)，因而就不会有漏泄电流通过PMOS晶体管(P1)的衬底流到电源端子(6)。而由于作为PMOS晶体管(P12)、(P13)及(P14)衬底的浮置状态的N型阱(B1)本身不与3V的电源端子(6)连接，所以能防止漏泄电流从输出端子(8)流到电源端子(6)。

Description

输出电路
技术领域
本发明涉及半导体集成电路，尤其是采用了MOS晶体管的输出电路。
背景技术
以往，在半导体集成电路中有如图8所示的结构。以下，用图8说明现有的输出电路。
现有的输出电路包括信号输入端子1、启动信号输入端子2、反相电路3、二输入与非门4、二输入或非门5、PMOS晶体管P1、NMOS晶体管N1、加有3V电源电位的电源端子6、提供接地电位的接地端子7、及输出端子8。
信号输入端子1分别与二输入与非门4及二输入或非门5的一个输入端子连接。启动信号输入端子2与二输入与非门4的另一个输入端子及反相电路3的输入端子连接。反相电路3的输出端子连接于二输入或非门5的另一个输入端子。二输入与非门4的输出端子与PMOS晶体管P1的栅电极连接，二输入或非门5的输出端子与NMOS晶体管N1的栅电极连接。PMOS晶体管P1连接在电源端子6(3V)与输出端子8之间。作为PMOS晶体管P1的衬底的N型阱与3V电源端子6连接。NMOS晶体管N1连接在接地端子7与输出端子8之间。NMOS晶体管N1的衬底(P型阱)与接地端子7连接。
其次，说明该电路的动作。首先，当在启动信号输入端子2上作为输入信号输入低电平(0V)的信号时，二输入与非门4的输出变为高电平，二输入或非门5的输出变为低电平。因此，PMOS晶体管P1、NMOS晶体管N1变为截止状态。其结果是输出端子8变为与加在信号输入端子1上的输入信号无关的浮置状态。
接着，当在启动信号输入端子2上作为输入信号输入高电平的信号时，如在信号输入端子1上输入低电平的信号，则PMOS晶体管P1变为截止状态，而NMOS晶体管N1变为导通状态。其结果是输出端子8输出低电平的信号。另一方面，如在信号输入端子1上输入高电平的信号，则PMOS晶体管P1变为导通状态，而NMOS晶体管N1变为截止状态。其结果是输出端子8输出高电平的信号。
然而，在如图8所示的现有输出电路中，如在输出端子8上连接了电源电压高于3V的外部元件，例如连接了加有5V信号的总线等，则当输出端子8变为浮置状态时加在总线上的5V电压有时就会施加在输出端子8上。如在输出端子8上施加5V的电压，则PMOS晶体管P1的漏极(P型活性区)将变成5V。由于该PMOS晶体管P1的衬底(N型阱)连接于3V的电源端子6，所以在漏极(P型活性区)-衬底间的二极管上加有正向电压。因此，在该漏极-衬底间的二极管上就会流过电流。这样，如因加有5V信号的总线等的影响而在输出端子8上施加了5V电压，则就有可能在加有5V信号的总线→输出端子8→PMOS晶体管P1的漏极→PMOS晶体管P1的衬底→输出电路的电源端子6这样的路径上流过几mA单位的漏泄电流。本发明的目的是对这一问题进行改进。
发明内容
本发明的代表性输出电路的特征在于，备有：第1MOS晶体管，具有与第1节点连接的栅极、与第1电源端子连接的一个端子、与第2节点连接的另一个端子、与上述第1电源端子连接的衬底端子；第2MOS晶体管，具有与上述第1节点连接的栅极、与上述第2节点连接的一个端子、与输出端子连接的另一个端子、与处在浮置状态第3节点连接的衬底端子；第3MOS晶体管，具有与上述第1电源端子连接的栅极、与上述第1节点连接的一个端子、与上述输出端子连接的另一个端子、与上述第3节点连接的衬底端子；以及第4MOS晶体管，具有与上述第1节点连接的栅极、与上述第2节点连接的一个端子、与上述第3节点连接的另一个端子、与上述第3节点连接的衬底端子。
本发明的代表性输出电路的特征在于，备有：施加第1输入信号的第1输入信号端子；施加第2输入信号的第2输入信号端子；第1MOS晶体管，具有与第1节点连接的栅极、与具有第1电位的第1电源端子连接的一个端子、与第2节点连接的另一个端子；第2MOS晶体管，在阱内形成上述浮置状态，具有与上述第1节点连接的栅极、与上述第2节点连接的一个端子、与输出端子连接的另一个端子；第3MOS晶体管，在阱内形成上述浮置状态，具有与上述具有第1电位的第1电源端子连接的栅极、与上述第1节点连接的一个端子、与上述输出端子连接的另一个端子；第4MOS晶体管，具有与上述第1输入端子连接的栅极、与上述第1节点连接的一个端子、与第4节点连接的另一个端子；以及第5MOS晶体管，具有与上述第2输入端子连接的栅极、与上述第4节点连接的一个端子、与上述具有第2电位的第2电源端子连接的另一个端子。
本发明的代表性输出电路的特征在于，备有：第1MOS晶体管，具有与第1节点连接的栅极、与具有第1电位的第1电源端子连接的一个端子、与第2节点连接的另一个端子；第2MOS晶体管，在阱内形成浮置状态，具有与第1节点连接的栅极、与第2节点连接的一个端子、与输出端子连接的另一个端子；及第3MOS晶体管，在阱内形成浮置状态，具有与具有第1电位的第1电源端子连接的栅极、与第1节点连接的一个端子、与输出端子连接的另一个端子。
按照这种结构，当在输出端子上从外部电路等输入了比电源端子电位(例如3V)高的电位(例如5V)时，浮置状态的阱上升到接近于从外部电路等输入的高电位。其结果是，在该阱内形成的第2晶体管变为截止状态，使从外部电路等输入的高电位不能施加到第1晶体管上。而由于作为第2晶体管衬底的浮置状态的阱本身不与电源端子连接，所以能够防止从输出端子到电源端子流过漏泄电流。
附图说明
图1是表示本发明第1实施形态输出电路的电路图。
图2是表示本发明第2实施形态输出电路的电路图。
图3是表示本发明第1实施形态的施加于输出端子8的电压与漏泄电流关系的图。
图4是表示本发明第1实施形态的施加于信号输入端子的电压与各部电压关系的图。
图5是表示本发明第2实施形态的施加于输出端子8的电压与漏泄电流关系的图。
图6是表示本发明第2实施形态的施加于信号输入端子的电压与各部电压关系的图。
图7是表示本发明第3实施形态输出电路的电路图。
图8是表示现有输出电路的图。
具体实施方式
图1是表示本发明第1实施形态输出电路的电路图。对于与图8共同的部分标以相同的符号。以下，用图1说明本发明的输出电路。
信号输入端子1分别与二输入与非门4及二输入或非门5的一个输入端子连接。启动信号输入端子2与二输入与非门4的另一个输入端子及反相电路3的输入端子连接。反相电路3的输出端子连接于二输入或非门5的另一个输入端子。二输入与非门4的输出端子与PMOS晶体管P1的栅电极及NMOS晶体管N11的源极连接。PMOS晶体管P1的源极与电源端子6(3V)连接、漏极与PMOS晶体管P12的源极及PMOS晶体管P13的源极连接。NMOS晶体管N11的栅电极与电源端子6(3V)连接、漏极与PMOS晶体管P12、P13的栅电极及PMOS晶体管P14的源极连接。PMOS晶体管P12的漏极与作为PMOS晶体管P12、P13及P14衬底的N型阱B1连接。该作为PMOS晶体管P12、P13及P14衬底的N型阱B1不与电源端子6(3V)连接，整个的阱呈浮置状态。换句话说，PMOS晶体管P12、P13及P14是将浮置状态在N型阱B1内形成的晶体管。PMOS晶体管P13的漏极及PMOS晶体管P14的漏极连接于输出端子8。PMOS晶体管P14的栅电极与电源端子6(3V)连接。二输入或非门5的输出端子与NMOS晶体管N1的栅电极连接，NMOS晶体管N1的源极与接地端子7连接、漏极与NMOS晶体管N12的源极连接。NMOS晶体管N12的漏极与输出端子8连接、栅电极与电源端子6(3V)连接。而PMOS晶体管P1的衬底与电源端子6(3V)连接。
下面，说明该电路的动作。
首先，当在启动信号输入端子2上作为输入信号输入低电平(0V)的信号时，二输入与非门4的输出变为高电平(3V)，使PMOS晶体管P1变为截止状态。而由于通过反相电路3后对二输入或非门5输入高电平的信号，所以二输入或非门5的输出变为低电平。因此，NMOS晶体管N1变为截止状态。
这样，当加在启动信号输入端子2上的输入信号为低电平时，PMOS晶体管P1、NMOS晶体管N1都变为截止状态。就是说，输出端子8变为与加在信号输入端子1上的输入信号无关的浮置状态。
当在该状态下从外部电源端子等对输出端子8施加了5V电压时(例如连接着输出端子8的总线变成5V等情况时)，在PMOS晶体管P13、P14的漏极-衬底间的二极管上加有正向偏置电压。因此，从漏极的P活性区到衬底的N型阱B1将流过电流，使处在浮置状态的N型阱B1的电位上升到接近5V。
由于N型阱B1的电位上升到接近5V，所以衬底电位高于PMOS晶体管P14的栅极电位(3V)。因此，PMOS晶体管P14变为形成沟道的导通状态。由于PMOS晶体管P14变为导通状态，所以PMOS晶体管P14的源极也变成施加在输出端子8上的电压(5V)。
与该PMOS晶体管P14的源极连接着的PMOS晶体管P12、P13的栅极电位也变成5V。因此，PMOS晶体管P12、P13的衬底即N型阱B1与栅电极之间没有电位差。所以，PMOS晶体管P12、P13变为沟道夹断的截止状态。
由于PMOS晶体管P12、P13变为截止状态，所以加在输出端子8上的5V不会被传到PMOS晶体管P1。因此，就不会通过PMOS晶体管P1的衬底流过漏泄电流。
另外，作为PMOS晶体管P12、P13衬底的N型阱B1为浮置状态，不与3V的电源端子6连接。就是说，不必担心有漏泄电流通过PMOS晶体管P12、P13的漏极-衬底间二极管流到电源端子6。
在PMOS晶体管P14的源极部分与二输入与非门4的输出之间还设有一个NMOS晶体管N11。由于在输出端子8变为浮置状态时二输入与非门4的输出是高电平，所以NMOS晶体管N11的栅极电位与源极电位相等，因而变为截止状态。因此，加在输出端子8上的5V也不会通过PMOS晶体管P14施加到二输入与非门4的输出端子。就是说，也不可能通过二输入与非门4内部所包含的晶体管流过漏泄电流。
图3的上图是表示出将加在输出端子8上的电压作为OUT并使OUT从0→5.5V变化时呈浮置状态的N型阱B1的电位变化、及施加在PMOS晶体管P12、P13的栅电极上的电位变化(S13)的图。图3的下图是将从该电路的电源端子6(3V)侧看去的电流作为IM1并示出IM1的图。如上所述，当在输出端子8上加有5V时，呈浮置状态的N型阱B1上升到接近5V。而施加在PMOS晶体管P12、P13的栅电极上的S13变为5V。在电路中流过的电流IM1为8nA左右。由此可见，该电流变得远小于现有的几mA的漏泄电流。
接着，当在启动信号输入端子2上作为输入信号输入高电平的信号时，如在信号输入端子1上作为输入信号输入低电平的信号，则二输入与非门4的输出变为高电平。因此，PMOS晶体管P1变为截止状态。由于在二输入或非门5的两个输入端子上都输入低电平的信号，所以其输出变为高电平。因而使NMOS晶体管N1变为导通状态。其结果是输出端子8输出低电平的信号。
如在信号输入端子1上作为输入信号输入高电平的信号，则二输入与非门4的输出变为低电平，PMOS晶体管P1变为导通状态。二输入或非门5的输出变为低电平，使NMOS晶体管N1变为截止状态。而NMOS晶体管N11则变为导通状态。因此，二输入与非门4的输出即低电平信号施加在PMOS晶体管P12、P13的栅电极上。在PMOS晶体管P12、P13中存在着源极-衬底间的二极管。因此，当衬底的N型阱B1的电位低于3V时，在该二极管上加有正向电压，因而有电流流过该源极-衬底间的二极管。作为PMOS晶体管P12、P13、P14衬底的N型阱B1因该电流而上升到接近3V。因此，PMOS晶体管P12、P13的衬底电位相对地要比栅极电位高一些。因而变成在PMOS晶体管P12、P13中形成沟道的导通状态。由于PMOS晶体管P12变为导通状态，所以使呈浮置状态的N型阱B1可靠地上升到接近3V，因而具有能使PMOS晶体管P13的动作更为稳定的效果。在以上的动作后，输出端子8输出高电平(3V)的信号。
图4是当在启动信号输入端子2上输入高电平的信号时在将施加在信号输入端子1上的电位作为IN并使IN从0→3V(L→H)变化的情况下的输出端子8的电位OUT、PMOS晶体管P1的栅极电位S11、NMOS晶体管N1的栅极电位S12、PMOS晶体管P12和P13的栅极电位S13、浮置状态的N型阱B1的电位。如图所示，当施加在输入端子1上的电位IN为低电平时，输出电路8作为OUT输出低电平信号，而当信号IN为高电平时，输出电路8作为OUT输出高电平的信号。
另外，在该电路中，当在输出端子8上施加了5V电压时，NMOS晶体管N12能起到防止该5V直接施加在NMOS晶体管N1等上因而可能造成NMOS晶体管等损坏的作用。
如采用以上的本发明第1实施形态的输出电路，则相对于在各输入端子上所施加的输入信号，可从输出端子8输出与现有的输出电路相同的输出信号。另一方面，当从外部电路等在输出端子8上输入了比电源端子6的电位(3V)高的电位(5V)时，由于作为PMOS晶体管P12、P13、P14衬底的浮置状态的N型阱B1上升到接近5V，所以使PMOS晶体管P12、P13变为截止状态。这样，如果PMOS晶体管P12、P13变为截止状态，则5V电位不会加到PMOS晶体管P1，因而就不会有漏泄电流通过PMOS晶体管P1的漏极-衬底流到电源端子6。而由于作为PMOS晶体管P12、P13及P14衬底的浮置状态的N型阱B1本身不与3V的电源端子6连接，所以能防止有漏泄电流从输出端子8流到电源端子6。此外，由于NMOS晶体管N11变为截止状态，所以能防止通过二输入与非门4流过漏泄电流。
图2是表示本发明第2实施形态输出电路的电路图。对于与图1共同的部分标以相同的符号。以下，用图2说明本发明第2实施形态的输出电路。
信号输入端子1分别与二输入与非门4及二输入或非门5的一个输入端子连接。启动信号输入端子2与二输入与非门4的另一个输入端子及反相电路3的输入端子连接。反相电路3的输出端子连接于二输入或非门5的另一个输入端子。二输入与非门4的输出端子与PMOS晶体管P1的栅电极及NMOS晶体管N11的源极连接。PMOS晶体管P1的源极与电源端子6(3V)连接、漏极与PMOS晶体管P12的源极及PMOS晶体管P13的源极连接。NMOS晶体管N11的栅电极与电源端子6(3V)连接、漏极与PMOS晶体管P12、P13的栅电极及PMOS晶体管P14的源极连接。PMOS晶体管P12的漏极与作为PMOS晶体管P12、P13、P14及P25衬底的N型阱B1连接。与第1实施形态相同，该N型阱B1也是浮置状态。就是说，在第2实施形态中，PMOS晶体管P12、P13、P14及P25将浮置状态在N型阱B1内形成。PMOS晶体管P25的源极与该浮置状态的N型阱B1连接。PMOS晶体管P13、P14及P25的漏极与输出端子8连接。PMOS晶体管P14及P25的栅电极与电源端子6(3V)连接。二输入或非门5的输出入端子与NMOS晶体管N1的栅电极连接，NMOS晶体管N1的源极与接地端子7连接、漏极与NMOS晶体管N12的源极连接。NMOS晶体管N12的漏极与输出端子8连接、栅电极与电源端子6(3V)连接。而PMOS晶体管P1的衬底与电源端子6连接。
下面，说明该电路的动作。
首先，当在启动信号输入端子2上作为输入信号输入低电平(0V)的信号时，二输入与非门4的输出变为高电平(3V)，使PMOS晶体管P1变为截止状态。而由于通过反相电路3后对二输入或非门5输入高电平的信号，所以二输入或非门5的输出变为低电平，因而使NMOS晶体管N1变为截止状态。这样，当加在启动信号输入端子2上的输入信号为低电平时，PMOS晶体管P1、NMOS晶体管N1都变为截止状态，因而使输出端子8变为与加在信号输入端子1上的输入信号无关的浮置状态。
当在该状态下从外部电源端子等对输出端子8施加了5V电压时(例如连接着输出端子8的总线变成5V等情况时)，在PMOS晶体管P13、P14、P25的漏极-衬底间的二极管上加有正向电压，因此在这些二极管上将流过电流。其结果是，使作为衬底的N型阱B1上升到接近5V。由于衬底的N型阱B1上升到接近5V而PMOS晶体管P14、P25的栅极电位是3V，所以衬底电位相对地变高而变为导通状态。由于PMOS晶体管P14变为导通状态，所以施加在输出端子上的5V出现在PMOS晶体管P14的源极上，并使与该PMOS晶体管P14的源极连接着的PMOS晶体管P12、P13的栅电极变成5V。另外，由于PMOS晶体管P25也变为导通状态，所以N型阱B1的电位不象第1实施形态那样只是接近5V(5-α)，而是达到5V并使衬底的N型阱B1与PMOS晶体管P12、P13的栅电极变成完全相等的电位。因此，能使PMOS晶体管P12、P13以比第1实施形态更加稳定的动作变为截止状态。如果PMOS晶体管P12、P13变为截止状态，则施加在输出端子8上的5V电位不会传到PMOS晶体管P1，因而就不会有漏泄电流通过PMOS晶体管P1的衬底流过。另外，由于作为PMOS晶体管P12、P13、P25衬底的N型阱B1与第1实施形态相同也是浮置状态，所以不必担心有漏泄电流从PMOS晶体管P12、P13、P25的漏极-衬底间二极管通过衬底的N型阱B1流到电源端子6。
另外，在PMOS晶体管P14的源极部分与二输入与非门4的输出之间还设有一个NMOS晶体管N11。由于在输出端子8变为浮置状态时二输入与非门4的输出是高电平，所以NMOS晶体管N11的栅极电位与源极电位相等，因而变为截止状态。因此，加在输出端子8上的5V也不会通过PMOS晶体管P14施加到二输入与非门4的输出端子。就是说，也不可能通过二输入与非门4内部所包含的晶体管流过漏泄电流。
图5的上图是表示出将加在输出端子8上的电压作为OUT并使OUT从0→5.5V变化时呈浮置状态的N型阱B1的电位变化、及施加在PMOS晶体管P12、P13的栅电极上的电位变化(S23)的图。图5的下图是将从该电路的电源端子(3V)侧看去的电流作为IM2并示出IM2的图。如上所述，当在输出端子8上加有5V时，呈浮置状态的N型阱B1上升到5V，而在PMOS晶体管P12、P13的栅电极上施加着同样的5V电压。这样，由于施加在衬底和栅极上的电位完全一致，所以使电路的动作进一步稳定，而且在电路中流过的电流IM2为3nA左右，可以看出，与第1实施形态相比进一步减小。
接着，当在启动信号输入端子2上作为输入信号输入高电平的信号时，如在信号输入端子1上作为输入信号输入低电平的信号，则二输入与非门4的输出变为高电平。因此，PMOS晶体管P1变为截止状态。由于在二输入或非门5的两个输入端子上都输入低电平的信号，所以其输出变为高电平。因而使NMOS晶体管N1变为导通状态。其结果是输出端子8输出低电平(0V)的信号。
如在信号输入端子1上作为输入信号输入高电平的信号，则二输入与非门4的输出变为低电平，PMOS晶体管P1变为导通状态。二输入或非门5的输出变为低电平，使NMOS晶体管N1变为截止状态。另外，由于NMOS晶体管N11为导通状态，因此二输入与非门4的输出即低电平信号施加在PMOS晶体管P12、P13的栅电极上。由于作为PMOS晶体管P12、P13、P14衬底的N型阱B1通过PMOS晶体管P12、P13的源极-衬底间的二极管上升到接近3V，所以PMOS晶体管P12、P13的衬底相对地变为高电位，因而同时变成导通状态。其结果是，输出端子8输出高电平(3V)的信号。
图6是当在启动信号输入端子2上输入高电平的信号时在将施加在信号输入端子1上的电位作为IN并使IN从0→3V(L→H)变化的情况下的输出端子8的电位OUT、PMOS晶体管P1的栅极电位S21、NMOS晶体管N1的栅极电位S22、PMOS晶体管P12和P13的栅极电位S23、浮置状态的N型阱B1的电位。如图所示，当施加在输入端子1上的信号IN为低电平时，输出电路8作为OUT输出低电平信号，而当信号IN为高电平时，输出电路8作为OUT输出高电平的信号。
如采用以上的本发明第2实施形态的输出电路，则相对于在各输入端子上所施加的输入信号，可从输出端子8输出与现有的输出电路相同的输出信号。另外，即使从外部电路等在输出端子8上输入了比电源端子6的电位(3V)高的电位(5V)，也能通过PMOS晶体管P25的作用使作为PMOS晶体管P12、P13等的衬底的N型阱B上升到与PMOS晶体管P12、P13的栅极电位相同的电位即5V电位。按照这种方式，能使PMOS晶体管P12、P13进行比第1实施形态更为稳定的动作，并能更可靠地防止漏泄电流从输出端子8流到电源端子6。另外，也不可能通过NMOS晶体管N1而使漏泄电流流过二输入与非门4。
图7是表示本发明第3实施形态输出电路的电路图。对于与图1、图2共同的部分标以相同的符号。以下，用图7说明本发明的输出电路。
信号输入端子1分别与二输入与非门4和二输入或非门5的一个输入端子以及NMOS晶体管N75的栅电极连接。启动信号输入端子2与二输入与非门4的另一个输入端子、反相电路3的输入端子及NMOS晶体管N76的栅电极连接。反相电路3的输出端子连接于二输入或非门5的另一个输入端子。二输入与非门4的输出端子与PMOS晶体管P1的栅电极及NMOS晶体管N11的源极连接。PMOS晶体管P1的源极与电源端子6(3V)连接、漏极与PMOS晶体管P12的源极及PMOS晶体管P13的源极连接。NMOS晶体管N11的漏极与PMOS晶体管P12、P13的栅电极、PMOS晶体管P14的源极、及NMOS晶体管N74的漏极连接。NMOS晶体管N74的源极与NMOS晶体管N75的漏极连接。NMOS晶体管N75的源极与NMOS晶体管N76的漏极连接，而NMOS晶体管N76的源极与接地端子7连接。PMOS晶体管P12的漏极与作为PMOS晶体管P12、P13及P14衬底的呈浮置状态的N型阱B1连接，PMOS晶体管P13的漏极及PMOS晶体管P14的漏极连接于输出端子8。PMOS晶体管P14的栅电极与电源端子6(3V)连接。二输入或非门5的输出端子与NMOS晶体管N1的栅电极连接，NMOS晶体管N1的源极与接地端子7连接、漏极与NMOS晶体管N12的源极连接。NMOS晶体管N12的漏极与输出端子8连接、栅电极与电源端子6(3V)连接。而PMOS晶体管P1的衬底与电源端子6连接。
下面，说明该电路的动作。
首先，当在启动信号输入端子2上作为输入信号输入低电平(0V)的信号时，二输入与非门4的输出变为高电平(3V)，使PMOS晶体管P1变为截止状态。而由于通过反相电路3后对二输入或非门5输入高电平的信号，所以二输入或非门5的输出变为低电平，使NMOS晶体管N1变为截止状态。这样，当加在启动信号输入端子2上的输入信号为低电平时，PMOS晶体管P1、NMOS晶体管N1都变为截止状态，因而使输出端子8变为与加在信号输入端子1上的输入信号无关的浮置状态。
当在该状态下从外部电源端子等对输出端子8施加了5V电压时(例如连接着输出端子8的总线变成5V等情况时)，由于在PMOS晶体管P13、P14的漏极-衬底间的二极管上加有正向电压因而在该二极管上流过电流，所以，使作为PMOS晶体管P13及P14衬底的N型阱B1上升到接近5V。由于N型阱B1上升到接近5V而PMOS晶体管P14的栅极电位是3V，所以衬底电位相对地变高而使PMOS晶体管P14变成导通状态。由于PMOS晶体管P14变为导通状态，所以PMOS晶体管P14的源极也变成施加在输出端子8上的电压(5V)，并使与该PMOS晶体管P14的源极连接着的PMOS晶体管P12、P13的栅电极也变成5V。在PMOS晶体管P12、P13的栅电极变成5V后，PMOS晶体管P12、P13变为截止状态。因此，施加在输出端子8上的5V电位不会传到PMOS晶体管P1，因而就不会通过P1的衬底流过漏泄电流。另外，由于作为PMOS晶体管P12、P13衬底的N型阱B1处在浮置状态，所以不必担心有漏泄电流通过PMOS晶体管P12、P13的漏极-衬底间二极管流到电源端子6。
在PMOS晶体管P14的源极部分与二输入与非门4的输出之间还设有一个NMOS晶体管N11。由于在输出端子8变为浮置状态时二输入与非门4的输出是高电平，所以NMOS晶体管N11的栅极电位与源极电位相等，因而变为截止状态。因此，加在输出端子8上的5V也不会通过PMOS晶体管P14施加到二输入与非门4的输出端子。就是说，也没有可能通过二输入与非门4内部所包含的晶体管流过漏泄电流。
另外，在该电路结构中，在PMOS晶体管P14的源极、即在输出端子上施加5V时变为5V的部分上连接着NMOS晶体管N74、N75、N76。在这种情况下，应考虑从输出端子8流向接地端子7的漏泄电流。但是，当加在启动信号输入端子2上的信号为低电平时，NMOS晶体管N76总是处在截止状态。因此，即使由于施加于信号输入端子1的信号改变为高电平而使NMOS晶体管N75变为导通状态，但只要施加在启动信号输入端子2上的信号为低电平，就不会有漏泄电流通过晶体管P14→N74→N76→N76的路径从输出端子8流到接地端子7。
接着，当在启动信号输入端子2上作为输入信号输入高电平的信号时，如在信号输入端子1上作为输入信号输入低电平的信号，则二输入与非门4的输出变为高电平。因此，PMOS晶体管P1变为截止状态。由于在二输入或非门5的两个输入端子上都输入低电平的信号，所以其输出变为高电平，因而使NMOS晶体管N1变为导通状态。其结果是输出端子8输出低电平的信号。
如在信号输入端子1上作为输入信号输入高电平的信号，则二输入与非门4的输出变为低电平，PMOS晶体管P1变为导通状态。二输入或非门5的输出变为低电平，使NMOS晶体管N1变为截止状态。另外由于NMOS晶体管N11为导通状态，因此二输入与非门4的输出即低电平信号施加在PMOS晶体管P12、P13的栅电极上。由于作为PMOS晶体管P12、P13、P14衬底的N型阱通过PMOS晶体管P12、P13的源极-衬底间的二极管上升到接近3V，所以PMOS晶体管P12、P13同时变成导通状态。其结果是，输出端子8输出高电平(3V)的信号。
这里，如考虑在启动信号输入端子2上作为输入信号输入高电平的信号、而施加在信号输入端子1上的输入信号从“L”改变为高电平的情况，则NMOS晶体管N74总是导通状态、NMOS晶体管N75的栅极电位随着输入信号IN的变化从“L”改变为高电平。而由于施加在启动信号输入端子2上的信号为高电平，所以NMOS晶体管N76为导通状态。若NMOS晶体管N75的栅极电位向高电平变化，则NMOS晶体管N75变为导通状态，由于NMOS晶体管N74、N75都变为导通状态，所以加在PMOS晶体管P13的栅极上的电位不通过二输入与非门4和NMOS晶体管N1而从“H”改变为低电平。就是说，当在启动信号输入端子2上作为输入信号输入高电平的信号、而施加在信号输入端子1上的输入信号从“L”改变为高电平时，PMOS晶体管P13从截止→导通的动作速度变得比第1、第2实施例快。
如采用以上的本发明第3实施形态的输出电路，则相对于在各输入端子上所施加的输入信号，可从输出端子8输出与现有的输出电路相同的输出信号。另外，即使从外部电路等在输出端子8上输入了比电源端子6的电位（3V)高的电位(5V)，也由于作为PMOS晶体管P12、P13、P14衬底的N型阱(B1)上升到接近5V，所以使PMOS晶体管P12、P13变为截止状态，因而能防止有漏泄电流从输出端子8流到电源端子6。另外，也不可能通过NMOS晶体管N11而使漏泄电流流过二输入与非门4。
另外，当在启动信号输入端子2上施加的信号为高电平、而施加在信号输入端子1上的输入信号从“L”改变为高电平(即输出电平从“L”改变为高电平)时，由于加在PMOS晶体管P13的栅极上的电位不通过二输入与非门4和NMOS晶体管N1而从“H”改变为低电平，所以PMOS晶体管P13从截止改变为导通状态的速度变得更快，因而输出信号的变化速度也变得更快。
另外，在该电路结构中，当施加在启动信号输入端子2上的信号为低电平时，NMOS晶体管N76总是处在截止状态。因此，即使施加于信号输入端子1的信号改变为高电平，但只要施加在启动信号输入端子2上的信号为低电平，就不可能有漏泄电流从输出端子8流到接地端子7。
本发明的实施形态并不限定于本文中说明过的三态输出电路，使用通常的推挽输出电路也能起到同样的效果。此外，图1、图2中的NMOS晶体管N12及图7中的NMOS晶体管N12、N74用于防止因在输出端子8上施加5V的电压而造成其他元件的损坏，所以，如果其他元件不可能受到5V的损坏，则即使将其去掉也不会对抑制漏泄电流的效果造成任何影响。
本发明中所提出的上述发明，适合于用作半导体装置的输出电路，尤其是适用于5V系统-3V系统的接口部分等所采用的输出电路。

Claims (4)

1.一种输出电路，其特征在于，备有：第1MOS晶体管(P1)，具有与第1节点连接的栅极、与第1电源端子连接的一个端子、与第2节点连接的另一个端子、与上述第1电源端子连接的衬底端子；第2MOS晶体管(P13)，具有与上述第1节点连接的栅极、与上述第2节点连接的一个端子、与输出端子连接的另一个端子、与处在浮置状态第3节点连接的衬底端子；第3MOS晶体管(P14)，具有与上述第1电源端子连接的栅极、与上述第1节点连接的一个端子、与上述输出端子连接的另一个端子、与上述第3节点连接的衬底端子；以及第4MOS晶体管(P12)，具有与上述第1节点连接的栅极、与上述第2节点连接的一个端子、与上述第3节点连接的另一个端子、与上述第3节点连接的衬底端子。
2.根据权利要求1所述的输出电路，其特征在于：还备有第5MOS晶体管(P25)，该第5MOS晶体管(P25)具有与上述第1电源端子连接的栅极、与上述第3节点连接的一个端子、与上述输出端子连接的另一个端子、与上述第3节点连接的衬底端子。
3.一种输出电路，其特征在于，备有：施加第1输入信号的第1输入信号端子；施加第2输入信号的第2输入信号端子；第1MOS晶体管(P1)，具有与第1节点连接的栅极、与具有第1电位的第1电源端子连接的一个端子、与第2节点连接的另一个端子；第2MOS晶体管(P13)，在阱内形成上述浮置状态，具有与上述第1节点连接的栅极、与上述第2节点连接的一个端子、与输出端子连接的另一个端子；第3MOS晶体管(P14)，在阱内形成上述浮置状态，具有与上述具有第1电位的第1电源端子连接的栅极、与上述第1节点连接的一个端子、与上述输出端子连接的另一个端子；第4MOS晶体管(N75)，具有与上述第1输入端子连接的栅极、与上述第1节点连接的一个端子、与第4节点连接的另一个端子；以及第5MOS晶体管(N76)，具有与上述第2输入端子连接的栅极、与上述第4节点连接的一个端子、与上述具有第2电位的第2电源端子连接的另一个端子。
4.根据权利要求3所述的输出电路，其特征在于，还备有第6MOS晶体管(P12)，该第6MOS晶体管(P12)在阱内形成上述浮置状态，具有与上述第1节点连接的栅极、与第2节点连接的一个端子、与上述浮置状态的阱连接的另一个端子。
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