JPH09501294A - 半導体装置 - Google Patents

Abstract

(57)【要約】 電圧ゲインが１に等しいソースフォロワー回路を実現し、ソースフォロワー回路が完全な出力電圧に達するために必要な時間の減少を実現する半導体回路。更に、本発明によれば、多値あるいはアナログ出力電圧が容易に２進数形式に変換できる。この半導体回路は少なくとも１つのＭＯＳトランジスタを有している。多値あるいはアナログデータ線は多値コンパレータの入力に接続されており、そのコンパレータの出力はソースフォロワー回路の入力ゲートに容量結合されており、そのソースフォロワー回路の出力はデータ線にフィードバックされている。

Description

【発明の詳細な説明】 半導体装置 技術分野 本発明は半導体装置、特に、高性能ＣＭＯＳ回路に関する。 背景技術 インピーダンス負荷を駆動するために、特にアナログ信号あるいは多値信号を 用いる応用分野で、ソースフォロワー回路がよく用いられている。そのような回 路を図１に示す。この図は、１つのＮＭＯＳトランジスタ（ＮＭＯＳと略記する ）（Ｎ１）と負荷容量（Ｃ_L）とからなるソースフォロワー回路であり、Ｎ１を オンすると、電流ＩＤがＶ_OUTを、 まで増加させる。ここでＶ_TはＮＭＯＳのしきい値電圧である。Ｖ_Tは、 で与えられ、ここでγは基板バイアス効果係数、ＶＳＢはソース−基板間電圧で あり、φは、 で定義される。 Ｅ_fは半導体のフェルミ準位であり、Ｅ_iはイントリンシックなフェルミ準位、 ｑは電子の電荷である。 出力電圧が入力電圧に等しいことが求められる場合、この回路の問題点が現れ る。ソースフォロワー回路の場合、ＮＭＯＳの基板が０Ｖにバイアスされると、 出力電圧が上昇するにつれ、Ｖ_SBが増加する。これにより、Ｖ_T0＝０Ｖであって も、Ｖ_Tが上昇する。この現象は「基板バイアス効果」と呼ばれている。それで エンハンスメントモードＮＭＯＳを含むソースフォロワー回路では、Ｖ_OUTは常 にＶ_INより小さい。 ソースフォロワー回路の他の欠点は、過渡特性が遅いということである。Ｖ_{OU T} が上昇すると、このトランジスタのゲートソース間電圧Ｖ_GS（＝Ｖ_IN−Ｖ_OUT） が減少し、それによりチャネル導電率が減少し、それにより、今度は、ドレイン 電流ＩＤが減少する。それで、Ｖ_OUTを継続的に上昇させるために利用できる電 流の量が減少する。この結果、過渡特性は図２に示されたものとなる。 本発明は、上述の問題を解決するためになされたものであり、その１つの目的 は、ソースフォロワー出力を入力電圧に等しくなるように完全に復元することを 可能にした、また、出力が最大値に達するのに要する時間を減少させた半導体を 提供することである。それに加え、本発明はソースフォロワー回路のアナログ出 力をディジタルな形式に変換するのに用いることもできる。 発明の開示 本発明は少なくとも１つのＭＯＳトランジスタを有する半導体回路を開示する 。Ｍ個の離散的な電圧レベルを取ることのできる多値データ線を、あるいはアナ ログデータ線を、初期電圧から最終電圧へと上昇（あるいは下降）させる。Ｍ− １個のコンパレータの入力がそのデータ線に接続され、コンパレータの出力はソ ースフォロワー回路の入力ゲートに容量結合され、そのソースフォロワー回路の 出力はデータ線にフィードバックされている。 上記の半導体回路によって、データ線がその最終電圧に達するのに必要な時間 は劇的に減少する。更に、この回路によって、データ線の電圧を容易に２進数形 式に変換することができる。 図面の簡単な説明 図１は、典型的なＮＭＯＳソースフォロワー回路を示す概念図である。 図２は、ＮＭＯＳソースフォロワー回路の出力電圧と時間の関係を示すグラフ である。 図３は、実施例１の回路を示す概念図である。図４は、実施例１の回路のシミ ュレーションデータを示すグラフである。 図４でＳＡＢはセンス（検出）およびブースト（sense and boost）を示す。 図５は、実施例２の回路を示す概念図である。 図６は、実施例３の回路を示す概念図である。 図７は、実施例４の回路を示す概念図である。 図８は、実施例５の回路を示す概念図である。 図９は、実施例６の回路を示す概念図である。 発明を実施するための最良の形態 以下、本発明をその実施例に基づいて詳細に説明するが、勿論、本発明がこれ ら実施例に限定されることはない。 （実施例１） 本発明は、Ｍ個の電圧レベルを含む多値システムに用いられるものである。最 も低い電圧レベル（レベル０）はＶ_ssに等しいとされ、最も高い電圧レベル（レ ベルＭ−１）はＶ_DDに等しいものとされる。Ｖ_ssとＶ_DDは、共に、システムへの 供給電力であり、Ｖ_DDはＶ_ssより高い電圧である。一般に、レベルｘに対応する 電圧は、 である。 本発明の第１の実施例が図３に示されている。この図において、Ｍ値データ線 は、ＮＭＯＳソースフォロワー回路（Ｎ２）の出力であり、Ｍ−１個のアナログ コンパレータの入力に接続されている。これらコンパレータの出力は大きなＮＭ ＯＳ（Ｎ３）のフローティングゲートに容量結合されている。Ｎ３のドレインは Ｖ_DDに接続され、Ｎ３のソースはＭ値データ線に接続されており、Ｎ３の基板は Ｖ_ssに接続されている。Ｎ３はＮ２よりずっと大きく設計されている。 この回路において、コンパレータはＭ値データ線の電圧（Ｖ_DATA）をレベル０ からレベルＭ−２に対応する電圧とそれぞれ同時に比較する。Ｖ_DATAがＶレベル ０を超えて上昇すると、レベル−０コンパレータの出力はＶ_DDとなる。Ｖ_DATAが 上昇し続けてＶレベル１を超えると、今度はレベル−１コンパレータの出力もＶ_DD となり、以下同様である。コンパレータが１つずつオンになると、Ｎ３のフロ ーティングゲートの電位（Φ_F1）が増大する。コンパレータの出力（Ｖ_C0、Ｖ_C1 、Ｖ_C2、・・・、Ｖ_C(M-2)）のフローティングゲートに対する結合容量は同じであ り、その結合容量はフローティングゲートからＮ３の基板への結合容量よりずっ と大きくなるように設計されているので、Φ_F1は次の式で与えられる： Ｎ３の構成が、やはり、ソースフォロワーであるので、Ｖ_DATAはΦ_F1−Ｖ_TN3に 等しくなるまで上昇する。 この発明の機能は、連続的にＶ_DATAの現在レベルを検出し、次のより高いレベ ルまでブーストすることである。検出とブーストのサイクルは、Ｎ２からの電流 の流れが停止する（即ち、Ｎ２が遮断される）まで繰り返される。このようにし てデータ線への容量負荷は、主にＮ３から流れる大きな電流により上昇させられ る。それで、Ｎ２のソースフォロワー回路からのデータ読み出しは劇的に加速さ れ、ソースフォロワー回路の動作が遅いという問題は解決された。 本発明において、基板効果係数γは、Ｎ３の基板をＶ_ssより低い電圧源に接続 することにより減少させることができる。即ち、ｐ型の基板に負の基板バイアス を印加することができる。更に、Ｎ３の基板がデータ線に接続された絶縁ウェル であれば、式（２）の第２項はゼロである。そのような絶縁は、各Ｎ３トランジ スタについて、ｎ型基板にｐ−ウェルを形成することにより、あるいは、ＳＯＩ （silicon-on-insulator）構造の基板を用いることにより実現できる。このよう にして基板バイアス効果を除去することにより、この回路のゲインは１になる。 Ｖ_DATAは、この場合、Φ_F1に等しくなるまで上昇する。 この実施例において、コンパレータ出力のＮ３のフローティングゲートに対す る結合容量はすべて等しくされている。しかし、それらが異なる稙となるように 設計することができ、Ｎ３ソースフォロワー回路の実効ゲインは必要に応じて変 更することができる。 本発明は、アナログデータ線の電圧がＭ個の離散的なレベルに分類することが できるのであれば、アナログシステムに用いることができる。 更に、コンパレータの出力はディジタル形式なので、多値あるいはアナログ信 号を容易にディジタル信号に変換する手段が提供される。 図４は、４値のＮＭＯＳソースフォロワー回路の出力特性のＨＳＰＩＣＥシミ ュレーションを示す。点線は本発明を用いない場合の出力特性であり、実線は本 発明による出力特性である。本発明がソースフォロワー回路の読み出しを劇的に 加速することが明瞭に示されている。 （実施例２） 実施例１のトランジスタＮ３の基板がデータ線に接続されていると、Ｎ３を収 容しているウェルの接合部容量がデータ線への寄生容量として加えられる。Ｎ３ は非常に大きく設計される必要があるので、そのウェルの寄生接合部容量も非常 に大きいであろう。 この不利を相殺するために、この実施例では図５の回路が提供される。この回 路は、Ｎ３が並列に接続された２つのトランジスタ、即ち、Ｎ３Ａ（この基板は Ｖ_ssにバイアスされている）とＮ３Ｂ（この基板はデータ線に接続されている） に分割されていることを除いて、実施例１の回路と同様である。このようにして 、Ｎ３Ａは寄生接合部容量が無いので、Ｖ_DATAの上昇に貢献し、Ｎ３ＢはＮ２お よびＮ３Ａの基板バイアス効果を克服することができる。速さのために、（Ｗ／ Ｌ）_N3A：（Ｗ／Ｌ）_N3Bの比率は装置のパラメータに応じて最適化する必要があ る。 実施例１および２において、本発明は、データ線の電圧が、初期電圧から高い 電圧への遷移の速さを上げるために応用されている。これは、データ線が、元々 は、小さな１個のＮＭＯＳトランジスタからなるソースフォロワー回路によって 駆動されているからである。このため、データ線の電圧を上昇させるため、大き なＮＭＯＳトランジスタが利用された。逆に、データ線が小さなＰＭＯＳからな るソースフォロワー回路によって高い初期電圧から低い電圧へと駆動される場合 には、プロセスの速度を上げるために大きなＰＭＯＳトランジスタを用いる必要 がある。 これまで、データ線における初期の遷移がＭＯＳソースフォロワー回路により 引き起こされる場合について説明してきた。しかし、本発明はこれらの場合に限 定されることはない。データ線が電圧源に直接に接続された抵抗により、あるい は、バイポーラトランジスタのエミッタフォロワー回路により初めに駆動されて もよい。いずれにしろ、本発明は、ＭＯＳソースフォロワーからなるセンスおよ びブースト回路を用いることにより遷移のスピードを上げるために用いることが できる。 （実施例３） これまでの実施例のＮ３は、図６に示されたような、ＮＭＯＳ（Ｎ４）および ＰＭＯＳ（Ｐ４）からなるＣＭＯＳソースフォロワー回路によって置き換えるこ とができる。しかし、Ｎ３とは異なり、ＣＭＯＳソースフォロワー回路の出力は ΦＦ１に等しいものと限定されている。Ｎ２からの電流はいずれもＰ４を経由し てＶＳＳへの導電路を見出すことができるからである。それで、ＣＭＯＳソース フォロワー回路の出力とデータ線の間にスイッチを設ける必要がある。このスイ ッチは、Ｎ２がデータ線をチャージアップするように、初めはオフでなければな らず、ＣＭＯＳソースフォロワー回路がデータ線をチャージアップする場合には いつでもオンで無ければならない。そして、Ｎ２から依然として電流が流れてい るかどうかをコンパレータが検出する場合には、スイッチは再びオフにされなけ ればならない。 （実施例４） 実施例１および２のＮＭＯＳソースフォロワー回路で観察される基板バイアス 効果が認められる程度に大きなものであれば、データ線は完全には最大値Ｖ_DDに 達することができない。図７に示された回路は、Ｖ_DDとデータ線の間のスイッチ としてＰＭＯＳトランジスタ（Ｐ５）を用いることにより、この問題を克服した ものであり、レベル−（Ｍ−１）のコンパレータの出力がインバータの入力に接 続されており、そのインバータの出力はＰＭＯＳのゲート電極に接続されている 。それで、最も高いレベルがセンスされると、即ち、レベル−（Ｍ−１）のコン パレータがオンになると、前記ＰＭＯＳがオンになる。それで、データ線は、最 も高い電圧レベルを読み出すときに最大値Ｖ_DDにまで上昇することができ、ソー スフォロワー回路の実効ゲインは１となる。 同様に、実施例１および２でＰＭＯＳソースフォロワー回路が用いられる場合 、データ線は完全には最小値Ｖ_ssに達することはできない。この問題は、ＮＭＯ Ｓトランジスタをデータ線とアースの間にスイッチとして用いることにより同様 に解決され、ＮＭＯＳは最低レベルがセンスされるとオンになる。 更に、実施例３のＣＭＯＳソースフォロワーが用いられる場合、基板バイアス 効果に起因するゲインの損失は、ＰＭＯＳスイッチをＶ_DDとデータ線の間に用い 、ＮＭＯＳスイッチをＶ_ssとデータ線の間に用いることにより補償される。最高 電圧レベルがセンスされるとＰＭＯＳがオンされ、最低レベルがセンスされると ＮＭＯＳがオンされる。 （実施例５） 本発明の第５番目の実施例が図８に示されている。この回路は実施例１−４で 用いられたレベル−ｘのコンパレータが示されている。コンパレータには２つの 入力、Ｖ_adjustとＶ_DATAがあり、これらはフローティングゲートの電極に容量結 合されている。このフローティングゲートは第１のＣＭＯＳインバータの入力ゲ ートである。このインバータはＰＭＯＳ（Ｐ６）およびＮＭＯＳ（Ｎ６）を含ん でいる。この第１のインバータの出力は、ＰＭＯＳ（Ｐ７）およびＮＭＯＳ（Ｎ ７）からなる第２のＣＭＯＳインバータに接続されている。第２のＣＭＯＳイン バータの出力はレベル−ｘのコンパレータの出力ＶＣｘとしての役割を果たして いる。両方のインバータの反転しきい値を次の式の通りであるとする。 Ｖ_adjustおよびＶ_DATAの結合容量は、それぞれＣ１およびＣ２である。フローテ ィングゲートの電位ΦＦ２は、 ここで、Ｃ_OPおよびＣ_ONはフローティングゲートからＰ５およびＮ５の基板へ の結合容量である。 この回路の目的はＶ_DATAがＶレベルｘを超えるときを検出することであるから 、この回路は次の条件で動作しなければならない： Ｖ_DATA＞Ｖ_レベルxであれば、Φ_F2＞Ｖ_INV；それでＶ_Cx＝Ｖ_DD Ｖ_DATA＜Ｖ_レベルxであれば、Φ_F2＜Ｖ_INV；それでＶ_Cx＝Ｖ_ss これらの条件は、結合容量の比率Ｃ₁：Ｃ₂あるいは入力電圧Ｖ_adjustを調節 することにより達成される。 （実施例６） 実施例５において、Ｖ_DATAから見た実効反転しきい値を制御するために、バイ アス電圧Ｖ_adjustは直接入力ゲートに供給された。しかし、図９に示されている ように、同じ効果は、制御ゲートＣ１を多数のゲートに分け、それらのゲートを Ｖ_DDかＶ_SSに接続することにより達成できる。この方法では、２つの異なる電源 だけが必要である。 （実施例７） 実施例１ないし６では、フローティングゲートは完全に電気的に絶縁されてい た。しかし、時間とともに幾らかの量の電荷がフローティングゲートに注入され ることがある。フローティングゲートをリセットして正味の電荷の無い状態にす るため、フローティングゲートとアースの間にスイッチ（あるいは初期条件にセ ットする電圧源）を設けることができる。このスイッチは、回路が動作している ときにはオフであり、リフレッシュサイクルにおいてはオンである。リフレッシ ュ動作のために、フローティングゲートに容量結合されたすべての入力端子はア ースされるか、同じ初期条件を保証するために適切な初期電位にセットする必要 がある。しかし、これらの電位、又、フローティングゲートのリフレッシユ電位 は、各リフレッシユサイクルにおいて、任意の値に変更することができる。 産業上の利用可能性 本発明により、１に等しい電圧ゲインを有するソースフォロワー回路を実現し 、そのソースフォロワー回路が最大出力電圧に達するのに必要な時間を低減する ことが可能である。更に、本発明により、ソースフォロワー回路のアナログある いは多値出力は容易に２進数形式に変換できる。 本発明は、ソースフォロワーゲインセルを用いる多値メモリに特に適切である 。そのような応用分野においては、幾つかのメモリセルが１つのビット線に接続 される。ビット線容量が大きいので、１つのメモリセルが、ビット線の電圧をセ ルに記憶された値にまで上昇させるのには非常に長い時間がかかる。本発明をビ ッ ト線に接続することにより、メモリセルの読み出し時間を劇的に加速することが できる。このように、本発明は、メモリセルのセンスアンプとして役立たせるこ とができる。メモリセルがダイナミック型であれば、本発明はリフレッシユ回路 として働くこともできる。 加えて、本発明はソースフォロワー回路の読み出しに限定されるものではない 。多値あるいはアナログデータ線が用いられる任意のシステムにおいて利用する ことができる。

Claims (1)

1. 【特許請求の範囲】 １． 少なくとも１つのＭＯＳトランジスタを有する半導体装置であって、デー タ線が、低い初期電圧から高い最終電圧レベルへの過渡的な上昇を示す、多値あ るいはアナログ電圧信号を伝送し、該データ線は多値コンパレータの入力に接続 されており、該コンパレータの出力はフローティングゲート電極に容量結合され ており、該フローティングゲート電極はＮＭＯＳソースフォロワー回路の入力ゲ ートであり、該ソースフォロワー回路の出力がデータ線にフィードバックされて いることを特徴とする半導体装置。 ２． 最高電圧レベルを検出するコンパレータの出力がインバータにも接続され ており、該インバータの出力がＰＭＯＳトランジスタのゲート電極に接続されて おり、該ＰＭＯＳトランジスタのソース電極電位がシステムの最高電圧レベルに 等しく、該ＰＭＯＳトランジスタのドレインがデータ線に接続されていることを 特徴とする請求項１記載の半導体装置。 ３． 少なくとも１つのＭＯＳトランジスタを有する半導体装置であって、デー タ線が、高い初期電圧から低い最終電圧レベルへの過渡的な低下を示す、多値あ るいはアナログ電圧信号を伝送し、該データ線は多値コンパレータの入力に接続 されており、該コンパレータの出力はフローティングゲート電極に容量結合され ており、該フローティングゲート電極はＰＭＯＳソースフォロワー回路の入力ゲ ートであり、該ソースフォロワー回路の出力がデータ線にフィードバックされて いることを特徴とする半導体装置。 ４． 最低高電圧レベルを検出するコンパレータの出力がインバータにも接続さ れており、該インバータの出力がＮＭＯＳトランジスタのゲート電極に接続され ており、該ＮＭＯＳトランジスタのソース電極電位がシステムの最低電圧レベル に等しく、該ＮＭＯＳトランジスタのドレインがデータ線に接続されていること を特徴とする請求項３記載の半導体装置。 ５． 複数のｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジス タを有する半導体装置であって、データ線が、初期電圧から最終電圧レベルへの 過渡的な上昇あるいは低下を示す、多値あるいはアナログ電圧信号を伝送し、該 データ線は多値コンパレータの入力に接続されており、該コンパレータの出力は フローティングゲート電極に容量結合されており、該フローティングゲート電極 はＣＭＯＳソースフォロワー回路の入力ゲートであり、該ソースフォロワー回路 の出力と前記データ線との間のスイッチがフィードバックループを交互に接続お よび切断することを特徴とする半導体装置。 ６． 最高電圧レベルを検出するコンパレータの出力が第１のインバータにも接 続されており、該第１のインバータの出力がＰＭＯＳトランジスタのゲート電極 に接続されており、前記ＰＭＯＳトランジスタのソース電極電位がシステムの最 高電圧レベルに等しく、該ＰＭＯＳトランジスタのドレインがデータ線に接続さ れており、最低電圧レベルを検出するコンパレータの出力が第２のインバータに も接続されており、該第２のインバータの出力がＮＭＯＳトランジスタのゲート 電極に接続されており、前記ＮＭＯＳトランジスタのソース電極電位がシステム の最低電圧レベルに等しく、該ＮＭＯＳトランジスタのドレインがデータ線に接 続されていることを特徴とする請求項５に記載の半導体装置。 ７． コンパレータがフローティングゲート電極に容量結合された１以上の入力 を有しており、該入力の１つがデータ線に接続されており、その他の入力が存在 する場合には該その他の入力がフローティンゲート電位を制御するためのバイア ス電圧に接続されており、該フローティングゲートは直列に接続された２つのイ ンバータの入力ゲートであり、第２のインバータの出力が該コンパレータの出力 であることを特徴とする請求項１又は２に記載の半導体装置。 ８． コンパレータが、フローティングゲート電極に容量結合された１以上の入 力を有しており、該入力の１つがデータ線に接続されており、その他の入力が存 在する場合には該その他の入力がフローティンゲート電位を制御するためのバイ アス電圧に接続されており、該フローティングゲートは直列に接続された２つの インバータの入力ゲートであり、第２のインバータの出力が該コンパレータの出 力であることを特徴とする請求項３又は４に記載の半導体装置。 ９． コンパレータが、フローティングゲート電極に容量結合された１以上の入 力を有しており、該入力の１つがデータ線に接続されており、その他の入力が存 在する場合には該その他の入力がフローティンゲート電位を制御するためのバイ アス電圧に接続されており、該フローティングゲートは直列に接続された２つの インバータの入力ゲートであり、第２のインバータの出力が該コンパレータの出 力であることを特徴とする請求項５又は６に記載の半導体装置。 １０． スイッチがフローティングゲート電極とアースの間に設けられ、該スイ ッチは、回路が動作しているときにはオフされており、リフレッシュサイクルに おいてはオンされていることを特徴とする請求項１、２又は７に記載の半導体装 置。 １１． スイッチがフローティングゲート電極とアースの間に設けられ、該スイ ッチは、回路が動作しているときにはオフされており、リフレッシュサイクルに おいてはオンされていることを特徴とする請求項３、４又は８に記載の半導体装 置。 １２． スイッチがフローティングゲート電極とアースの間に設けられ、該スイ ッチは、回路が動作しているときにはオフされており、リフレッシュサイクルに おいてはオンされていることを特徴とする請求項５、６又は９に記載の半導体装 置。