JPH10257352A - 半導体演算回路 - Google Patents
半導体演算回路Info
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- JPH10257352A JPH10257352A JP9081876A JP8187697A JPH10257352A JP H10257352 A JPH10257352 A JP H10257352A JP 9081876 A JP9081876 A JP 9081876A JP 8187697 A JP8187697 A JP 8187697A JP H10257352 A JPH10257352 A JP H10257352A
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- signal
- circuit
- arithmetic circuit
- signal voltage
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/142—Edging; Contouring
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
Abstract
(57)【要約】
【課題】 本発明は、非常に簡単な回路で画像の平均化
処理によるノイズ除去、エッジ強調処理、エッジ検出処
理を可能にする半導体演算回路を提供することを目的と
する。 【解決手段】 入力端子が少なくとも一つのＭＯＳ型の
トランジスタのゲート電極に接続されて構成された増幅
回路と、前記入力端子に第１のスイッチ素子を介して接
続された第１の信号入力端子と、前記入力端子に容量素
子を介して接続された複数の第２の信号入力端子とを有
する半導体演算回路において、前記入力端子に第１の信
号電圧を加えるとともに前記第２の信号入力端子に所定
の第２の入力信号電圧群を加えた状態で前記第１のスイ
ッチ素子を開放し、その後前記第２の信号入力端子に所
定の第３の入力信号電圧群を加える手段を有し、且つ前
記増幅回路がソースフォロワ回路又は電圧フォロワ回路
であることを特徴とする。
処理によるノイズ除去、エッジ強調処理、エッジ検出処
理を可能にする半導体演算回路を提供することを目的と
する。 【解決手段】 入力端子が少なくとも一つのＭＯＳ型の
トランジスタのゲート電極に接続されて構成された増幅
回路と、前記入力端子に第１のスイッチ素子を介して接
続された第１の信号入力端子と、前記入力端子に容量素
子を介して接続された複数の第２の信号入力端子とを有
する半導体演算回路において、前記入力端子に第１の信
号電圧を加えるとともに前記第２の信号入力端子に所定
の第２の入力信号電圧群を加えた状態で前記第１のスイ
ッチ素子を開放し、その後前記第２の信号入力端子に所
定の第３の入力信号電圧群を加える手段を有し、且つ前
記増幅回路がソースフォロワ回路又は電圧フォロワ回路
であることを特徴とする。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体演算回路に
係り、特に画像処理等に用いる高性能演算回路に関す
る。
係り、特に画像処理等に用いる高性能演算回路に関す
る。
【０００２】
【背景技術】マルチメディア技術の発展に伴い、画像情
報を扱う演算の需要が増大している。画像情報は基本的
に２次元に配列された画素値のデータで表現されるため
データ量が非常に大きく、従来のマイクロプロセッサを
用いた逐次演算では多くの時間がかかった。とくにロボ
ット応用のように実時間の応答が要求される画像処理演
算ではこれが大きな問題であり、技術的なブレークスル
ーが求められている。
報を扱う演算の需要が増大している。画像情報は基本的
に２次元に配列された画素値のデータで表現されるため
データ量が非常に大きく、従来のマイクロプロセッサを
用いた逐次演算では多くの時間がかかった。とくにロボ
ット応用のように実時間の応答が要求される画像処理演
算ではこれが大きな問題であり、技術的なブレークスル
ーが求められている。
【０００３】この困難を解決する一つの方法として各画
素毎に同一の演算回路を備え、それぞれの画素の位置に
おいて周りの画素のデータを取り込んで演算を行う方式
が種々提案されている。すべての画素での演算が並列に
行われるため高速の処理が可能である。しかしながらこ
の方式では、高度な演算を行うためには演算回路の規模
が大きくなり一つの画素の占める面積が大きくなって、
画素の集積密度が上がらないという問題があった。つま
り画像の解像度を向上させることができないという問題
があった。特に、ノイズを平均化処理で減らしたり、画
像の鮮明度を向上させるためのエッジ強調を行う演算は
非常に複雑な回路を必要とするため、画素密度を上げて
取り込み画像の解像度を向上させることと両立させるこ
とが困難であった。
素毎に同一の演算回路を備え、それぞれの画素の位置に
おいて周りの画素のデータを取り込んで演算を行う方式
が種々提案されている。すべての画素での演算が並列に
行われるため高速の処理が可能である。しかしながらこ
の方式では、高度な演算を行うためには演算回路の規模
が大きくなり一つの画素の占める面積が大きくなって、
画素の集積密度が上がらないという問題があった。つま
り画像の解像度を向上させることができないという問題
があった。特に、ノイズを平均化処理で減らしたり、画
像の鮮明度を向上させるためのエッジ強調を行う演算は
非常に複雑な回路を必要とするため、画素密度を上げて
取り込み画像の解像度を向上させることと両立させるこ
とが困難であった。
【０００４】
【発明が解決しようとする課題】本発明は以上の問題点
を解決するために行ったものであり、非常に簡単な回路
で画像の平均化処理によるノイズ除去、エッジ強調処
理、エッジ検出処理を可能にする半導体演算回路を提供
するものである。
を解決するために行ったものであり、非常に簡単な回路
で画像の平均化処理によるノイズ除去、エッジ強調処
理、エッジ検出処理を可能にする半導体演算回路を提供
するものである。
【０００５】
【課題を解決する手段】本発明は、入力端子が少なくと
も一つのＭＯＳ型のトランジスタのゲート電極に接続さ
れて構成された増幅回路と、前記入力端子に第１のスイ
ッチ素子を介して接続された第１の信号入力端子と、前
記入力端子に容量素子を介して接続された複数の第２の
信号入力端子とを有する半導体演算回路において、前記
入力端子に第１の信号電圧を加えるとともに前記第２の
信号入力端子に所定の第２の入力信号電圧群を加えた状
態で前記第１のスイッチ素子を開放し、その後前記第２
の信号入力端子に所定の第３の入力信号電圧群を加える
手段を有し、且つ前記増幅回路がＭＯＳ型のトランジス
タを用いて構成されたソースフォロワ回路又はＭＯＳ型
のトランジスタを入力段に有する演算回路を用いて構成
された電圧フォロワ回路であることを特徴としている。
も一つのＭＯＳ型のトランジスタのゲート電極に接続さ
れて構成された増幅回路と、前記入力端子に第１のスイ
ッチ素子を介して接続された第１の信号入力端子と、前
記入力端子に容量素子を介して接続された複数の第２の
信号入力端子とを有する半導体演算回路において、前記
入力端子に第１の信号電圧を加えるとともに前記第２の
信号入力端子に所定の第２の入力信号電圧群を加えた状
態で前記第１のスイッチ素子を開放し、その後前記第２
の信号入力端子に所定の第３の入力信号電圧群を加える
手段を有し、且つ前記増幅回路がＭＯＳ型のトランジス
タを用いて構成されたソースフォロワ回路又はＭＯＳ型
のトランジスタを入力段に有する演算回路を用いて構成
された電圧フォロワ回路であることを特徴としている。
【０００６】前記第３の信号電圧群がすべて同一の値で
あり且つ前記第１の信号電圧に等しいことを特徴とす
る。また、前記第１の信号電圧並びに前記第２の信号電
圧群が２次元に配置されたフォトセンサ群より得られる
信号若しくはそれに所定の演算処理を施した信号である
ことを特徴とする。
あり且つ前記第１の信号電圧に等しいことを特徴とす
る。また、前記第１の信号電圧並びに前記第２の信号電
圧群が２次元に配置されたフォトセンサ群より得られる
信号若しくはそれに所定の演算処理を施した信号である
ことを特徴とする。
【０００７】さらに、前記第１の信号電圧が所定の位置
のフォトセンサより得られる信号若しくはそれに所定の
演算処理を施した信号であり、前記第２の信号電圧群が
前記所定の位置のフォトセンサに隣接するフォトセンサ
群より得られる信号若しくはそれに所定の演算処理を施
した信号であることを特徴とする。
のフォトセンサより得られる信号若しくはそれに所定の
演算処理を施した信号であり、前記第２の信号電圧群が
前記所定の位置のフォトセンサに隣接するフォトセンサ
群より得られる信号若しくはそれに所定の演算処理を施
した信号であることを特徴とする。
【０００８】前記増幅回路の出力端子が第２のスイッチ
素子を介して前記第２の入力端子の少なくとも１つに接
続されていることを特徴とする。
素子を介して前記第２の入力端子の少なくとも１つに接
続されていることを特徴とする。
【０００９】また、本発明の半導体演算回路は、アナロ
グデータ保持回路と、結線を切り換える手段とを設け、
前記増幅回路の出力値を前記アナログデータ保持回路の
少なくとも一部に格納するとともに、前記格納された出
力値を再び前記結線を切り換える手段を用いて前記入力
端子に導くように構成されたことを特徴とする。
グデータ保持回路と、結線を切り換える手段とを設け、
前記増幅回路の出力値を前記アナログデータ保持回路の
少なくとも一部に格納するとともに、前記格納された出
力値を再び前記結線を切り換える手段を用いて前記入力
端子に導くように構成されたことを特徴とする。
【００１０】以上の半導体演算回路を１つのブロックと
し、該ブロックを２次元に配置して構成したことを特徴
とし、また、前記ブロック中に少なくとも一つのフォト
センサを設けたことを特徴とする。
し、該ブロックを２次元に配置して構成したことを特徴
とし、また、前記ブロック中に少なくとも一つのフォト
センサを設けたことを特徴とする。
【００１１】本発明により、画像の平均化処理によるノ
イズ除去、エッジ強調処理、エッジ検出処理等が非常に
簡単な回路で実現できるようになり、２次元イメージセ
ンサの高画質化と同時に高機能化を達成することが可能
になった。これにより実時間の画像処理が可能になった
のである。
イズ除去、エッジ強調処理、エッジ検出処理等が非常に
簡単な回路で実現できるようになり、２次元イメージセ
ンサの高画質化と同時に高機能化を達成することが可能
になった。これにより実時間の画像処理が可能になった
のである。
【００１２】
【実施例】以下に実施例をあげて本発明をより詳細に説
明する。
明する。
【００１３】（実施例１）図１は本発明の第１の実施例
を示す回路図である。１０１はＮチャネルＭＯＳトラン
ジスタ、１０２はＰチャネルＭＯＳトランジスタであ
り、いずれもデプレション型のトランジスタである。ト
ランジスタ１０１および１０２はプッシュプル方式の増
幅器、つまりＣＭＯＳ方式のソースフォロワ回路１０３
を構成している。１０４はＭＯＳトランジスタ１０１、
１０２共通のゲート電極であり、例えば第１層目の多結
晶シリコン層でできている。これはソースフォロワ回路
１０３の入力端子となっており、スイッチ素子１０５を
介して信号入力端子Ｖ9につながっている。このスイッ
チ素子は、例えば単体のＮＭＯＳもしくはＰＭＯＳを用
いてもよく、あるいは１対のＮＭＯＳ,ＰＭＯＳを並列
に組み合わせたいわゆるＣＭＯＳスイッチを用いてもよ
い。ＣN、ＣPは、それぞれＮＭＯＳ１０１、ＰＭＯＳ１
０２のゲート電極１０４とチャネル間の容量である。１
０６ａ〜１０６ｃ等は入力ゲート電極であり、これらは
例えば第２層目の多結晶シリコン層でできている。また
これらの入力ゲートはＶ1〜Ｖ8の入力信号端子につなが
っている。スイッチ１０５を開放した状態での共通ゲー
ト電極１０４のフローティング電位をＶFとすると、ＶF
は次式で与えられる。 ＶF ＝（Ｃ1Ｖ1＋Ｃ2Ｖ2＋・・・＋Ｃ8Ｖ8＋ＱF）／ＣTOT （式１） ＣTOT ＝ Ｃ1＋Ｃ2＋・・・＋Ｃ8 （式２） ここでＱFは、フローティング状態にある共通ゲート電
極上の電荷量を表す。またＣTOTは、式２に示したよう
に電極１０４につながっている全容量の和である。ここ
にＣN，ＣPが含まれていないのは、ソースフォロワ回路
ではこれらが実効的に非常に小さくなり無視できるから
である。その理由は、ＭＯＳトランジスタ１０２、１０
２のチャネルは出力端子１０７と電気的に同電位となっ
ており、その値はソースフォロワ回路１０３の動作によ
り共通ゲート電極１０４の値とほぼ等しくなるため、Ｃ
N，ＣPの充放電が起こらないからである。つまり、
ＣN，ＣPは無視することができる。
を示す回路図である。１０１はＮチャネルＭＯＳトラン
ジスタ、１０２はＰチャネルＭＯＳトランジスタであ
り、いずれもデプレション型のトランジスタである。ト
ランジスタ１０１および１０２はプッシュプル方式の増
幅器、つまりＣＭＯＳ方式のソースフォロワ回路１０３
を構成している。１０４はＭＯＳトランジスタ１０１、
１０２共通のゲート電極であり、例えば第１層目の多結
晶シリコン層でできている。これはソースフォロワ回路
１０３の入力端子となっており、スイッチ素子１０５を
介して信号入力端子Ｖ9につながっている。このスイッ
チ素子は、例えば単体のＮＭＯＳもしくはＰＭＯＳを用
いてもよく、あるいは１対のＮＭＯＳ,ＰＭＯＳを並列
に組み合わせたいわゆるＣＭＯＳスイッチを用いてもよ
い。ＣN、ＣPは、それぞれＮＭＯＳ１０１、ＰＭＯＳ１
０２のゲート電極１０４とチャネル間の容量である。１
０６ａ〜１０６ｃ等は入力ゲート電極であり、これらは
例えば第２層目の多結晶シリコン層でできている。また
これらの入力ゲートはＶ1〜Ｖ8の入力信号端子につなが
っている。スイッチ１０５を開放した状態での共通ゲー
ト電極１０４のフローティング電位をＶFとすると、ＶF
は次式で与えられる。 ＶF ＝（Ｃ1Ｖ1＋Ｃ2Ｖ2＋・・・＋Ｃ8Ｖ8＋ＱF）／ＣTOT （式１） ＣTOT ＝ Ｃ1＋Ｃ2＋・・・＋Ｃ8 （式２） ここでＱFは、フローティング状態にある共通ゲート電
極上の電荷量を表す。またＣTOTは、式２に示したよう
に電極１０４につながっている全容量の和である。ここ
にＣN，ＣPが含まれていないのは、ソースフォロワ回路
ではこれらが実効的に非常に小さくなり無視できるから
である。その理由は、ＭＯＳトランジスタ１０２、１０
２のチャネルは出力端子１０７と電気的に同電位となっ
ており、その値はソースフォロワ回路１０３の動作によ
り共通ゲート電極１０４の値とほぼ等しくなるため、Ｃ
N，ＣPの充放電が起こらないからである。つまり、
ＣN，ＣPは無視することができる。
【００１４】図２は２次元のフォトセンサ・アレーの中
から９画素分のアレーを取り出しその位置関係を図示し
たものである。Ｉ1、Ｉ2……、Ｉ9はそれぞれ画素１〜
９の輝度値を表す電圧信号である。画素９は今対象とし
ている画素であり、画素１〜８はその８近傍の画素であ
る。図３〜５を用いて画素９においてエッジ強調処理を
行う動作について説明する。
から９画素分のアレーを取り出しその位置関係を図示し
たものである。Ｉ1、Ｉ2……、Ｉ9はそれぞれ画素１〜
９の輝度値を表す電圧信号である。画素９は今対象とし
ている画素であり、画素１〜８はその８近傍の画素であ
る。図３〜５を用いて画素９においてエッジ強調処理を
行う動作について説明する。
【００１５】まず動作の第１ステップを図３に示す。ス
イッチ１０５を閉じ、各画素の信号値を図示したように
印加する。つまり、センターの画素値をソースフォロワ
の入力端子１０４に、また周辺画素値の値をＶ1〜Ｖ8の
入力信号端子に入力する。この後、スイッチ１０５を開
放する（図４）。このとき式１を用いてフローティング
電極１０４上の電荷ＱFの値が次式３のように求まる。 ＱF ＝ Ｉ9−（Ｉ1＋Ｉ2＋・・・＋Ｉ8）／８ （式３） ここで、Ｃ1〜Ｃ8はすべて同じ値とした。
イッチ１０５を閉じ、各画素の信号値を図示したように
印加する。つまり、センターの画素値をソースフォロワ
の入力端子１０４に、また周辺画素値の値をＶ1〜Ｖ8の
入力信号端子に入力する。この後、スイッチ１０５を開
放する（図４）。このとき式１を用いてフローティング
電極１０４上の電荷ＱFの値が次式３のように求まる。 ＱF ＝ Ｉ9−（Ｉ1＋Ｉ2＋・・・＋Ｉ8）／８ （式３） ここで、Ｃ1〜Ｃ8はすべて同じ値とした。
【００１６】次に、図５に示したように電極１０６ａ〜
１０６ｃにはすべて同じ値Ｉ9を入力する。式１、式３
を用いてこの時のＶFが、 ＶF ＝ Ｉ9＋｛Ｉ9−（Ｉ1＋Ｉ2＋・・・＋Ｉ8）／８｝ ＝ ２Ｉ9−（Ｉ1＋Ｉ2＋・・・＋Ｉ8）／８ （式４） のように求まる。式４は画像処理等でよく用いられるエ
ッジ強調処理のための演算である。つまり、画素９の値
がまわり８画素の平均値とどれだけずれているかをまず
求め、そのずれの値をもとの画素値に加えた形になって
いる。こうすれば、画素９の値が周りよりも大きいとき
には益々大きくなり、逆に小さいときには益々小さくな
りエッジが強調されるのである。本発明によれば非常に
簡単な回路でエッジ処理という高度な演算が可能にな
る。すなわちソースフォロワ回路一つで演算が行えるた
め、フォトセンサと一体化して集積しても高密度のセン
サアレーを実現することができ、イメージセンサの高い
解像度と同時に高機能化が図れる。
１０６ｃにはすべて同じ値Ｉ9を入力する。式１、式３
を用いてこの時のＶFが、 ＶF ＝ Ｉ9＋｛Ｉ9−（Ｉ1＋Ｉ2＋・・・＋Ｉ8）／８｝ ＝ ２Ｉ9−（Ｉ1＋Ｉ2＋・・・＋Ｉ8）／８ （式４） のように求まる。式４は画像処理等でよく用いられるエ
ッジ強調処理のための演算である。つまり、画素９の値
がまわり８画素の平均値とどれだけずれているかをまず
求め、そのずれの値をもとの画素値に加えた形になって
いる。こうすれば、画素９の値が周りよりも大きいとき
には益々大きくなり、逆に小さいときには益々小さくな
りエッジが強調されるのである。本発明によれば非常に
簡単な回路でエッジ処理という高度な演算が可能にな
る。すなわちソースフォロワ回路一つで演算が行えるた
め、フォトセンサと一体化して集積しても高密度のセン
サアレーを実現することができ、イメージセンサの高い
解像度と同時に高機能化が図れる。
【００１７】（実施例２）図６は本発明の第２の実施例
を示す図面である。図１の第１の実施例との違いは、ソ
ースフォロワ回路１０３の代わりに演算増幅器の電圧フ
ォロワ回路が用いられている点である。ソースフォロワ
と同様にその出力端子６０２に現れる電圧は入力端子６
０３の電位と等しくなる。入力端子６０３は、電気的に
フローティングとする必要があるためこの演算増幅器の
入力段のデバイスはＭＯＳ型の素子が用いられているこ
とが重要であるが、その回路構成等はいかなるものが用
いられていてもよい。
を示す図面である。図１の第１の実施例との違いは、ソ
ースフォロワ回路１０３の代わりに演算増幅器の電圧フ
ォロワ回路が用いられている点である。ソースフォロワ
と同様にその出力端子６０２に現れる電圧は入力端子６
０３の電位と等しくなる。入力端子６０３は、電気的に
フローティングとする必要があるためこの演算増幅器の
入力段のデバイスはＭＯＳ型の素子が用いられているこ
とが重要であるが、その回路構成等はいかなるものが用
いられていてもよい。
【００１８】（実施例３）図７は本発明の第３の実施例
を示す図面である。７０１は、その出力端子７０２の電
圧が入力端子７０３と等しくなる回路であり、図１のよ
うにソースフォロワを用いてもよいし、あるいは図６の
ように演算増幅器を用いてもよい。本実施例は、平均化
によるノイズ除去を行う回路であり、図１の実施例との
大きな違いは信号入力端子７０４ａ〜７０４ｃが９個と
一つ増加していることおよびその動作である。その動作
を次に説明する。
を示す図面である。７０１は、その出力端子７０２の電
圧が入力端子７０３と等しくなる回路であり、図１のよ
うにソースフォロワを用いてもよいし、あるいは図６の
ように演算増幅器を用いてもよい。本実施例は、平均化
によるノイズ除去を行う回路であり、図１の実施例との
大きな違いは信号入力端子７０４ａ〜７０４ｃが９個と
一つ増加していることおよびその動作である。その動作
を次に説明する。
【００１９】まず第１ステップでは、Ｖ1〜Ｖ10をすべ
てグランド（０Ｖ）にしてスイッチ素子１０５を閉じ
る。第２ステップではスイッチ１０５を開放した後Ｖ1
〜Ｖ9端子に図２の各画素値Ｉ1〜Ｉ9をそれぞれ入力す
る。そうすると式１に従いフローティングゲート７０３
の電位はＩ1〜Ｉ9の画素値の平均値となる。つまりノイ
ズを平均化処理によって抑えた出力値が出力端子に現れ
る。このように図１と同様の回路がノイズ除去にも用い
ることができる。
てグランド（０Ｖ）にしてスイッチ素子１０５を閉じ
る。第２ステップではスイッチ１０５を開放した後Ｖ1
〜Ｖ9端子に図２の各画素値Ｉ1〜Ｉ9をそれぞれ入力す
る。そうすると式１に従いフローティングゲート７０３
の電位はＩ1〜Ｉ9の画素値の平均値となる。つまりノイ
ズを平均化処理によって抑えた出力値が出力端子に現れ
る。このように図１と同様の回路がノイズ除去にも用い
ることができる。
【００２０】（実施例４）図８は本発明の第４の実施例
を示す図面であり、第３の実施例の回路（図７）を用い
てノイズ除去の処理とエッジ強調処理を両方できるよう
にした回路である。７０１〜７０３は図７と同じもので
あり、Ｖ1〜Ｖ10はそれぞれ図７の対応する信号入力端
子と対応している。ただしスイッチ素子１０５は図８に
は示されていないが、その機能はスイッチマトリクス８
０４の中に含まれている。Ｉ1〜Ｉ9は各画素の値であり
これは例えば、近傍画素および自分の画素のフォトセン
サより直接出力電圧を配線で導いたものである。あるい
はアナログ値を一時的に記憶しておくメモリ回路の出力
電圧でもよい。８０４、８０５は、目的に応じて画素値
データと回路の信号入力端子の接続を切り換える機能を
持ったブロックである。以下本回路の動作について説明
する。
を示す図面であり、第３の実施例の回路（図７）を用い
てノイズ除去の処理とエッジ強調処理を両方できるよう
にした回路である。７０１〜７０３は図７と同じもので
あり、Ｖ1〜Ｖ10はそれぞれ図７の対応する信号入力端
子と対応している。ただしスイッチ素子１０５は図８に
は示されていないが、その機能はスイッチマトリクス８
０４の中に含まれている。Ｉ1〜Ｉ9は各画素の値であり
これは例えば、近傍画素および自分の画素のフォトセン
サより直接出力電圧を配線で導いたものである。あるい
はアナログ値を一時的に記憶しておくメモリ回路の出力
電圧でもよい。８０４、８０５は、目的に応じて画素値
データと回路の信号入力端子の接続を切り換える機能を
持ったブロックである。以下本回路の動作について説明
する。
【００２１】ノイズ除去の動作に際しては、まずブロッ
ク８０５ではＶ1〜Ｖ8の各信号入力端子はすべてグラン
ドに接続され、ブロック８０４ではＶ9，Ｖ10端子がグ
ランドに接続される。次いでＶ10端子を開放状態にした
後、画素値Ｉ1〜Ｉ9の信号線がそれぞれＶ1〜Ｖ9端子に
接続される。この操作により出力端子７０２にはＩ1〜
Ｉ9の平均値が出力される。この値はアナログ値を記憶
するメモリ回路８０６に一時的に保持されその出力線８
０７によって近傍の画素の演算回路に供給される。こう
して平均化処理の施されたデータに対しエッジ強調処理
が行われる。これは次のように行われる。
ク８０５ではＶ1〜Ｖ8の各信号入力端子はすべてグラン
ドに接続され、ブロック８０４ではＶ9，Ｖ10端子がグ
ランドに接続される。次いでＶ10端子を開放状態にした
後、画素値Ｉ1〜Ｉ9の信号線がそれぞれＶ1〜Ｖ9端子に
接続される。この操作により出力端子７０２にはＩ1〜
Ｉ9の平均値が出力される。この値はアナログ値を記憶
するメモリ回路８０６に一時的に保持されその出力線８
０７によって近傍の画素の演算回路に供給される。こう
して平均化処理の施されたデータに対しエッジ強調処理
が行われる。これは次のように行われる。
【００２２】まずブロック８０５ではＩ1〜Ｉ8の信号線
がＶ1〜Ｖ8に接続される。同時にブロック８０４では信
号線Ｉ9がＶ10に接続され増幅器７０１の入力電圧がＩ9
に固定される。ここまでの操作は、第１の実施例と同様
である。異なるのは残ったＶ9信号入力端子の扱いであ
り、これは配線８０８に接続することによって増幅器７
０１の出力端子７０２に接続される。増幅器７０１はヴ
ォルテージフォロワの機能を持つため、Ｖ9端子の電位
は電極７０３の電位と等しくなる。つまりＶ9端子と電
極７０３間の容量は電荷の充放電が生じないため、その
容量値は実効的に殆どゼロとなる。つまり、エッジ検出
処理では不要なＶ9入力端子は取り除いたのと等価にな
る。不要な容量結合を無くせるため回路の演算精度を向
上させることができる。次にＶ10端子を開放とした後Ｖ
1〜Ｖ8端子はすべてＩ9に接続される。これにより出力
端子７０２にエッジ強調処理したデータが出力されるの
は図１の第１の実施例と同様である。この値は例えば８
０６の記憶回路に保持する。あるいは、８０６とは別個
の記憶素子を設けそれに保持してもよい。
がＶ1〜Ｖ8に接続される。同時にブロック８０４では信
号線Ｉ9がＶ10に接続され増幅器７０１の入力電圧がＩ9
に固定される。ここまでの操作は、第１の実施例と同様
である。異なるのは残ったＶ9信号入力端子の扱いであ
り、これは配線８０８に接続することによって増幅器７
０１の出力端子７０２に接続される。増幅器７０１はヴ
ォルテージフォロワの機能を持つため、Ｖ9端子の電位
は電極７０３の電位と等しくなる。つまりＶ9端子と電
極７０３間の容量は電荷の充放電が生じないため、その
容量値は実効的に殆どゼロとなる。つまり、エッジ検出
処理では不要なＶ9入力端子は取り除いたのと等価にな
る。不要な容量結合を無くせるため回路の演算精度を向
上させることができる。次にＶ10端子を開放とした後Ｖ
1〜Ｖ8端子はすべてＩ9に接続される。これにより出力
端子７０２にエッジ強調処理したデータが出力されるの
は図１の第１の実施例と同様である。この値は例えば８
０６の記憶回路に保持する。あるいは、８０６とは別個
の記憶素子を設けそれに保持してもよい。
【００２３】以上述べたように図８の回路はたった一つ
のソースフォロワ回路７０１と配線を切り替えるスイッ
チング・ブロックでできた極めて簡単な構成である。こ
れによって、ノイズ除去・エッジ強調といった画像処理
の基本動作が実行できる。したがって、図８の回路をフ
ォトセンサと一体化して一つの画素として２次元のイメ
ージセンサを構成することにより、高解像度で且つ高機
能なイメージ処理システムが実現できる。
のソースフォロワ回路７０１と配線を切り替えるスイッ
チング・ブロックでできた極めて簡単な構成である。こ
れによって、ノイズ除去・エッジ強調といった画像処理
の基本動作が実行できる。したがって、図８の回路をフ
ォトセンサと一体化して一つの画素として２次元のイメ
ージセンサを構成することにより、高解像度で且つ高機
能なイメージ処理システムが実現できる。
【００２４】また必ずしもフォトセンサと本発明の回路
を一体化して形成する必要はない。イメージセンサはフ
ィルレシオ（１画素当たりのデバイスの面積中フォトセ
ンサの受光部の面積が占める割合）を十分大きくとった
従来のセンサで、ＣＣＤ，バイポーラセンサ、ＣＭＯＳ
センサ等、一切の演算機能を持たないものを用いてもよ
い。そして本発明の回路は、例えば図８に示した様な回
路を別途高密度にアレー状に配置したプロセッサを作
り、必要な画素群のデータをイメージセンサよりダウン
ロードし画像処理演算をを行ってもよい。この場合、イ
メージセンサの画素数と、プロセッサアレーのプロセッ
サエレメント数とが一致している必要はなく、後者の方
が少なくてもよい。この場合は、イメージセンサでとら
えた全画面のデータをいくつかのブロックに分割してプ
ロセッサアレーにダウンロードしてやればよい。あるい
は、隣接する数画素のデータを平均化したものを一つの
プロセッサエレメントに供給してやってもよい。画像の
大まかな特徴を抽出するには極めて有効な方法である。
またこの目的のためには、各プロセッサエレメント中に
必要なアナログメモリ回路を必要数設けることが有効で
ある。さらに隣接画素間の画素値の差分絶対値を各方向
について求め、その最大値をもってその位置における画
像の空間微分値とし、さらにしきい処理を施すことによ
り２値化を行いエッジの位置を求める処理を行ってもよ
い。この２値化には、例えばニューロンＭＯＳトランジ
スタを用いたインバータをコンパレータに用いてその２
値化のしきい値を必要に応じて可変にするのがよい。こ
れにより状況を判断しながら画像のエッジを検出すると
いう極めて高度な画像処理が可能になる。
を一体化して形成する必要はない。イメージセンサはフ
ィルレシオ（１画素当たりのデバイスの面積中フォトセ
ンサの受光部の面積が占める割合）を十分大きくとった
従来のセンサで、ＣＣＤ，バイポーラセンサ、ＣＭＯＳ
センサ等、一切の演算機能を持たないものを用いてもよ
い。そして本発明の回路は、例えば図８に示した様な回
路を別途高密度にアレー状に配置したプロセッサを作
り、必要な画素群のデータをイメージセンサよりダウン
ロードし画像処理演算をを行ってもよい。この場合、イ
メージセンサの画素数と、プロセッサアレーのプロセッ
サエレメント数とが一致している必要はなく、後者の方
が少なくてもよい。この場合は、イメージセンサでとら
えた全画面のデータをいくつかのブロックに分割してプ
ロセッサアレーにダウンロードしてやればよい。あるい
は、隣接する数画素のデータを平均化したものを一つの
プロセッサエレメントに供給してやってもよい。画像の
大まかな特徴を抽出するには極めて有効な方法である。
またこの目的のためには、各プロセッサエレメント中に
必要なアナログメモリ回路を必要数設けることが有効で
ある。さらに隣接画素間の画素値の差分絶対値を各方向
について求め、その最大値をもってその位置における画
像の空間微分値とし、さらにしきい処理を施すことによ
り２値化を行いエッジの位置を求める処理を行ってもよ
い。この２値化には、例えばニューロンＭＯＳトランジ
スタを用いたインバータをコンパレータに用いてその２
値化のしきい値を必要に応じて可変にするのがよい。こ
れにより状況を判断しながら画像のエッジを検出すると
いう極めて高度な画像処理が可能になる。
【００２５】
【発明の効果】以上述べたように本発明の半導体演算装
置を用いることによりこれまで多大な時間を要した画像
処理を短時間にしかも簡単なハードウェアで実行が可能
になった。したがって、マルチメディア応用を始めさま
ざまな知能ロボットへの応用が大きく拡がった。
置を用いることによりこれまで多大な時間を要した画像
処理を短時間にしかも簡単なハードウェアで実行が可能
になった。したがって、マルチメディア応用を始めさま
ざまな知能ロボットへの応用が大きく拡がった。
【図１】 本発明の第１の実施例を示す模式図である。
【図２】 ２次元フォトセンサアレーの中から９画素分
のアレーを取り出し、その位置関係を示す模式図であ
る。
のアレーを取り出し、その位置関係を示す模式図であ
る。
【図３】 エッジ強調処理を説明する模式図である。
【図４】 エッジ強調処理を説明する模式図である。
【図５】 エッジ強調処理を説明する模式図である。
【図６】 本発明の第２の実施例を示す模式図である。
【図７】 本発明の第３の実施例を示す模式図である。
【図８】 本発明の第４の実施例を示す模式図である。
１０１ ＮチャネルＭＯＳトランジスタ、 １０２ ＰチャネルＭＯＳトランジスタ、 １０３ ソースフォロワ回路 １０４ ＭＯＳトランジスタ１０１、１０２共通のゲー
ト電極、 １０５ スイッチ素子、 １０６ａ〜１０６ｃ 入力ゲート電極、 １０７ 出力、 ６０１ 電圧フォロワ回路、 ６０２ 出力端子、 ６０３ 入力端子、 ７０１ 出力端子の電圧が入力端子と等しくなる回路、 ７０２ 出力端子、 ７０３ 入力端子、 ７０４ａ〜７０４ｃ 信号入力端子、 ８０４、８０５ 目的に応じて画素値データと回路の信
号入力端子の接続を切り換える機能を持ったブロック、 ８０６ アナログ値を記憶するメモリ回路、 ８０７ 出力線、 ８０８ 配線。
ト電極、 １０５ スイッチ素子、 １０６ａ〜１０６ｃ 入力ゲート電極、 １０７ 出力、 ６０１ 電圧フォロワ回路、 ６０２ 出力端子、 ６０３ 入力端子、 ７０１ 出力端子の電圧が入力端子と等しくなる回路、 ７０２ 出力端子、 ７０３ 入力端子、 ７０４ａ〜７０４ｃ 信号入力端子、 ８０４、８０５ 目的に応じて画素値データと回路の信
号入力端子の接続を切り換える機能を持ったブロック、 ８０６ アナログ値を記憶するメモリ回路、 ８０７ 出力線、 ８０８ 配線。
Claims (9)
- 【請求項１】 入力端子が少なくとも一つのＭＯＳ型の
トランジスタのゲート電極に接続されて構成された増幅
回路と、前記入力端子に第１のスイッチ素子を介して接
続された第１の信号入力端子と、前記入力端子に容量素
子を介して接続された複数の第２の信号入力端子とを有
する半導体演算回路において、前記入力端子に第１の信
号電圧を加えるとともに前記第２の信号入力端子に所定
の第２の入力信号電圧群を加えた状態で前記第１のスイ
ッチ素子を開放し、その後前記第２の信号入力端子に所
定の第３の入力信号電圧群を加える手段を有し、且つ前
記増幅回路がＭＯＳ型のトランジスタを用いて構成され
たソースフォロワ回路であることを特徴とする半導体演
算回路。 - 【請求項２】 入力端子が少なくとも一つのＭＯＳ型の
トランジスタのゲート電極に接続されて構成された増幅
回路と、前記入力端子に第１のスイッチ素子を介して接
続された第１の信号入力端子と、前記入力端子に容量素
子を介して接続された複数の第２の信号入力端子とを有
する半導体演算回路において、前記入力端子に第１の信
号電圧を加えるとともに前記第２の信号入力端子に所定
の第２の入力信号電圧群を加えた状態で前記第１のスイ
ッチ素子を開放し、その後前記第２の信号入力端子に所
定の第３の入力信号電圧群を加える手段を有し、且つ前
記増幅回路がＭＯＳ型のトランジスタを入力段に有する
演算増幅器を用いて構成された電圧フォロワ回路である
ことを特徴とする半導体演算回路。 - 【請求項３】 前記第３の信号電圧群がすべて同一の値
であり且つ前記第１の信号電圧に等しいことを特徴とす
る請求項１又は２に記載の半導体演算回路。 - 【請求項４】 前記第１の信号電圧並びに前記第２の信
号電圧群が２次元に配置されたフォトセンサ群より得ら
れる信号若しくはそれに所定の演算処理を施した信号で
あることを特徴とする請求項１〜第３のいずれか１項に
記載の半導体演算回路。 - 【請求項５】 前記第１の信号電圧が所定の位置のフォ
トセンサより得られる信号若しくはそれに所定の演算処
理を施した信号であり、前記第２の信号電圧群が前記所
定の位置のフォトセンサに隣接するフォトセンサ群より
得られる信号若しくはそれに所定の演算処理を施した信
号であることを特徴とする請求項１〜４のいずれか１項
に記載の半導体演算回路。 - 【請求項６】 前記増幅回路の出力端子が第２のスイッ
チ素子を介して前記第２の入力端子の少なくとも１つに
接続されていることを特徴とする請求項１〜〜５のいず
れか１項に記載の半導体演算回路。 - 【請求項７】 アナログデータ保持回路と、結線を切り
換える手段とを設け、前記増幅回路の出力値を前記アナ
ログデータ保持回路の少なくとも一部に格納するととも
に、前記格納された出力値を再び前記結線を切り換える
手段を用いて前記入力端子に導くように構成されたこと
を特徴とする請求項１〜６のいずれか１項に記載した半
導体演算回路。 - 【請求項８】 請求項７に記載した半導体演算回路を１
つのブロックとし、該ブロックを２次元に配置して構成
したことを特徴とする半導体演算回路。 - 【請求項９】 前記ブロック中に少なくとも一つのフォ
トセンサを設けたことを特徴とする請求項８に記載の半
導体演算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9081876A JPH10257352A (ja) | 1997-03-15 | 1997-03-15 | 半導体演算回路 |
| US09/039,126 US6606119B1 (en) | 1997-03-15 | 1998-03-13 | Semiconductor arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9081876A JPH10257352A (ja) | 1997-03-15 | 1997-03-15 | 半導体演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10257352A true JPH10257352A (ja) | 1998-09-25 |
Family
ID=13758668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9081876A Abandoned JPH10257352A (ja) | 1997-03-15 | 1997-03-15 | 半導体演算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6606119B1 (ja) |
| JP (1) | JPH10257352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001033834A1 (fr) * | 1999-10-30 | 2001-05-10 | Fujitsu General Limited | Procede et circuit de mise en evidence de contours |
| JP2002288655A (ja) * | 2001-03-28 | 2002-10-04 | Canon Inc | 画像処理装置、画像入力装置、画像処理方法、記憶媒体及びコンピュータ・プログラム |
| US7352397B2 (en) | 2002-07-25 | 2008-04-01 | Fujitsu Limited | Circuit and method for contour enhancement |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7088860B2 (en) * | 2001-03-28 | 2006-08-08 | Canon Kabushiki Kaisha | Dynamically reconfigurable signal processing circuit, pattern recognition apparatus, and image processing apparatus |
| US7049872B2 (en) * | 2002-10-08 | 2006-05-23 | Impinj, Inc. | Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined circuits |
| US7187237B1 (en) * | 2002-10-08 | 2007-03-06 | Impinj, Inc. | Use of analog-valued floating-gate transistors for parallel and serial signal processing |
Family Cites Families (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077826B2 (ja) | 1983-08-25 | 1995-01-30 | 忠弘 大見 | 半導体集積回路 |
| EP0471844A4 (en) | 1989-05-07 | 1992-04-22 | Tadahiro Ohmi | Silicon oxide film and semiconductor device having the same |
| JP2662559B2 (ja) | 1989-06-02 | 1997-10-15 | 直 柴田 | 半導体装置 |
| JP3122756B2 (ja) | 1991-01-12 | 2001-01-09 | 直 柴田 | 半導体装置 |
| TW208086B (ja) | 1991-03-21 | 1993-06-21 | Shibata Naoru | |
| JP2686014B2 (ja) | 1992-01-14 | 1997-12-08 | 直 柴田 | 半導体装置 |
| JP3269659B2 (ja) | 1992-05-27 | 2002-03-25 | 直 柴田 | 半導体装置 |
| JP3119392B2 (ja) | 1992-06-03 | 2000-12-18 | 直 柴田 | 半導体装置 |
| JP3421365B2 (ja) | 1992-07-29 | 2003-06-30 | 直 柴田 | 半導体装置 |
| JP3289736B2 (ja) | 1992-08-26 | 2002-06-10 | 直 柴田 | 半導体集積回路 |
| JP3438241B2 (ja) | 1992-10-29 | 2003-08-18 | 直 柴田 | 半導体神経回路装置 |
| JPH06250994A (ja) | 1993-02-22 | 1994-09-09 | Sunao Shibata | 演算装置 |
| JP3278080B2 (ja) | 1993-02-22 | 2002-04-30 | 直 柴田 | 半導体集積回路 |
| JP3459017B2 (ja) | 1993-02-22 | 2003-10-20 | 直 柴田 | 半導体装置 |
| JP3289748B2 (ja) | 1993-11-30 | 2002-06-10 | 直 柴田 | 半導体装置 |
| JP3289749B2 (ja) | 1993-12-02 | 2002-06-10 | 直 柴田 | 半導体集積回路 |
| JP3611340B2 (ja) | 1993-12-28 | 2005-01-19 | 直 柴田 | 半導体回路 |
| JPH07211084A (ja) | 1994-01-18 | 1995-08-11 | Sunao Shibata | 半導体装置 |
| US5684738A (en) | 1994-01-20 | 1997-11-04 | Tadashi Shibata | Analog semiconductor memory device having multiple-valued comparators and floating-gate transistor |
| JP3611041B2 (ja) | 1994-02-14 | 2005-01-19 | 直 柴田 | 半導体演算回路 |
| JP3557483B2 (ja) | 1994-02-14 | 2004-08-25 | 直 柴田 | 半導体回路 |
| US5719520A (en) | 1994-02-15 | 1998-02-17 | Tadashi Shibata | Multi-valued ROM circuit #7 |
| DE69421377T2 (de) * | 1994-02-28 | 2000-03-23 | St Microelectronics Srl | Filter zur Rauschunterdrückung und Kantenverstärkung von numerischen Bildsignalen mit Hilfe unscharfer Logik |
| JP3285109B2 (ja) | 1994-09-12 | 2002-05-27 | 直 柴田 | 半導体装置 |
| JP3569728B2 (ja) | 1995-01-11 | 2004-09-29 | 直 柴田 | 不揮発性半導体メモリ装置 |
| JPH08204563A (ja) * | 1995-01-30 | 1996-08-09 | Canon Inc | 演算処理装置 |
| JPH08204562A (ja) * | 1995-01-31 | 1996-08-09 | Canon Inc | 半導体装置、及びそれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器及び信号処理システム |
| JP3642079B2 (ja) | 1995-02-13 | 2005-04-27 | 直 柴田 | 半導体集積回路 |
| WO1996030855A1 (fr) | 1995-03-24 | 1996-10-03 | Tadashi Shibata | Circuit arithmetique a semiconducteurs |
| WO1996030948A1 (fr) | 1995-03-31 | 1996-10-03 | Tadashi Shibata | Memoire non volatile a semi-conducteurs |
| DE69628919T2 (de) * | 1995-03-31 | 2004-06-03 | Shibata, Tadashi, Sendai | Halbleiterfunktionsschaltung |
| US5939925A (en) * | 1995-03-31 | 1999-08-17 | Tadashi Shibata And Tadahiro Ohmi | Semiconductor circuitry to process analog signals using weighted- sum operations |
| WO1996030853A1 (fr) | 1995-03-31 | 1996-10-03 | Tadashi Shibata | Circuit arithmetique a semi-conducteur |
| JP3503772B2 (ja) | 1995-03-31 | 2004-03-08 | 直 柴田 | 半導体演算回路 |
| JPH09245110A (ja) | 1996-03-13 | 1997-09-19 | Tadahiro Omi | フィードバック回路 |
| JP3706869B2 (ja) | 1996-03-13 | 2005-10-19 | 忠弘 大見 | 半導体演算回路 |
| GB2317522B (en) * | 1996-09-12 | 2000-09-27 | Vsli Vision Limited | Low noise operation of an image sensor |
-
1997
- 1997-03-15 JP JP9081876A patent/JPH10257352A/ja not_active Abandoned
-
1998
- 1998-03-13 US US09/039,126 patent/US6606119B1/en not_active Expired - Fee Related
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| US6980258B1 (en) | 1999-10-30 | 2005-12-27 | Fujitsu General Limited | Method and circuit for emphasizing contour |
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