JP3642079B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路に係る。より詳細には、容量による電圧加算機能としきい動作を用いて潰算を行う半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路において、素子の微細化による回路の高集積化が進んでいる。素子を微細化すれば、素子の動作速度が向上するだけでなく、１つのチップに搭載される素子の数が増えるため、チップあたりの機能が増大する。マイクロプロセッサＬＳＩがよい例で、現在最先端のマイクロプロセッサチップでは、素子寸法が０．５ミクロン程度、チップあたりの素子数は数百万個にも上る。
【０００３】
しかし、素子の微細化・高集積化に伴い、種々の問題点が顕在化してきた。微細な素子に一定の電源電圧が印加されることから、素子内部に高電界が発生し、加速されたキャリアがホットキャリアとなりゲート酸化膜に注入され、素子特性が劣化してしまうホットキャリアの問題がその１つである。また、数百万個に上る素子と素子の間を接続しなければならない配線を、如何にレイアウトし、形成するかといった問題も新たに生じている。これらの問題により、今後素子のさらなる微細化は非常に難しい段階に来ている。したがって、ＬＳＩチップの機能向上も今後あまり望めないことになる。
【０００４】
この問題を解決したのが、ニューロンＭＯＳトランジスタおよびニューロンＭＯＳトランジスタを用いた論理回路の発明である（発明者：柴田直、大見忠弘、特開平３−６６７９号および特再平４−８１６９７１号公報）。ニューロンＭＯＳトランジスタは、フローティングゲートとそのフローティングゲートに容量的に結合する複数個の入力結合電極を持ち、フローティングゲートレベルで複数の入力結合電極の入力信号の加重平均を演算し、その結果に基づきトランジスタのオン・オフが制御されるという、生体の神経細胞と類似の機能を持った高機能な素子である。
【０００５】
従来のトランジスタが、２端子間に流れる電流のオン・オフを第３の端子で制御することから３端子デバイスと呼ばれるのに対し、ニューロンＭＯＳトランジスタは、２端子間に流れる電流のオン・オフを制御する第３の端子の、その制御の仕方を制御することができる第４の端子を複数持った４端子デバイスであるといえる。素子自体の機能が高いため、論理回路に用いれば、ある論理機能を実現するのに必要な素子や配線の数が、従来のＣＭＯＳ論理回路の場合に比べて激減した。また、単に１つの入力が０か１かを判断してオン・オフを制御するだけの従来のトランジスタを用いた回路が不得手とする柔軟な信号処理が簡単に実現でき、柔らかい論理回路、実時間ルール可変型マッチング回路、ウイナーテイクオール回路、連想メモリ等の高機能回路が簡単に構成できるようになった。また、膨大な量のデータの中からその特徴を抽出する機能も簡単に実現可能であり、この機能を用いれば、文字認識や画像の動きベクトルの検出等の画像情報処理分野においても、回路の簡単化・高速化が期待できる。この様に、ニューロンＭＯＳトランジスタは、超高速・超高機能ＬＳＩ実現に向けて、まったく新しい回路技術を生む可能性を秘めた新デバイスであるといえる。
【０００６】
ところが、ニューロンＭＯＳトランジスタはフローティングゲートを有しているため、信頼性の面で、大きな問題点を持っていた。それは、ニューロンＭＯＳトランジスタの動作中に起こるしきい値の経時変化である。それは、主に、フローティングゲートへのホットキャリア注入によって起こる。通常のＭＯＳトランジスタでは、ゲート酸化膜に注入されたホットキャリアは、そのほとんどが酸化膜を素通りしてゲート電極に抜けてしまうため、酸化膜中に捕獲されてしきい値を変化させる電荷の量は、注入された電荷量のほんの一部である。ところが、ニューロンＭＯＳでは、注入された電荷のほとんどがフローティングゲートに残留するため、ごく少量の注入電荷でも、ニューロンＭＯＳトランジスタのしきい値を著しく変化させてしまう。さらに、ニューロンＭＯＳトランジスタは、前述のようにフローティングゲートで多値を扱うデバイスであり、許されるしきい値の変化量は小さく、少量の電荷注入によっても誤動作を招いてしまう。
【０００７】
この問題を解決したのがニューロンＭＯＳトランジスタのフローティングゲートにスイッチ素子を接続して適宜フローティングゲート電荷をリセットする「半導体集積回路」（出願人：柴田 直、大見 忠弘）の発明である。この発明により、フローティングゲート電荷のリフレッシュによる信頼性の向上とともに、デバイス製造プロセス等に起因するしきい値のばらつきまでもキャンセルする機能が備わり、ニューロンＭＯＳによる演算の精度も向上した。
【０００８】
しかし、従来のニューロンＭＯＳ回路及びフローティングゲートスイッチ付クロック制御ニューロンＭＯＳ回路には重大な欠点があった。それは、単一ゲート当たりの消費電力の増大である。前述のように、ニューロンＭＯＳはフローティングゲートで多値を扱うデバイスである。電源電圧振幅を多値のレベル数で分割して使用するため、論理レベル間の電位差、つまり論理振幅が小さく、ニューロンＭＯＳトランジスタで構成するニューロンＭＯＳインバータの反転しきい値近辺にフローティングゲート電位がバイアスされる期間が長くなる。反転しきい値近辺の遷移領域は、貫通電流が流れるため、消費電力が大きくなるのである。
【０００９】
反転しきい値自動補正機能を持ったフローティングゲートスイッチ付クロック制御ニューロンＭＯＳ回路ではリセット時に、ニューロンＭＯＳインバータの出力とフローティングゲートとをスイッチでショートして、インバータを強制的に反転しきい値にバイアスする手段を用いている。したがって、フローティングゲートスイッチ付クロック制御ニューロンＭＯＳ回路では、演算時のみならず、フローティングゲートのリセット時にも貫通電流が流れ、定常的に電力を消費するため、ゲート当たりの消費電力がさらに増大していたのである。
【００１０】
また、フローティングゲートにスイッチを付けることで、フローティングゲートへの電荷注入による誤動作を防止することができ、演算精度を向上することができた。しかし、フローティングゲートへの電荷注入に代わって演算精度を制限する要因が、新たに付けたスイッチによるノイズとなった。これは、ＭＯＳトランジスタがクロック信号によってオン状態からオフ状態に遷移する時に、チャネルの電荷がＭＯＳトランジスタのソースとドレインに分割され、接続された負荷容量に注入されるため、負荷容量の端子電圧が変化してしまう、クロックフィードスルーと呼ばれるスイッチングノイズである。このノイズにより、ニューロンＭＯＳ演算回路の高精度化に限界が生じていた。
【００１１】
以上のように、ニューロンＭＯＳトランジスタは、顕著な高機能性を持ちながら、単一ゲート当たりの定常消費電力が大きいという大きな欠点を持っていた。また、演算の高精度化にも限界があった。
【００１２】
【発明が解決しようとする課題】
そこで本発明は、フローティングゲートのリセット時及び演算時に定常的な電力消費を伴わなわず、スイッチングノイズをキャンセルできる回路を実現し、ニューロンＭＯＳトランジスタを用いた高機能な半導体集積回路を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明の半導体集積回路は、第１のインバータ回路の出力が第２のインバータ回路の入力と第１の節点において接続され、前記第２のインバータの出力が前記第１のインバータの入力と第２の節点において接続され、前記第１の節点及び前記第２の節点間に電位差を生ぜしめる手段を有した回路において、電気的にフローティングとされる電極と、前記電極と容量素子を介して設けられた複数の入力電極を備え、前記入力電極に加えられる電位によって前記電位差が実質上決定される手段を有した事を特徴とする。
【００１４】
【作用】
本発明では、定常電力消費を伴わない差動増幅回路をニューロンＭＯＳトランジスタ回路に用い、ニューロンＭＯＳによる電圧次元での加算結果に基づくしきい動作を極低消費電力で実施する事が可能となる。また、差動増幅原理を用いているので、両入力端子に同相で混入するスイッチングノイズ等をキャンセルする事が可能である。以上により、高機能な演算を精度良く低消費電力で実行するニューロンＭＯＳ集積回路の実現が可能となる。
【００１５】
【実施例】
以下に実施例を上げ本発明を詳細に説明するが、本発明がこれら実施例に限定されるものではないことはいうまでもない。
【００１６】
（第１の実施例）
図１は、本発明の第１の実施例を示す回路の構成図である。この回路は、ニューロンＭＯＳ論理回路中で基本論理演算ブロックとして用いられるものである。図において１０１はニューロンＭＯＳのフローティングゲートである。１０２および１０３はそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで、第１のインバータ回路を構成している。また、１０４および１０５はそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで、第２のインバータ回路を構成している。第１のインバータの出力と第２のインバータの入力、および、第２のインバータの出力と第１のインバータの入力は、それぞれ第１の節点１０６および第２の節点１０７において接続されている。ＰＭＯＳトランジスタ１０２および１０４のソース端子は、第３の節点１０８において接続され、節点１０８は、φRSのクロック信号でオンとなるスイッチ１０９により電源ＶDDに接続されている。また、ＮＭＯＳトランジスタ１０３および１０５のソース端子は、第４の節点１１０において接続され、節点１１０は、φEVのクロック信号でオンとなるスイッチ１１１により接地端子に接続されている。
【００１７】
トランジスタ１０２、１０３、１０４、１０５からなる回路は、節点１０６と節点１０７の電位の差を増幅する差動増幅回路を構成している。フローティングゲート１０１は、φRSのクロック信号でオンとなるスイッチ１１２を通してプリチャージ電源ＶPRに接続されている。また、節点１０６および１０７は、クロック信号φPRでオンとなるスイッチ１１３および１１４を通してプリチャージ電源ＶPRに接続されている。さらに、節点１０６および１０７は、クロック信号φCNでオンとなるスイッチ１１５および１１６を通して、それぞれフローティングゲート１０１およびプリチャージ電源ＶPRに接続されている。さらに、節点１０６および１０７は、スイッチ１１７および１１８を通して反転出力端子１１９および出力端子１２０に接続されている。スイッチ１１７と１１８は、クロック信号φRSにより制御され、φRSが１の時、接点１０６と反転出力端子１１７および接点１０７と出力端子１１８を接続し、φRSが０のときは、反転出力端子１１７および出力端子１１８を電源ＶDDに接続するように制御されるスイッチである。
【００１８】
この基本論理演算回路を用いて構成される論理回路の例を図２に示す。図２の回路は、３つの入力ＶA、ＶB、ＶCのＸORを演算する回路である。図１で示した基本論理演算ブロック２段で構成されている。いかなる論理関数も、このニューロンＭＯＳ基本論理演算ブロック２段構成で実現できる。
【００１９】
１段目の基本論理演算ブロック２０１、２０２、２０３は、それぞれ、３入力ＶA、ＶB、ＶCの内、１の数が１個以上、２個以上、３個以上かどうかを判断する様にニューロンＭＯＳフローティングゲートの結合容貴比が設定されている。２段目の基本論理演算ブロック２０４のフローティングゲートには、１段目の基本論理演算ブロック２０１、２０２、２０３のそれぞれ、出力端子、反転出力端子、出力端子が等しい結合容量で接続されており、それらの入力の内、１の数が２個以上かどうかを判断するように設定されている。スイッチ２０５、２０６、２０７は、クロック信号φRSにより制御され、φRSが１の時、入力信号ＶA、ＶB、ＶCと基本論理演算ブロック２０１、２０２、２０３の入力結合容量を接続し、φRSが０のときは、基本論理演算ブロック２０１、２０２、２０３の入力結合容量を電源ＶDDに接続するように制御されるスイッチである。これはちょうど図１の基本論理演算ブロック中のスイッチ１１７や１１８と同様に機能するものである。演算は、１段目の基本論理演算ブロックと２段目の基本論理演算ブロックを、１サイクルに１段づつ、パイプライン状に進行する。
【００２０】
ここで、図１の回路の詳細な動作を説明する。図３は、図１の基本論理演算回路を駆動するクロック信号のタイミングチャートである。φRSおよびφEVが１である最初の期間は、スイッチ１０９およびスイッチ１１１は共にオンであるので、差動増幅回路はラッチ動作を行っており、節点１０６及び節点１０７は、それぞれ１及び０、あるいは０及び１のどちらかの状態を取っている。つまり、節点１０６および節点１０７の電位は、互いに異なる０ＶかＶDDの電位となっている。この値は前回の論理演算の結果である。このとき、スイッチ１１７および１１８により、節点１０６及び節点１０７の電位は反転出力端子１１９及び出力端子１２０に出力されており、次段の基本論理演算回路のニューロンＭＯＳの入力端子に前回の計算結果が転送されていることになる。同様に前段の計算結果は、この期間に当基本論理回路のニューロンＭＯＳの入力端子に入力されている。スイッチ１１２がこの期間オンになるため、フローティングゲート１０１は、プロチャージ電圧ＶPRにバイアスされている。つまり、第１の期間は、フローティングゲートがプリチャージ、差動増幅回路部がラッチ動作をしている期間である。
【００２１】
次に、第２の期間では、φRS、φEVが０になり、代わってφPRが１となる。このとき、フローティングゲート１０１は電気的にフローティングとなり、第１の期間にニューロンＭＯＳの複数の入力端子に入力されていた電圧がフローティングゲートレベルで加算・平均された値と、フローティングゲート１０１のプリチャージ電圧ＶPRの電位差に相当する電荷がフローティングゲート１０１に残留し、記憶される。同時に、ニューロンＭＯＳの複数の入力端子の内、結合容量総和の半分に相当する入力端子がＶDDに、残りの入力ゲートが接地電位（０Ｖ）にバイアスされるように制御され、等価的にＶDD／２の電位が全ての入力端子に入力されている状態となる。このときフローティングゲート内で電荷の再分配が起こり、ＶDD／２から、直前にフローティングゲートに記憶された第１の期間の入力に相当する電位を差し引いた値を、プリチャージ電圧ＶPRに加算した電位がフローティングゲート１０１に現れる。また、第２の期間には、差動増幅回路部のスイッチ１０９および１１１がオフになりラッチ状態が解除される。同時にスイッチ１１３および１１４がオンになり、差動増幅回路の差動入力端子である節点１０６および１０７がプリチャージ電圧ＶPRにバイアスされる。つまり、差動増幅回路がリセットされ、差動入力端子が等しい電位でイニシャライズされるのである。つまり、第２の期間は、フローティングゲートが電荷再分配、差動増幅回路部がプリチャージ動作をしている期間である。
【００２２】
第３の期間には、φPRが０となりφCNが１となる。したがって、まず差動増幅回路のプリチャージが終了し、差動入力端子、つまり、節点１０６および１０７にそれぞれスイッチ１１５および１１６を介してフローティングゲート１０１およびプリチャージ電圧ＶPRが接続される。したがって、フローティングゲートの電荷が、節点１０６に係る容量とフローティングゲートに係る容量の間で更に再分配され、節点１０６の電位は、フローティングゲートの電位に引っ張られてプリチャージ電圧ＶPRから変化する。一方、節点１０７の電位は、この期間においてもプリチャージ電圧ＶPRのままなので、差動入力端子間、つまり、節点１０６および１０７間に電位差が生じる。つまり、第３の期間は、フローティングゲートと差動増幅回路が接続され、差動増幅回路に初期値が設定される期間である。
【００２３】
第４の期間では、まずφCNが０となる。従って、差動入力端子、つまり、節点１０６および１０７がフローティングゲートやプリチャージ電圧と切り離され、両節点では、等しくかつ最小限の容量が存在することになる。次に、徐々に０から１に変化するクロック信号φEVによりスイッチ１１１が駆動され、徐々に節点１１０の電位が接地電圧（０Ｖ）に向かって引き下げられる。この過程により、差動入力端子、つまり、節点１０６および１０７の電位差が増幅される。この期間は、スイッチ１０９がオフなので、インバータを貫通する電流は流れず、消費電力を抑えることができる。つまり、第４の期間は差動増幅回路の増幅の期間である。
【００２４】
次に、第１の期間から動作を繰り返すわけであるが、第４の期間から第１の期間に推移する時点で、φRSが０から１になり、差動増幅回路のスイッチ１０９がオンし、第４の期間に増幅した差動入力端子、つまり、節点１０６および１０７の電位が接地電位かＶDDのどちらかに確定され、その値がラッチされる。
【００２５】
以上の第１から第４の期間をまとめて１サイクルの動作となる。図２に示した回路において、１段目の基本論理演算ブロックと２段目の基本論理演算ブロックは、全く同じクロック信号を用い、データは、１サイクル毎に１段づつパイプライン状に流れる。
【００２６】
図４は、図１の基本論理演算回路の動作波形を示している。波形４０１はクロック信号φRSの反転信号、波形４０２はφPRの反転信号、波形４０３はφCNの反転信号、波形４０４はφEVの反転信号、波形４０５はフローティングゲート１０１の電位、波形４０６は節点１０６の電位、波形４０７は節点１０７の電位である。第３の期間において、節点１０６の電位が変化し、続く第４の期間において節点１０７との電位差が増幅されていることがわかる。また、第３の期間から第４の期間に進行する時点で、節点１０６および１０７の電位が共に正の方向にシフトしている。これは、スイッチ１１５および１１６によるスイッチングノイズであるが、スイッチ１１５および１１６として同じ寸法のＭＯＳトランジスタを用いているので、電位の変化量は節点１０６および１０７で同じである。従って、第４の期間における差動増幅時にも、スイッチングノイズの影響は生じていない。
【００２７】
図５は、従来のニューロンＭＯＳインバータを用いるニューロンＭＯＳ論理回路と本発明のニューロンＭＯＳ論理回路で、消費電力を比較した結果である。従来のニューロンＭＯＳインバータで消費されていた電力が本発明により、１／８程度に減少している。回路全体の消費電力で見ても１／３以下になっている。
【００２８】
本実施例においては、差動増幅回路を構成するインバータ回路として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータを用いているが、インバータ回路なら他のものでも良く、例えば抵抗負荷のインバータやＥ／Ｄインバータでも構わない。また、フローティングゲートを、差動増幅回路の２つの入力端子の片側にのみ装備した形式を示したが、これは、両方の差動入力端子に別々のフローティングゲートを接続してもよく、特に２つのフローティングゲートに結合する入力端子に互いに反転した信号を入力して演算を行うことにより、より大きな増幅度が得られる。また、差動増幅回路の電源側、接地側に共にスイッチ素子１０９および１１１が介在する形式を示したが、どちらか片側だけでも良く、また、消費電力は増大するが、共にスイッチ素子を介在しなくてもよい。また、差動入力回路の入力端子である節点１０６および節点１０７と、フローティングゲート１０１およびプリチャージ電源ＶPRの間にスイッチ１１５、１１６を配置した形式を示したが、差動入力端子である節点１０６および節点１０７に係る容量の値が等しければ、これらスイッチ１１５および１１６は無くてもよい。また、差動増幅を制御するクロック信号φEVとして、緩やかに電圧値が変化する信号を用いたが、通常のクロック信号と同じく急峻に変化する信号でもよい。なお、クロック制御の手法は、本実施例に示されたものに限定されるものではない。
【００２９】
（第２の実施例）
図６は、本発明の第２の実施例を示す回路の構成図である。図において６０１および６０２はニューロンＭＯＳトランジスタで、６０３および６０４はそれらのニューロンＭＯＳトランジスタのフローティングゲートである。６０５および６０６はそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで、第１のインバータ回路を構成している。また、６０７および６０８はそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで、第２のインバータ回路を構成している。第１のインバータの出力と第２のインバータの入力、および、第２のインバータの出力と第１のインバータの入力は、それぞれ第１の節点６０９および第２の節点６１０において接続されている。
【００３０】
ニューロンＭＯＳトランジスタ６０１および６０２のソース端子は、第３の節点６１１において接続され、節点６１１は、φACのクロック信号でオンとなるＮＭＯＳトランジスタ６１２により接地端子に接続されている。トランジスタ６０５、６０６、６０７、６０８からなる回路は、差動増幅回路を構成している。フローティングゲート６０３および６０４は、φRの反転信号がゲート電極に入力されφRが１の時にオンとなるＰＭＯＳトランジスタ６１３および６１４を通してプリチャージ電源ＶPRに接続されている。また、節点６０９および６１０は、クロック信号φACがゲート電極に入力されφACが０の時にオンとなるＰＭＯＳトランジスタ６１５および６１６を通して電源ＶDDに接続されている。さらに、節点６０９および６１０は、ＮANDゲート６１７および６１８を通して反転出力端子６１９および出力端子６２０に接続されている。ＮANDゲート６１７および６１８は、クロック信号φRにより制御され、φRが１の時、接点６０９の反転信号を反転出力端子６１９に、接点６１０の反転信号を出力端子６２０に出力し、φRが０のときは、反転出力端子６１９および出力端子６２０に１、つまり電源電圧ＶDDを出力する。
【００３１】
ここで、図６の回路の詳細な動作を説明する。図７は、図６の基本論理演算回路を駆動するクロック信号のタイミングチャートである。φRが０、φACが１である第１の期間は、ＮＭＯＳトランジスタ６１２がオンであるので、差動増幅回路は増幅およびラッチ動作を行っており、節点６０９及び節点６１０は、それぞれ１及び０、あるいは０及び１のどちらかの状態を取る。つまり、節点６０９および節点６１０の電位は、互いに異なる０ＶかＶDDの電位となっている。この値は前回の論理演算の結果である。つまり、第１の期間は、差動増幅回路部が増幅およびラッチ動作をしている期間である。
【００３２】
次に、第２の期間として、φR、φACが共に１となる。このとき、ＮANDゲート６１７および６１８により、節点６０９及び節点６１０の電位の反転信号が反転出力端子６１９及び出力端子６２０に出力されており、次段の基本論理演算回路のニューロンＭＯＳの入力端子に第１の期間に確定・ラッチされた計算結果が転送されていることになる。同様に前段の計算結果は、この期間に当基本論理回路のニューロンＭＯＳの入力端子に入力されている。ＰＭＯＳトランジスタ６１３および６１４がこの期間オンになるため、フローティングゲート６０３および６０４は、プリチャージ電圧ＶPRにバイアスされている。つまり、第２の期間は、フローティングゲートがプリチャージ、差動増幅回路部がラッチ動作をしている期間である。
【００３３】
第３の期間には、φRおよびφACが共に０となる。このとき、フローティングゲート６０３および６０４は電気的にフローティングとなり、第２の期間にニューロンＭＯＳの複数の入力端子に入力されていた電圧がフローティングゲートレベルで加算・平均された値と、フローティングゲートのプリチャージ電圧ＶPRの電位差に相当する電荷がフローティングゲートに残留し、記憶される。同時に、ニューロンＭＯＳの複数の入力端子の内、結合容量総和の半分に相当する入力端子をＶDDに、残りの入力ゲートを接地電位（０Ｖ）にバイアスされるように制御され、等価的にＶDD／２の電位が全ての入力端子に入力されている状態となる。このときフローティングゲート内で電荷の再分配が起こり、ＶDD／２から、直前にフローティングゲートに記憶された第２の期間の入力に相当する電位を差し引いた値を、プリチャージ電圧ＶPRに加算した電位がフローティングゲート６０３および６０４に現れる。
【００３４】
第２の期間においては、ニューロンＭＯＳトランジスタ６０１および６０２の入力端子には、互いに逆相の信号を入力しているため、この第３の期間に発生するフローティングゲート電位の変化は６０３と６０４で逆方向となり、フローティングゲートを片側しか持たない形式のものに比べて、この後の差動増幅の増幅度が向上する。また、第３の期間には、差動増幅回路部のＮＭＯＳトランジスタ６１２がオフになりラッチ状態が解除される。同時にＰＭＯＳトランジスタ６１５および６１６がオンになり、差動増幅回路の差動端子である節点６０９および６１０がプリチャージ電圧ＶDDにバイアスされる。つまり、差動増幅回路がリセットされ、差動端子が等しい電位でイニシャライズされるのである。つまり、第３の期間は、フローティングゲートが電荷再分配、差動増幅回路部がプリチャージ動作をしている期間である。
【００３５】
次に、第１に期間から動作を繰り返すわけであるが、第３の期間から第１の期間に推移する時点で、φACが０から１になり、差動増幅回路を制御するＮＭＯＳトランジスタ６１２がオンし、徐々に節点６１１の電位が接地電圧（０Ｖ）に向かって引き下げられる。この過程で、ニューロンＭＯＳトランジスタ６０１および６０２のフローティングゲート電位の違いにより、ニューロンＭＯＳトランジスタ６０１および６０２のドレインコンダクタンスが異なり、差動端子、つまり、節点６０９および６１０の電位の変化の速度が異なる。これにより節点６０９および６１０に電位差が発生し、その後この電位差が自動的に増幅され、ラッチされるのである。
【００３６】
以上の第１から第３の期間をまとめて１サイクルの動作となる。第１の実施例の回路（図１）に比べて、１サイクルの動作に必要なステップ数が少なく高速動作が可能である。また、２種類のクロック信号で、クロック配線も簡単になる。
【００３７】
本実施例においては、差動増幅回路を構成するインバータ回路として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータを用いているが、インバータ回路なら他のものでも良く、例えば抵抗負荷のインバータやＥ／Ｄインバータでも構わない。また、Ｎ型のニューロンＭＯＳトランジスタを差動増幅回路と接地線の間に配置して用いたが、Ｐ型のニューロンＭＯＳトランジスタを用いても、また、差動増幅回路と電源線ＶDDの間に配置しても構わない。また、ニューロンＭＯＳトランジスタを、差動増幅回路の２つの差動端子の両側に装備した形式を示したが、これは、片方だけでもよく、反対側にはプリチャージ電圧ＶPRをゲート電極に接続したＭＯＳトランジスタを配置しても構わない。また、差動増幅回路の接地側にのみスイッチ素子６１２が介在する形式を示したが、これは、差動増幅回路の電源側のみでも良く、また両側につけても良く、また、清費電力は増大するが、共にスイッチ素子を介在しなくてもよい。また、スイッチ素子としてＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、およびＮANDゲートを用いたが、同様の機能を持つものなら他のものでもよい。なお、クロック制御の手法は、本実施例に示されたものに限定されるものではない。
【００３８】
【発明の効果】
請求項１に係る発明によれば、ニューロンＭＯＳトランジスタを用いた集積回路において、定常電力消費を伴わない低消費電力動作が可能となる。さらに、スイッチングノイズもキャンセルできるため、フローティングゲートを用いた多値信号の演算の精度が向上し、より多機能な演算を行うことができる。
【００３９】
請求項２に係る発明によれば、差動増幅回路部のセンシングノードを直接ニューロンＭＯＳのフローティングゲートで駆動するため、差動増幅のゲインが向上し、演算精度の向上が実現できる。
【００４０】
請求項３に係る発明によれば、差動増幅回路部の構造が簡単になり、かつ制御信号も簡単になり、一回の演算に必要なクロックサイクルも少なくできる為、配線数減少による回路面積の減少、動作速度の向上が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路の構成図である。
【図２】基本論理演算回路を用いて構成される論理回路の例であり、３つの入力ＶA、ＶB、ＶCのＸORを演算する回路である。
【図３】図１の基本論理演算回路を駆動するクロック信号のタイミングチャートである。
【図４】図１の基本論理演算回路の動作波形を示す図である。
【図５】従来のニューロンＭＯＳインバータを用いるニューロンＭＯＳ論理回路と本発明のニューロンＭＯＳ論理回路で、消費電力を比較したグラフである。
【図６】本発明の第２の実施例を示す回路の構成図である。
【図７】図６の基本論理演算回路を駆動するクロック信号のタイミングチャートである。
【符号の説明】
１０１ フローティングゲート、
１０２、１０４ ＰＭＯＳトランジスタ、
１０３、１０５ ＮＭＯＳトランジスタ、
１０６〜１０８、１１０ 節点、
１０９、１１１〜１１８ スイッチ、
１１９ 反転出力端子
１２０ 出力端子、
２０１、２０２、２０３ １段目の基本論理演算ブロック、
２０４ ２段目の基本論理演算ブロック、
２０５〜２０７ スイッチ、
４０１ クロック信号φRSの反転信号の波形、
４０２ φPRの反転信号の波形、
４０３ φCNの反転信号の波形、
４０４ φEVの反転信号の波形、
４０５ フローティングゲート１０１の電位の波形、
４０６ 節点１０６の電位の波形、
４０７ 節点１０７の電位の波形、
６０１、６０２ ニューロンＭＯＳトランジスタ、
６０３、６０４ フローティングゲート、
６０５、６０７、６１３〜６１６ ＰＭＯＳトランジスタ、
６０６、６０８、６１２ ＮＭＯＳトランジスタ、
６０９〜６１１ 節点、
６１７、６１８ ＮANDゲート、
６１９ 反転出力端子、
６２０ 出力端子。
【産業上の利用分野】
本発明は、半導体集積回路に係る。より詳細には、容量による電圧加算機能としきい動作を用いて潰算を行う半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路において、素子の微細化による回路の高集積化が進んでいる。素子を微細化すれば、素子の動作速度が向上するだけでなく、１つのチップに搭載される素子の数が増えるため、チップあたりの機能が増大する。マイクロプロセッサＬＳＩがよい例で、現在最先端のマイクロプロセッサチップでは、素子寸法が０．５ミクロン程度、チップあたりの素子数は数百万個にも上る。
【０００３】
しかし、素子の微細化・高集積化に伴い、種々の問題点が顕在化してきた。微細な素子に一定の電源電圧が印加されることから、素子内部に高電界が発生し、加速されたキャリアがホットキャリアとなりゲート酸化膜に注入され、素子特性が劣化してしまうホットキャリアの問題がその１つである。また、数百万個に上る素子と素子の間を接続しなければならない配線を、如何にレイアウトし、形成するかといった問題も新たに生じている。これらの問題により、今後素子のさらなる微細化は非常に難しい段階に来ている。したがって、ＬＳＩチップの機能向上も今後あまり望めないことになる。
【０００４】
この問題を解決したのが、ニューロンＭＯＳトランジスタおよびニューロンＭＯＳトランジスタを用いた論理回路の発明である（発明者：柴田直、大見忠弘、特開平３−６６７９号および特再平４−８１６９７１号公報）。ニューロンＭＯＳトランジスタは、フローティングゲートとそのフローティングゲートに容量的に結合する複数個の入力結合電極を持ち、フローティングゲートレベルで複数の入力結合電極の入力信号の加重平均を演算し、その結果に基づきトランジスタのオン・オフが制御されるという、生体の神経細胞と類似の機能を持った高機能な素子である。
【０００５】
従来のトランジスタが、２端子間に流れる電流のオン・オフを第３の端子で制御することから３端子デバイスと呼ばれるのに対し、ニューロンＭＯＳトランジスタは、２端子間に流れる電流のオン・オフを制御する第３の端子の、その制御の仕方を制御することができる第４の端子を複数持った４端子デバイスであるといえる。素子自体の機能が高いため、論理回路に用いれば、ある論理機能を実現するのに必要な素子や配線の数が、従来のＣＭＯＳ論理回路の場合に比べて激減した。また、単に１つの入力が０か１かを判断してオン・オフを制御するだけの従来のトランジスタを用いた回路が不得手とする柔軟な信号処理が簡単に実現でき、柔らかい論理回路、実時間ルール可変型マッチング回路、ウイナーテイクオール回路、連想メモリ等の高機能回路が簡単に構成できるようになった。また、膨大な量のデータの中からその特徴を抽出する機能も簡単に実現可能であり、この機能を用いれば、文字認識や画像の動きベクトルの検出等の画像情報処理分野においても、回路の簡単化・高速化が期待できる。この様に、ニューロンＭＯＳトランジスタは、超高速・超高機能ＬＳＩ実現に向けて、まったく新しい回路技術を生む可能性を秘めた新デバイスであるといえる。
【０００６】
ところが、ニューロンＭＯＳトランジスタはフローティングゲートを有しているため、信頼性の面で、大きな問題点を持っていた。それは、ニューロンＭＯＳトランジスタの動作中に起こるしきい値の経時変化である。それは、主に、フローティングゲートへのホットキャリア注入によって起こる。通常のＭＯＳトランジスタでは、ゲート酸化膜に注入されたホットキャリアは、そのほとんどが酸化膜を素通りしてゲート電極に抜けてしまうため、酸化膜中に捕獲されてしきい値を変化させる電荷の量は、注入された電荷量のほんの一部である。ところが、ニューロンＭＯＳでは、注入された電荷のほとんどがフローティングゲートに残留するため、ごく少量の注入電荷でも、ニューロンＭＯＳトランジスタのしきい値を著しく変化させてしまう。さらに、ニューロンＭＯＳトランジスタは、前述のようにフローティングゲートで多値を扱うデバイスであり、許されるしきい値の変化量は小さく、少量の電荷注入によっても誤動作を招いてしまう。
【０００７】
この問題を解決したのがニューロンＭＯＳトランジスタのフローティングゲートにスイッチ素子を接続して適宜フローティングゲート電荷をリセットする「半導体集積回路」（出願人：柴田 直、大見 忠弘）の発明である。この発明により、フローティングゲート電荷のリフレッシュによる信頼性の向上とともに、デバイス製造プロセス等に起因するしきい値のばらつきまでもキャンセルする機能が備わり、ニューロンＭＯＳによる演算の精度も向上した。
【０００８】
しかし、従来のニューロンＭＯＳ回路及びフローティングゲートスイッチ付クロック制御ニューロンＭＯＳ回路には重大な欠点があった。それは、単一ゲート当たりの消費電力の増大である。前述のように、ニューロンＭＯＳはフローティングゲートで多値を扱うデバイスである。電源電圧振幅を多値のレベル数で分割して使用するため、論理レベル間の電位差、つまり論理振幅が小さく、ニューロンＭＯＳトランジスタで構成するニューロンＭＯＳインバータの反転しきい値近辺にフローティングゲート電位がバイアスされる期間が長くなる。反転しきい値近辺の遷移領域は、貫通電流が流れるため、消費電力が大きくなるのである。
【０００９】
反転しきい値自動補正機能を持ったフローティングゲートスイッチ付クロック制御ニューロンＭＯＳ回路ではリセット時に、ニューロンＭＯＳインバータの出力とフローティングゲートとをスイッチでショートして、インバータを強制的に反転しきい値にバイアスする手段を用いている。したがって、フローティングゲートスイッチ付クロック制御ニューロンＭＯＳ回路では、演算時のみならず、フローティングゲートのリセット時にも貫通電流が流れ、定常的に電力を消費するため、ゲート当たりの消費電力がさらに増大していたのである。
【００１０】
また、フローティングゲートにスイッチを付けることで、フローティングゲートへの電荷注入による誤動作を防止することができ、演算精度を向上することができた。しかし、フローティングゲートへの電荷注入に代わって演算精度を制限する要因が、新たに付けたスイッチによるノイズとなった。これは、ＭＯＳトランジスタがクロック信号によってオン状態からオフ状態に遷移する時に、チャネルの電荷がＭＯＳトランジスタのソースとドレインに分割され、接続された負荷容量に注入されるため、負荷容量の端子電圧が変化してしまう、クロックフィードスルーと呼ばれるスイッチングノイズである。このノイズにより、ニューロンＭＯＳ演算回路の高精度化に限界が生じていた。
【００１１】
以上のように、ニューロンＭＯＳトランジスタは、顕著な高機能性を持ちながら、単一ゲート当たりの定常消費電力が大きいという大きな欠点を持っていた。また、演算の高精度化にも限界があった。
【００１２】
【発明が解決しようとする課題】
そこで本発明は、フローティングゲートのリセット時及び演算時に定常的な電力消費を伴わなわず、スイッチングノイズをキャンセルできる回路を実現し、ニューロンＭＯＳトランジスタを用いた高機能な半導体集積回路を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明の半導体集積回路は、第１のインバータ回路の出力が第２のインバータ回路の入力と第１の節点において接続され、前記第２のインバータの出力が前記第１のインバータの入力と第２の節点において接続され、前記第１の節点及び前記第２の節点間に電位差を生ぜしめる手段を有した回路において、電気的にフローティングとされる電極と、前記電極と容量素子を介して設けられた複数の入力電極を備え、前記入力電極に加えられる電位によって前記電位差が実質上決定される手段を有した事を特徴とする。
【００１４】
【作用】
本発明では、定常電力消費を伴わない差動増幅回路をニューロンＭＯＳトランジスタ回路に用い、ニューロンＭＯＳによる電圧次元での加算結果に基づくしきい動作を極低消費電力で実施する事が可能となる。また、差動増幅原理を用いているので、両入力端子に同相で混入するスイッチングノイズ等をキャンセルする事が可能である。以上により、高機能な演算を精度良く低消費電力で実行するニューロンＭＯＳ集積回路の実現が可能となる。
【００１５】
【実施例】
以下に実施例を上げ本発明を詳細に説明するが、本発明がこれら実施例に限定されるものではないことはいうまでもない。
【００１６】
（第１の実施例）
図１は、本発明の第１の実施例を示す回路の構成図である。この回路は、ニューロンＭＯＳ論理回路中で基本論理演算ブロックとして用いられるものである。図において１０１はニューロンＭＯＳのフローティングゲートである。１０２および１０３はそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで、第１のインバータ回路を構成している。また、１０４および１０５はそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで、第２のインバータ回路を構成している。第１のインバータの出力と第２のインバータの入力、および、第２のインバータの出力と第１のインバータの入力は、それぞれ第１の節点１０６および第２の節点１０７において接続されている。ＰＭＯＳトランジスタ１０２および１０４のソース端子は、第３の節点１０８において接続され、節点１０８は、φRSのクロック信号でオンとなるスイッチ１０９により電源ＶDDに接続されている。また、ＮＭＯＳトランジスタ１０３および１０５のソース端子は、第４の節点１１０において接続され、節点１１０は、φEVのクロック信号でオンとなるスイッチ１１１により接地端子に接続されている。
【００１７】
トランジスタ１０２、１０３、１０４、１０５からなる回路は、節点１０６と節点１０７の電位の差を増幅する差動増幅回路を構成している。フローティングゲート１０１は、φRSのクロック信号でオンとなるスイッチ１１２を通してプリチャージ電源ＶPRに接続されている。また、節点１０６および１０７は、クロック信号φPRでオンとなるスイッチ１１３および１１４を通してプリチャージ電源ＶPRに接続されている。さらに、節点１０６および１０７は、クロック信号φCNでオンとなるスイッチ１１５および１１６を通して、それぞれフローティングゲート１０１およびプリチャージ電源ＶPRに接続されている。さらに、節点１０６および１０７は、スイッチ１１７および１１８を通して反転出力端子１１９および出力端子１２０に接続されている。スイッチ１１７と１１８は、クロック信号φRSにより制御され、φRSが１の時、接点１０６と反転出力端子１１７および接点１０７と出力端子１１８を接続し、φRSが０のときは、反転出力端子１１７および出力端子１１８を電源ＶDDに接続するように制御されるスイッチである。
【００１８】
この基本論理演算回路を用いて構成される論理回路の例を図２に示す。図２の回路は、３つの入力ＶA、ＶB、ＶCのＸORを演算する回路である。図１で示した基本論理演算ブロック２段で構成されている。いかなる論理関数も、このニューロンＭＯＳ基本論理演算ブロック２段構成で実現できる。
【００１９】
１段目の基本論理演算ブロック２０１、２０２、２０３は、それぞれ、３入力ＶA、ＶB、ＶCの内、１の数が１個以上、２個以上、３個以上かどうかを判断する様にニューロンＭＯＳフローティングゲートの結合容貴比が設定されている。２段目の基本論理演算ブロック２０４のフローティングゲートには、１段目の基本論理演算ブロック２０１、２０２、２０３のそれぞれ、出力端子、反転出力端子、出力端子が等しい結合容量で接続されており、それらの入力の内、１の数が２個以上かどうかを判断するように設定されている。スイッチ２０５、２０６、２０７は、クロック信号φRSにより制御され、φRSが１の時、入力信号ＶA、ＶB、ＶCと基本論理演算ブロック２０１、２０２、２０３の入力結合容量を接続し、φRSが０のときは、基本論理演算ブロック２０１、２０２、２０３の入力結合容量を電源ＶDDに接続するように制御されるスイッチである。これはちょうど図１の基本論理演算ブロック中のスイッチ１１７や１１８と同様に機能するものである。演算は、１段目の基本論理演算ブロックと２段目の基本論理演算ブロックを、１サイクルに１段づつ、パイプライン状に進行する。
【００２０】
ここで、図１の回路の詳細な動作を説明する。図３は、図１の基本論理演算回路を駆動するクロック信号のタイミングチャートである。φRSおよびφEVが１である最初の期間は、スイッチ１０９およびスイッチ１１１は共にオンであるので、差動増幅回路はラッチ動作を行っており、節点１０６及び節点１０７は、それぞれ１及び０、あるいは０及び１のどちらかの状態を取っている。つまり、節点１０６および節点１０７の電位は、互いに異なる０ＶかＶDDの電位となっている。この値は前回の論理演算の結果である。このとき、スイッチ１１７および１１８により、節点１０６及び節点１０７の電位は反転出力端子１１９及び出力端子１２０に出力されており、次段の基本論理演算回路のニューロンＭＯＳの入力端子に前回の計算結果が転送されていることになる。同様に前段の計算結果は、この期間に当基本論理回路のニューロンＭＯＳの入力端子に入力されている。スイッチ１１２がこの期間オンになるため、フローティングゲート１０１は、プロチャージ電圧ＶPRにバイアスされている。つまり、第１の期間は、フローティングゲートがプリチャージ、差動増幅回路部がラッチ動作をしている期間である。
【００２１】
次に、第２の期間では、φRS、φEVが０になり、代わってφPRが１となる。このとき、フローティングゲート１０１は電気的にフローティングとなり、第１の期間にニューロンＭＯＳの複数の入力端子に入力されていた電圧がフローティングゲートレベルで加算・平均された値と、フローティングゲート１０１のプリチャージ電圧ＶPRの電位差に相当する電荷がフローティングゲート１０１に残留し、記憶される。同時に、ニューロンＭＯＳの複数の入力端子の内、結合容量総和の半分に相当する入力端子がＶDDに、残りの入力ゲートが接地電位（０Ｖ）にバイアスされるように制御され、等価的にＶDD／２の電位が全ての入力端子に入力されている状態となる。このときフローティングゲート内で電荷の再分配が起こり、ＶDD／２から、直前にフローティングゲートに記憶された第１の期間の入力に相当する電位を差し引いた値を、プリチャージ電圧ＶPRに加算した電位がフローティングゲート１０１に現れる。また、第２の期間には、差動増幅回路部のスイッチ１０９および１１１がオフになりラッチ状態が解除される。同時にスイッチ１１３および１１４がオンになり、差動増幅回路の差動入力端子である節点１０６および１０７がプリチャージ電圧ＶPRにバイアスされる。つまり、差動増幅回路がリセットされ、差動入力端子が等しい電位でイニシャライズされるのである。つまり、第２の期間は、フローティングゲートが電荷再分配、差動増幅回路部がプリチャージ動作をしている期間である。
【００２２】
第３の期間には、φPRが０となりφCNが１となる。したがって、まず差動増幅回路のプリチャージが終了し、差動入力端子、つまり、節点１０６および１０７にそれぞれスイッチ１１５および１１６を介してフローティングゲート１０１およびプリチャージ電圧ＶPRが接続される。したがって、フローティングゲートの電荷が、節点１０６に係る容量とフローティングゲートに係る容量の間で更に再分配され、節点１０６の電位は、フローティングゲートの電位に引っ張られてプリチャージ電圧ＶPRから変化する。一方、節点１０７の電位は、この期間においてもプリチャージ電圧ＶPRのままなので、差動入力端子間、つまり、節点１０６および１０７間に電位差が生じる。つまり、第３の期間は、フローティングゲートと差動増幅回路が接続され、差動増幅回路に初期値が設定される期間である。
【００２３】
第４の期間では、まずφCNが０となる。従って、差動入力端子、つまり、節点１０６および１０７がフローティングゲートやプリチャージ電圧と切り離され、両節点では、等しくかつ最小限の容量が存在することになる。次に、徐々に０から１に変化するクロック信号φEVによりスイッチ１１１が駆動され、徐々に節点１１０の電位が接地電圧（０Ｖ）に向かって引き下げられる。この過程により、差動入力端子、つまり、節点１０６および１０７の電位差が増幅される。この期間は、スイッチ１０９がオフなので、インバータを貫通する電流は流れず、消費電力を抑えることができる。つまり、第４の期間は差動増幅回路の増幅の期間である。
【００２４】
次に、第１の期間から動作を繰り返すわけであるが、第４の期間から第１の期間に推移する時点で、φRSが０から１になり、差動増幅回路のスイッチ１０９がオンし、第４の期間に増幅した差動入力端子、つまり、節点１０６および１０７の電位が接地電位かＶDDのどちらかに確定され、その値がラッチされる。
【００２５】
以上の第１から第４の期間をまとめて１サイクルの動作となる。図２に示した回路において、１段目の基本論理演算ブロックと２段目の基本論理演算ブロックは、全く同じクロック信号を用い、データは、１サイクル毎に１段づつパイプライン状に流れる。
【００２６】
図４は、図１の基本論理演算回路の動作波形を示している。波形４０１はクロック信号φRSの反転信号、波形４０２はφPRの反転信号、波形４０３はφCNの反転信号、波形４０４はφEVの反転信号、波形４０５はフローティングゲート１０１の電位、波形４０６は節点１０６の電位、波形４０７は節点１０７の電位である。第３の期間において、節点１０６の電位が変化し、続く第４の期間において節点１０７との電位差が増幅されていることがわかる。また、第３の期間から第４の期間に進行する時点で、節点１０６および１０７の電位が共に正の方向にシフトしている。これは、スイッチ１１５および１１６によるスイッチングノイズであるが、スイッチ１１５および１１６として同じ寸法のＭＯＳトランジスタを用いているので、電位の変化量は節点１０６および１０７で同じである。従って、第４の期間における差動増幅時にも、スイッチングノイズの影響は生じていない。
【００２７】
図５は、従来のニューロンＭＯＳインバータを用いるニューロンＭＯＳ論理回路と本発明のニューロンＭＯＳ論理回路で、消費電力を比較した結果である。従来のニューロンＭＯＳインバータで消費されていた電力が本発明により、１／８程度に減少している。回路全体の消費電力で見ても１／３以下になっている。
【００２８】
本実施例においては、差動増幅回路を構成するインバータ回路として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータを用いているが、インバータ回路なら他のものでも良く、例えば抵抗負荷のインバータやＥ／Ｄインバータでも構わない。また、フローティングゲートを、差動増幅回路の２つの入力端子の片側にのみ装備した形式を示したが、これは、両方の差動入力端子に別々のフローティングゲートを接続してもよく、特に２つのフローティングゲートに結合する入力端子に互いに反転した信号を入力して演算を行うことにより、より大きな増幅度が得られる。また、差動増幅回路の電源側、接地側に共にスイッチ素子１０９および１１１が介在する形式を示したが、どちらか片側だけでも良く、また、消費電力は増大するが、共にスイッチ素子を介在しなくてもよい。また、差動入力回路の入力端子である節点１０６および節点１０７と、フローティングゲート１０１およびプリチャージ電源ＶPRの間にスイッチ１１５、１１６を配置した形式を示したが、差動入力端子である節点１０６および節点１０７に係る容量の値が等しければ、これらスイッチ１１５および１１６は無くてもよい。また、差動増幅を制御するクロック信号φEVとして、緩やかに電圧値が変化する信号を用いたが、通常のクロック信号と同じく急峻に変化する信号でもよい。なお、クロック制御の手法は、本実施例に示されたものに限定されるものではない。
【００２９】
（第２の実施例）
図６は、本発明の第２の実施例を示す回路の構成図である。図において６０１および６０２はニューロンＭＯＳトランジスタで、６０３および６０４はそれらのニューロンＭＯＳトランジスタのフローティングゲートである。６０５および６０６はそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで、第１のインバータ回路を構成している。また、６０７および６０８はそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで、第２のインバータ回路を構成している。第１のインバータの出力と第２のインバータの入力、および、第２のインバータの出力と第１のインバータの入力は、それぞれ第１の節点６０９および第２の節点６１０において接続されている。
【００３０】
ニューロンＭＯＳトランジスタ６０１および６０２のソース端子は、第３の節点６１１において接続され、節点６１１は、φACのクロック信号でオンとなるＮＭＯＳトランジスタ６１２により接地端子に接続されている。トランジスタ６０５、６０６、６０７、６０８からなる回路は、差動増幅回路を構成している。フローティングゲート６０３および６０４は、φRの反転信号がゲート電極に入力されφRが１の時にオンとなるＰＭＯＳトランジスタ６１３および６１４を通してプリチャージ電源ＶPRに接続されている。また、節点６０９および６１０は、クロック信号φACがゲート電極に入力されφACが０の時にオンとなるＰＭＯＳトランジスタ６１５および６１６を通して電源ＶDDに接続されている。さらに、節点６０９および６１０は、ＮANDゲート６１７および６１８を通して反転出力端子６１９および出力端子６２０に接続されている。ＮANDゲート６１７および６１８は、クロック信号φRにより制御され、φRが１の時、接点６０９の反転信号を反転出力端子６１９に、接点６１０の反転信号を出力端子６２０に出力し、φRが０のときは、反転出力端子６１９および出力端子６２０に１、つまり電源電圧ＶDDを出力する。
【００３１】
ここで、図６の回路の詳細な動作を説明する。図７は、図６の基本論理演算回路を駆動するクロック信号のタイミングチャートである。φRが０、φACが１である第１の期間は、ＮＭＯＳトランジスタ６１２がオンであるので、差動増幅回路は増幅およびラッチ動作を行っており、節点６０９及び節点６１０は、それぞれ１及び０、あるいは０及び１のどちらかの状態を取る。つまり、節点６０９および節点６１０の電位は、互いに異なる０ＶかＶDDの電位となっている。この値は前回の論理演算の結果である。つまり、第１の期間は、差動増幅回路部が増幅およびラッチ動作をしている期間である。
【００３２】
次に、第２の期間として、φR、φACが共に１となる。このとき、ＮANDゲート６１７および６１８により、節点６０９及び節点６１０の電位の反転信号が反転出力端子６１９及び出力端子６２０に出力されており、次段の基本論理演算回路のニューロンＭＯＳの入力端子に第１の期間に確定・ラッチされた計算結果が転送されていることになる。同様に前段の計算結果は、この期間に当基本論理回路のニューロンＭＯＳの入力端子に入力されている。ＰＭＯＳトランジスタ６１３および６１４がこの期間オンになるため、フローティングゲート６０３および６０４は、プリチャージ電圧ＶPRにバイアスされている。つまり、第２の期間は、フローティングゲートがプリチャージ、差動増幅回路部がラッチ動作をしている期間である。
【００３３】
第３の期間には、φRおよびφACが共に０となる。このとき、フローティングゲート６０３および６０４は電気的にフローティングとなり、第２の期間にニューロンＭＯＳの複数の入力端子に入力されていた電圧がフローティングゲートレベルで加算・平均された値と、フローティングゲートのプリチャージ電圧ＶPRの電位差に相当する電荷がフローティングゲートに残留し、記憶される。同時に、ニューロンＭＯＳの複数の入力端子の内、結合容量総和の半分に相当する入力端子をＶDDに、残りの入力ゲートを接地電位（０Ｖ）にバイアスされるように制御され、等価的にＶDD／２の電位が全ての入力端子に入力されている状態となる。このときフローティングゲート内で電荷の再分配が起こり、ＶDD／２から、直前にフローティングゲートに記憶された第２の期間の入力に相当する電位を差し引いた値を、プリチャージ電圧ＶPRに加算した電位がフローティングゲート６０３および６０４に現れる。
【００３４】
第２の期間においては、ニューロンＭＯＳトランジスタ６０１および６０２の入力端子には、互いに逆相の信号を入力しているため、この第３の期間に発生するフローティングゲート電位の変化は６０３と６０４で逆方向となり、フローティングゲートを片側しか持たない形式のものに比べて、この後の差動増幅の増幅度が向上する。また、第３の期間には、差動増幅回路部のＮＭＯＳトランジスタ６１２がオフになりラッチ状態が解除される。同時にＰＭＯＳトランジスタ６１５および６１６がオンになり、差動増幅回路の差動端子である節点６０９および６１０がプリチャージ電圧ＶDDにバイアスされる。つまり、差動増幅回路がリセットされ、差動端子が等しい電位でイニシャライズされるのである。つまり、第３の期間は、フローティングゲートが電荷再分配、差動増幅回路部がプリチャージ動作をしている期間である。
【００３５】
次に、第１に期間から動作を繰り返すわけであるが、第３の期間から第１の期間に推移する時点で、φACが０から１になり、差動増幅回路を制御するＮＭＯＳトランジスタ６１２がオンし、徐々に節点６１１の電位が接地電圧（０Ｖ）に向かって引き下げられる。この過程で、ニューロンＭＯＳトランジスタ６０１および６０２のフローティングゲート電位の違いにより、ニューロンＭＯＳトランジスタ６０１および６０２のドレインコンダクタンスが異なり、差動端子、つまり、節点６０９および６１０の電位の変化の速度が異なる。これにより節点６０９および６１０に電位差が発生し、その後この電位差が自動的に増幅され、ラッチされるのである。
【００３６】
以上の第１から第３の期間をまとめて１サイクルの動作となる。第１の実施例の回路（図１）に比べて、１サイクルの動作に必要なステップ数が少なく高速動作が可能である。また、２種類のクロック信号で、クロック配線も簡単になる。
【００３７】
本実施例においては、差動増幅回路を構成するインバータ回路として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータを用いているが、インバータ回路なら他のものでも良く、例えば抵抗負荷のインバータやＥ／Ｄインバータでも構わない。また、Ｎ型のニューロンＭＯＳトランジスタを差動増幅回路と接地線の間に配置して用いたが、Ｐ型のニューロンＭＯＳトランジスタを用いても、また、差動増幅回路と電源線ＶDDの間に配置しても構わない。また、ニューロンＭＯＳトランジスタを、差動増幅回路の２つの差動端子の両側に装備した形式を示したが、これは、片方だけでもよく、反対側にはプリチャージ電圧ＶPRをゲート電極に接続したＭＯＳトランジスタを配置しても構わない。また、差動増幅回路の接地側にのみスイッチ素子６１２が介在する形式を示したが、これは、差動増幅回路の電源側のみでも良く、また両側につけても良く、また、清費電力は増大するが、共にスイッチ素子を介在しなくてもよい。また、スイッチ素子としてＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、およびＮANDゲートを用いたが、同様の機能を持つものなら他のものでもよい。なお、クロック制御の手法は、本実施例に示されたものに限定されるものではない。
【００３８】
【発明の効果】
請求項１に係る発明によれば、ニューロンＭＯＳトランジスタを用いた集積回路において、定常電力消費を伴わない低消費電力動作が可能となる。さらに、スイッチングノイズもキャンセルできるため、フローティングゲートを用いた多値信号の演算の精度が向上し、より多機能な演算を行うことができる。
【００３９】
請求項２に係る発明によれば、差動増幅回路部のセンシングノードを直接ニューロンＭＯＳのフローティングゲートで駆動するため、差動増幅のゲインが向上し、演算精度の向上が実現できる。
【００４０】
請求項３に係る発明によれば、差動増幅回路部の構造が簡単になり、かつ制御信号も簡単になり、一回の演算に必要なクロックサイクルも少なくできる為、配線数減少による回路面積の減少、動作速度の向上が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路の構成図である。
【図２】基本論理演算回路を用いて構成される論理回路の例であり、３つの入力ＶA、ＶB、ＶCのＸORを演算する回路である。
【図３】図１の基本論理演算回路を駆動するクロック信号のタイミングチャートである。
【図４】図１の基本論理演算回路の動作波形を示す図である。
【図５】従来のニューロンＭＯＳインバータを用いるニューロンＭＯＳ論理回路と本発明のニューロンＭＯＳ論理回路で、消費電力を比較したグラフである。
【図６】本発明の第２の実施例を示す回路の構成図である。
【図７】図６の基本論理演算回路を駆動するクロック信号のタイミングチャートである。
【符号の説明】
１０１ フローティングゲート、
１０２、１０４ ＰＭＯＳトランジスタ、
１０３、１０５ ＮＭＯＳトランジスタ、
１０６〜１０８、１１０ 節点、
１０９、１１１〜１１８ スイッチ、
１１９ 反転出力端子
１２０ 出力端子、
２０１、２０２、２０３ １段目の基本論理演算ブロック、
２０４ ２段目の基本論理演算ブロック、
２０５〜２０７ スイッチ、
４０１ クロック信号φRSの反転信号の波形、
４０２ φPRの反転信号の波形、
４０３ φCNの反転信号の波形、
４０４ φEVの反転信号の波形、
４０５ フローティングゲート１０１の電位の波形、
４０６ 節点１０６の電位の波形、
４０７ 節点１０７の電位の波形、
６０１、６０２ ニューロンＭＯＳトランジスタ、
６０３、６０４ フローティングゲート、
６０５、６０７、６１３〜６１６ ＰＭＯＳトランジスタ、
６０６、６０８、６１２ ＮＭＯＳトランジスタ、
６０９〜６１１ 節点、
６１７、６１８ ＮANDゲート、
６１９ 反転出力端子、
６２０ 出力端子。
Claims (3)
- 第１のインバータ回路の出力が第２のインバータ回路の入力と第１の節点において接続され、前記第２のインバータの出力が前記第１のインバータの入力と第２の節点において接続され、前記第１の節点及び前記第２の節点間に電位差を生ぜしめる手段を有した回路において、電気的にフローティングとされる電極と、前記電極と容量素子を介して設けられた複数の入力電極を備え、前記入力電極に加えられる電位によって前記電位差が実質上決定される手段を有した事を特徴とする半導体集積回路。
- 前記第１の節点および前記第２の節点間に電位差を生ぜしめる手段として、前記第１の節点あるいは前記第２の節点あるいはその両方の節点にそれぞれ、直接あるいはスイッチ素子を介して、前記電気的にフローティングとされる電極を接続したことを特徴とする請求項１記載の半導体集積回路。
- 前記第１の節点および前記第２の節点間に電位差を生ぜしめる手段として、前記第１のインバータ及び第２のインバータと直列に接続されたＭＯＳトランジスタを有し、そのＭＯＳトランジスタのうち少なくとも１つのゲート電極が、前記電気的にフローティングとされる電極であることを特徴とする請求項１記載の半導体集積回路。
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