JP4066211B2 - 電荷転送増幅回路、電圧比較器及びセンスアンプ - Google Patents
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Description
【０００１】
【発明属する技術分野】
本発明は、高精度な増幅が可能な電荷転送増幅回路、電圧比較器路及びセンスアンプに係る。
【０００２】
【従来の技術】
アナログ信号をデジタル信号に変換する回路であるＡ／Ｄコンバータは、諸量がすべてアナログ信号であるリアルワールドとデジタル量であるコンピュータワールドを繋ぐインターフェースとして欠くことができない重要な回路である。特に近年、情報端末機器の小型化・携帯化が進行しており、Ａ／Ｄコンバータに対しても低消費電力化の要求が強くなってきている。
【０００３】
一般的なＡ／Ｄコンバータは、比較器としてチョッパー型のＣＭＯＳインバータか、差動アンプを用いており、定常的な直流電流（チョッパー型のオートゼロ電流、差動アンプのバイアス電流）が流れることから消費電力を増大させていた。
低消費電力化のため、この部分に定常的な電力消費のないダイナミックラッチ（センスアンプ）電圧比較器回路（図１７参照）を用いたＡ／Ｄコンバータが開発されている。
【０００４】
しかし、このダイナミックラッチ回路は、しきい値等の素子特性の揺らぎをキャンセルする機構を持たないため、比較器として用いた場合にオフセット電圧のばらつきが発生し、比較精度が悪く、高精度のＡ／Ｄコンバータには応用できなかった。
【０００５】
【発明が解決しようとする課題】
そこで本発明は、素子特性の揺らぎをキャンセルし、定常電流を流さないで電圧増幅を行う半導体回路を実現し、ダイナミックラッチ回路のオフセット電圧ばらつきを実効的に小さくして、高精度の低消費電力Ａ／Ｄコンバータを提供することを目的としている。
【０００６】
さらに、本発明では、より高速動作が可能でかつ増幅率も大きく、消費電力も小さい電圧増幅回路を実現し、高精度の低消費電力Ａ／Ｄコンバータ用電圧比較器を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明の電荷転送増幅回路は、ＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース電極およびドレイン電極にそれぞれ接続された第１の容量および第２の容量と、前記第１の容量の両端子間と前記第２の容量の両端子間をそれぞれ所定の電位差に設定する手段と、前記ＭＯＳトランジスタのゲート・ソース間電位差を外部より変化せしめる手段とを有し、前記第１の容量を前記第２の容量よりも大きくし前記第１の容量の前記ＭＯＳトランジスタのゲート電極に接続されていない側の電位を変化させて電圧増幅を行うことを特徴とする。
【０００８】
本発明の他の電荷転送増幅回路は、ＰＭＯＳトランジスタと、ＰＭＯＳトランジスタのソース電極に実質的に接続された第１の容量と、前記第１の容量の両端子間をそれぞれ適宜所定の電位差に設定したり解放したりする手段と、前記ＰＭＯＳトランジスタのゲート・ソース間電位差を適宜外部より変化せしめる手段とを有する第１の回路と、
ＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタのソース電極に実質的に接続された第１の容量と、前記第１の容量の両端子間を適宜所定の電位差に設定したり解放したりする手段と、前記ＮＭＯＳトランジスタのゲート・ソース間電位差を適宜外部より変化せしめる手段とを有する第２の回路とからなり、
前記第１の回路と前記第２回路とが前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのドレイン電極において接続され、該ドレイン電極に実質的に接続された第２の容量の両端子間を適宜所定の電位差に設定したり解放したりする手段が設けられ、さらに前記第１の回路及び第２の回路における第１の容量のいずれも前記第２の容量よりも大きくしたことを特徴とする。
【０００９】
本発明の電圧比較器は、上記本発明の電荷転送増幅回路の前記ドレイン電極にダイナミックラッチ回路を接続したことを特徴とする。
【００１０】
本発明の電荷転送正帰還増幅回路は、
第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタとは反対導電型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソース電極と前記第２のＭＯＳトランジスタのソース電極間に接続された蓄積容量と、
該蓄積容量の両端子をリセット期間においてそれぞれ適宜所定の電位に設定する手段と、
前記第２のＭＯＳトランジスタのゲート電極と前記第１のＭＯＳトランジスタのドレイン電極とを接続する手段及び前記第１のＭＯＳトランジスタのドレイン電極を前記リセット期間に後続するプリチャージ期間において適宜所定の電位に設定し該プリチャージ期間に後続する増幅期間において解放する手段、又は／並びに前記第１のＭＯＳトランジスタのゲート電極と前記第２のＭＯＳトランジスタのドレイン電極とを接続する手段及び前記第２のＭＯＳトランジスタのドレイン電極を前記プリチャージ期間において適宜所定の電位に設定し前記増幅期間において解放する手段と、
前記増幅期間において電圧が変化する入力信号に応じて前記第１のＭＯＳトランジスタのゲート・ソース間電圧又は／及び前記第２のＭＯＳトランジスタのゲート・ソース間電圧を変化させる機構と、
を有することを特徴とする。
【００１１】
本発明の電圧比較器は、本発明の電荷転送正帰還増幅回路において、プリチャージ期間において適宜所定の電位に設定し増幅期間において解放する手段が設けられた節点の少なくとも一つを出力とし、前記節点に直接又は容量を介してラッチ回路を接続したことを特徴とする。
【００１２】
さらに、本発明のセンスアンプは、本発明の電荷転送正帰還増幅回路の入力に、複数のメモリ素子が接続されたビットラインが接続されたことを特徴とする。
【００１３】
【実施例】
以下に実施例を挙げ本発明を詳細に説明するが、本発明がこれらの実施例に限定されるものではないことはいうまでもない。
【００１４】
（実施例１）
図１は、本発明の第１の実施例を示す回路の構成図である。この回路は、Ｎ型ＭＯＳトランジスタを用いた電荷転送増幅回路である。図において１０１は容量がＣTの蓄積容量（第１の容量）、１０２は容量ＣOの出力容量（第２の容量）である。出力容量１０２は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっている。１０３はＮ型ＭＯＳトランジスタで、そのソース電極は節点１０４で蓄積容量１０１および蓄積容量１０１のリセット用スイッチ１０５と接続されている。Ｎ型トランジスタ１０３のドレイン電極は、出力節点１０６で出力容量１０２およびプリチャージ用スイッチ１０７と接続されている。Ｎ型トランジスタ１０３のゲート電極は、入力節点１０８となっている。
【００１５】
回路は３段階で動作する。第１段階はリセット段階で、蓄積容量１０１のリセットが行われる。スイッチ１０５がオンし、節点１０４が接地され、蓄積容量１０１がリセットされる。別の表現では蓄積容量１０１の電荷が放電される。
【００１６】
第２段階はプリチャージ段階である。スイッチ１０５がオフし、スイッチ１０７がオンする。Ｎ型ＭＯＳトランジスタ１０３のゲート電極、つまり回路の入力節点１０８には電圧ＶGが印加されているものとする。この時、出力容量１０２がプリチャージ電圧ＶPRでプリチャージされると共に、電流がＮ型トランジスタ１０３を通して流れ、蓄積容量１０１の充電（プリチャージ）が開始される。やがて、節点１０４の電位が上昇し、Ｎ型ＭＯＳトランジスタ１０３のゲート・ソース間電位差がＮ型ＭＯＳトランジスタ１０３のしきい値ＶTHと等しくなったところでＮ型ＭＯＳトランジスタ１０３がオフして電流が流れなくなり、蓄積容量１０１のプリチャージが自動的に終了する。このとき、Ｎ型ＭＯＳトランジスタ１０３のソース電極である節点１０４の電位は、ＶG−ＶTHとなる。
【００１７】
第３段階は増幅段階である。スイッチ１０７がオフとなる。スイッチ１０５はオフのままである。このとき、Ｎ型ＭＯＳトランジスタ１０３のゲート電極、つまり回路の入力節点１０８の電位がＶGからΔＶG増えて、ＶG＋ΔＶGになったとする。すると、Ｎ型ＭＯＳトランジスタ１０３のゲート・ソース間電圧がしきい値ＶTHより大きくなるため、Ｎ型ＭＯＳトランジスタ１０３が再びオンし電流が流れはじめる。この時流れる電流は、出力容量１０２に蓄えられていた電荷が転送されるものである。やがて、Ｎ型ＭＯＳトランジスタ１０３のゲート・ソース間電位差がＮ型ＭＯＳトランジスタ１０３のしきい値ＶTHと再び等しくなったところでＮ型ＭＯＳトランジスタ１０３がオフして電流が流れなくなる。この時、Ｎ型ＭＯＳトランジスタ１０３のソース電極である節点１０４の電位は、ＶG−ＶTH＋ΔＶGとなる。つまり、Ｎ型ＭＯＳトランジスタ１０３のゲート電極の電位変化と同じく、プリチャージ段階からΔＶGだけ変化する。この時出力容量１０２から蓄積容量１０１に転送された電荷量はΔＱ＝ＣT・ΔＶGとなる。出力容量１０２からΔＱ＝ＣT・ΔＶGの電荷が減少するため、出力容量の端子電圧、つまり出力節点１０６の電位は、ΔＶO＝−ＣT・ΔＶG／ＣOだけ変化する。つまり、増幅率−ＣT／ＣOの増幅が行われることになる。
【００１８】
回路動作から明らかなように、回路に定常的な直流電流は流れない。低消費電力で電圧増幅が可能である。
【００１９】
また、増幅率の表式からも明らかなように、Ｎ型ＭＯＳトランジスタ１０３のデバイスパラメータ、たとえばしきい値ＶTHがたとえ変動しても、増幅作用には影響を与えない。つまり、素子特性のばらつきを補正する機能を持っている。
【００２０】
本実施例においては、ＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを用いたがＰ型ＭＯＳトランジスタを用いても良い事は言うまでもない。また、出力容量１０２は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっているが、実際に容量を設けても良い事は言うまでもない。さらに、ＭＯＳトランジスタのゲート・ソース間電圧を変化させる手法として、直接ゲート電極の電位を変化させる手法について説明したが、容量等を介して間接的にゲート電極の電位を変化させても良く、また、ゲート電極の電位は固定とし、蓄積容量１０１の接地側端子の電位を増幅段階で変化させても良い。蓄積容量１０１のリセットとして節点１０４を接地するように構成したが、接地する必要は必ずしも無く、Ｎ型ＭＯＳトランジスタのゲート電極電位からしきい値を引いた電位より低い電位を印加しても良い。
【００２１】
（実施例２）
図２は、本発明の第２の実施例を示す電荷電送増幅回路の構成図である。この回路は、Ｐ型ＭＯＳトランジスタを用いた第１の回路とＮ型ＭＯＳトランジスタを用いた第２の回路を組み合わせたＣＭＯＳ電荷転送増幅回路である。
【００２２】
図において２０１および２０２は容量がＣTの蓄積容量（第１の容量）、２０３は容量ＣOの出力容量（第２の容量）である。出力容量２０３は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっている。２０４はＮ型ＭＯＳトランジスタで、そのソース電極はスイッチ２０５を介し節点２０６で蓄積容量２０１および蓄積容量２０１のリセット用スイッチ２０７と接続されている。２０８はＰ型ＭＯＳトランジスタで、そのソース電極はスイッチ２０９を介し節点２１０で蓄積容量２０２および蓄積容量２０２のリセット用スイッチ２１１と接続されている。Ｎ型ＭＯＳトランジスタ２０４のドレイン電極およびＰ型ＭＯＳトランジスタ２０８のドレイン電極は、出力節点２１２で出力容量２０３およびプリチャージ用スイッチ２１３と接続されている。Ｎ型ＭＯＳトランジスタ２０４のゲート電極とＰ型ＭＯＳトランジスタ２０８のゲート電極は接続され、入力節点２１４となっている。
【００２３】
回路は第１の実施例のＮ型トランジスタ回路と同様に３段階で動作する。第１段階はリセット段階で、蓄積容量２０１および２０２のリセットが行われる。スイッチ２０７および２１１がオンし、節点２０６が接地されるとともに節点２１０が電源に接続され、蓄積容量２０１および２０２がリセットされる。このとき、スイッチ２０５および２０９はオフとなっており、Ｐ型ＭＯＳトランジスタ２０８、出力節点２１２、Ｎ型ＭＯＳトランジスタ２０４を通して貫通電流が流れるのを防止している。
【００２４】
第２段階はプリチャージ段階である。スイッチ２０７および２１１がオフし、スイッチ２１３、２０５、２０９がオンとなる。回路の入力節点２１４には電圧ＶFが印加されているものとする。この時、出力容量２０３がプリチャージ電圧ＶPRでプリチャージされると共に、電流がＮ型トランジスタ２０４およびＰ型ＭＯＳトランジスタ２０８を通して流れ蓄積容量２０１および２０２の充電（プリチャージ）が開始される。やがて、節点２０６の電位が上昇し、Ｎ型ＭＯＳトランジスタ２０４のゲート・ソース間電位差がＮ型ＭＯＳトランジスタ２０４のしきい値ＶTHNと等しくなったところでＮ型ＭＯＳトランジスタ２０４がオフして電流が流れなくなり、蓄積容量２０１のプリチャージが自動的に終了する。同様に、節点２１０の電位は低下し、Ｐ型ＭＯＳトランジスタ２０８のゲート・ソース間電位差がＰ型ＭＯＳトランジスタ２０８のしきい値ＶTHPと等しくなったところでＰ型ＭＯＳトランジスタ２０８がオフして電流が流れなくなり、蓄積容量２０２のプリチャージが自動的に終了する。このとき、Ｎ型ＭＯＳトランジスタ２０４のソース電極と接続されている節点２０６の電位は、ＶF−ＶTHNとなる。同様にＰ型ＭＯＳトランジスタ２０８のソース電極と接続されている節点２１０の電位は、ＶF−ＶTHPとなる。
【００２５】
実際には、ＭＯＳトランジスタのゲート・ソース間電位差がしきい値と等しくなりさらに小さくなっても、ＭＯＳトランジスタには微小な弱反転電流が流れ続ける。しかし、本実施例のＣＭＯＳ電荷転送増幅回路では、Ｎ型ＭＯＳトランジスタ２０４を流れる弱反転電流とＰ型ＭＯＳトランジスタ２０８を流れる弱反転電流がほぼバランスし、実質的にプリチャージ電源ＶPRからの電荷の流入／流出はほとんど無くなる。したがって実質的にプリチャージが終了するのである。
【００２６】
第３段階は増幅段階である。スイッチ２１３がオフとなる。スイッチ２０７および２１１はオフ、スイッチ２０５および２０９はオンのままである。このとき、回路の入力節点２１４の電位がＶFからΔＶF増えて、ＶF＋ΔＶFになったとする。すると、実施例１のＮ型ＭＯＳトランジスタ回路と同様に、Ｎ型ＭＯＳトランジスタ２０４のゲート・ソース間電圧がしきい値ＶTHNより大きくなるため、Ｎ型ＭＯＳトランジスタ２０４が再びオンし電流が流れはじめる。この時流れる電流は、出力容量２０３に蓄えられていた電荷が転送されるものである。やがて、Ｎ型ＭＯＳトランジスタ２０４のゲート・ソース間電位差がしきい値ＶTHNと再び等しくなったところでＮ型ＭＯＳトランジスタ２０４がオフして電流が流れなくなる。Ｎ型ＭＯＳトランジスタ２０４のソース電極が接続されている節点２０６の電位は、ＶF−ＶTHN＋ΔＶFとなる。つまり、入力節点２１４の電位変化と同じく、プリチャージ段階からΔＶFだけ変化する。この時、Ｐ型ＭＯＳトランジスタ２０８は、入力節点２１４の電位ＶFからΔＶF増えて、ＶF＋ΔＶFになったことによりゲート・ソース間電圧の絶対値がしきい値ＶTHPの絶対値より小さくなるため、オフのままであり、電流は流れない。したがって、電荷の流れは出力容量２０３から蓄積容量２０１への流れだけであり、その電荷量はΔＱ＝ＣT・ΔＶFとなる。出力容量２０３からΔＱ＝ＣT・ΔＶFの電荷が減少するため、出力容量の端子電圧、つまり出力節点２１２の電位は、ΔＶO＝−ＣT・ΔＶF／ＣOだけ変化する。つまり、増幅率−ＣT／ＣOの増幅が行われることになる。
【００２７】
回路の入力節点２１４の電位が逆に減少した場合は、Ｎ型ＭＯＳトランジスタはオフのままで、Ｐ型ＭＯＳトランジスタが再活性化され、Ｐ型ＭＯＳトランジスタにつながる蓄積容量２０２と出力容量２０３の間で電荷転送が行われ、同様に増幅が行われる。
【００２８】
実際には、本実施例のＣＭＯＳ電荷転送増幅回路においては、プリチャージ段階の説明で述べたように、Ｎ型ＭＯＳトランジスタ２０４およびＰ型ＭＯＳトランジスタ２０８には、増幅段階の初期状態では弱反転電流が流れている。入力節点２１４の電位変化によりＮ型ＭＯＳトランジスタ２０４およびＰ型ＭＯＳトランジスタ２０８に流れる弱反転電流に差が生じ、その差の分だけ出力容量２０３との間で電荷転送が行われるのであるが、実質的には上述したようにＮ型ＭＯＳトランジスタ２０４あるいはＰ型ＭＯＳトランジスタ２０８のどちらか一方にだけ電流が流れると解釈しても問題ない。
【００２９】
以上述べたように、本実施例のＣＭＯＳ電荷転送増幅回路は、入力信号の正負両方向の変化に対して増幅作用を持った回路である。
【００３０】
回路動作から明らかなように、回路に定常的な直流電流は流れない。低消費電力で電圧増幅が可能である。
【００３１】
また、Ｎ型ＭＯＳトランジスタ２０４やＰ型ＭＯＳトランジスタ２０８の素子特性、たとえばしきい値ＶTHNやＶTHPがたとえ変動しても、増幅作用には影響を与えない。つまり、素子特性のばらつきを補正する機能を持っている。
【００３２】
図３は、本実施例の回路の動作波形を示している。上図の３０１は入力節点２１４の電位変化、３０２は出力節点２１２の電位変化を示している。また下図の３０３はＮ型ＭＯＳトランジスタ２０４を流れる電流変化、３０４はＰ型ＭＯＳトランジスタ２０８を流れる電流変化を示している。プリチャージ段階においては、Ｎ型ＭＯＳトランジスタを流れる電流３０３とＰ型ＭＯＳトランジスタの電流３０４がほぼ等しいことがわかる。また、１回目の増幅段階の時、入力節点２１４の電位を２．５Ｖから＋５ｍＶ変化させている。これにより、Ｎ型ＭＯＳトランジスタを流れる電流３０３が増加し、Ｐ型ＭＯＳトランジスタの電流３０４が減少していることがわかる。この電流の差に相当する電荷が転送されたことになり、出力節点の電位が３０２で示されるように大きく約−３０ｍＶ変化している。２回目の増幅段階には、入力節点２１４の電位を２．５Ｖから−５ｍＶ変化させている。これにより、Ｎ型ＭＯＳトランジスタを流れる電流３０３が減少し、Ｐ型ＭＯＳトランジスタの電流３０４が増加していることがわかる。出力節点の電位３０２は、約＋３０ｍＶ変化している。−ＣT／ＣOを−６と設定したので増幅度は約−６となっている。
【００３３】
図４は、本実施例のＣＭＯＳ電荷転送増幅回路の動作に対する、デバイス特性のゆらぎの影響を調べた結果である。Ｎ型ＭＯＳトランジスタ２０４のしきい値ＶTHNが±２００ｍＶ変動したときに、回路の入力オフセット電圧はどれくらい変動するかプロットしてある。ここで、入力オフセット電圧とは、増幅段階において、出力電位変化をゼロに留める為に入力節点に与えなければならない電位変化であり、理想的にはゼロである。しかし、回路内の素子特性のアンバランス等により有限の入力オフセット電圧が存在し、素子特性ばらつきを補正する機構を持たない回路は、回路内の素子特性のばらつきにより入力オフセット電圧も揺らいでしまう。一方、本実施例の回路では、図４が示すように、±２００ｍＶのしきい値変動に対し、入力オフセット電圧は０．４ｍＶ程度しか変化してない。本実施例のＣＭＯＳ電荷転送増幅回路が、素子特性のゆらぎを補正する機能を持っていることがわかる。
【００３４】
本実施例においては、出力容量２０３は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっているが、実際に容量を設けても良い事は言うまでもない。蓄積容量２０１と２０２は同じ容量値としたが回路のアンバランスが問題にならないのであれば別に異なっていても構わない。さらに、ＭＯＳトランジスタのゲート・ソース間電圧を変化させる手法として、直接ゲート電極の電位を変化させる手法について説明したが、容量等を介して間接的にゲート電極の電位を変化させても良く、また、ゲート電極の電位は固定とし、蓄積容量２０１の接地側端子の電位および蓄積容量２０２の電源側端子の電位を増幅段階で変化させても良い。蓄積容量２０１のリセットとして節点２０６を接地するように構成したが、接地する必要は必ずしも無く、Ｎ型ＭＯＳトランジスタのゲート電極電位からしきい値を引いた電位より低い電位を印加しても良い。同様に蓄積容量２０２のリセットとして節点２１０を電源に接続するように構成したが、電源に接続する必要は必ずしも無く、Ｐ型ＭＯＳトランジスタのゲート電極電位からしきい値の絶対値を足した電位より高い電位を印加しても良い。リセット段階時の貫通電流を防止するためスイッチ２０５および２０９を配したが、貫通電流が防止できれば別の手法でも良く、例えば、リセット時には蓄積容量２０１および２０２のそれぞれの端子間をスイッチで短絡してリセットを行うがそのとき節点２０６および２１０とは反対側の端子をそれぞれ電気的にフローティングにする機構を設けて貫通電流を防止しても良い。
【００３５】
（実施例３）
図５は、本発明の第３の実施例を示す電圧比較器の構成図である。この回路は、第２の実施例で示したＣＭＯＳ電荷転送増幅回路の出力にダイナミックラッチ回路を接続し、かつ入力部には入力サンプリング回路を接続して構成した電圧比較器である。図において、５０１は第２の実施例で述べたＣＭＯＳ電荷転送増幅回路である。５０２は第１の入力切り替えスイッチ、５０３は第２の入力切り替えスイッチ、５０４は入力サンプリング容量、５０５はプリチャージスイッチである。５０６はＣＭＯＳ電荷転送増幅回路５０１の入力端子である。５０７はダイナミックラッチ回路である。ダイナミックラッチ回路５０７の内部では、５０８は第１のＮ型ＭＯＳトランジスタ、５０９は第１のＰ型ＭＯＳトランジスタ、５１０は第２のＮ型ＭＯＳトランジスタ、５１１は第２のＰ型ＭＯＳトランジスタであり、５１２は第１のラッチ制御スイッチ、５１３は第２のラッチ制御スイッチである。５１４は、ＣＭＯＳ電荷転送増幅回路５０１の出力とダイナミックラッチ５０７の入力の接続・切り放しを制御するスイッチである。５１５は、ダイナミックラッチ５０７の他方の入力端子と参照電圧として用いるＶPRとの接続・切り放しを制御するスイッチである。
【００３６】
ダイナミックラッチ５０７も、ＣＭＯＳ電荷転送増幅回路５０１と同じく３段階で一周期の動作のため、それらを組み合わせた本実施例の電圧比較器も３段階で動作する。
【００３７】
第１段階では、ＣＭＯＳ電荷転送増幅回路５０１はリセット動作、ダイナミックラッチ５０７はラッチ動作を行う。すなわち、ダイナミックラッチ５０７においては、スイッチ５１４および５１５がオフとなり、ダイナミックラッチ回路が切り離される。ダイナミックラッチ回路内のラッチ制御スイッチ５１２および５１３がオンとなり、前の周期で入力されていた信号を増幅し、出力が接地電位か電源電位に変位して安定化する。
【００３８】
第２段階では、ＣＭＯＳ電荷転送増幅回路５０１はプリチャージ動作、ダイナミックラッチ５０７はリセット動作を行う。このとき、入力切り替えスイッチ５０２はオン、５０３はオフ、プリチャージスイッチ５０５はオンである。したがって、入力サンプリング容量５０４の両端には、比較器の入力信号ＶINとプリチャージ電圧ＶPRが印加される。ＣＭＯＳ電荷転送増幅回路５０１の入力端子５０６、つまり、ＣＭＯＳ電荷転送増幅回路内のＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタのゲート電極にもプリチャージ電圧ＶPRが印加され、ＣＭＯＳ電荷転送増幅回路のプリチャージが行われる。一方、スイッチ５１４および５１５はオン、ダイナミックラッチ５０７内のラッチ制御スイッチ５１２および５１３はオフとなり、ダイナミックラッチの両入力端子がプリチャージ電圧ＶPRでリセットされる。
【００３９】
第３段階では、ＣＭＯＳ電荷転送増幅回路５０１は増幅動作、ダイナミックラッチ５０７は入力転送動作を行う。まず、プリチャージスイッチ５０５がオフになり、ＣＭＯＳ電荷転送増幅回路５０１の入力端子５０６がフローティング状態になる。入力切り替えスイッチ５０２がオフ、５０３がオンとなり、入力サンプリング容量５０４には参照電圧ＶREFが印加されることになる。このとき、この参照信号ＶREFと第２段階で印加されていた入力信号ＶINとの電位差が、入力サンプリング容量５０４と、ＣＭＯＳ電荷転送増幅回路の入力容量、つまり、Ｎ型ＭＯＳトランジスタのゲート容量とＰ型ＭＯＳトランジスタのゲート容量を足したもの、で容量分割され、入力端子５０６に電位変化として現れる。入力サンプリング容量５０４の容量をＣＭＯＳ電荷転送増幅回路の入力容量に比べて十分大きくとると、入力端子５０６には、参照信号ＶREFと入力信号ＶINとの電位差に ほぼ等しい電位変化が生じる。この入力端子の電位変化によりＣＭＯＳ電荷転送増幅回路５０１内で電圧増幅が行われ、その出力がスイッチ５１４を通してダイナミックラッチ５０７の一方の入力端子に転送される。他方の入力端子には、スイッチ５１５を通してプリチャージ電圧が印加され続けているので、ダイナミックラッチ５０７の２つの入力端子間に電位差が生じることになる。この電位差は、次の周期の第１段階で、ダイナミックラッチのラッチ動作を通して増幅され、入力信号ＶINと参照信号ＶREFのどちらが大きかったかが出力される。
【００４０】
以上の３段階で構成される周期を繰り返すことにより、周期的に連続して電圧比較が行われる。
【００４１】
第２の実施例で示したように、ＣＭＯＳ電荷転送増幅回路は、素子特性ゆらぎの影響を受けずに電圧増幅が可能である。したがって、ダイナミックラッチに入力オフセット電圧があり、かつそれが回路間でばらついていたとしても、ＣＭＯＳ電荷転送増幅回路を前段に接続した本実施例の電圧比較器は、実質的に入力オフセット電圧のばらつきを小さくできるため、高い比較精度が得られる。高分解能Ａ／Ｄ変換器に応用可能である。
【００４２】
また、ＣＭＯＳ電荷転送増幅回路５０１およびダイナミックラッチ５０７は、共に定常的な貫通電流を流さないため、本実施例の電圧比較器は消費電力が極めて小さいという特徴を持っている。
【００４３】
図６は、電圧比較器のオフセット電圧のばらつきを測定したものである。ダイナミックラッチそのものを電圧比較器として用いた場合を上段に、本実施例で示したようにダイナミックラッチの前段にＣＭＯＳ電荷転送増幅回路を接続して構成した電圧比較器の場合を下段に示している。ダイナミックラッチのみだと、オフセット電圧は約２０ｍＶの範囲でばらついている。しかし、ＣＭＯＳ電荷転送増幅回路を装備した比較器においては、６ｍＶ程度しかばらついていない。これは、３Ｖフルスケールレンジの８ビットＡ／Ｄ変換器の量子化電圧（ＬＳＢ）の１１．７ｍＶの半分程度であり、この電圧比較器が十分８ビットＡ／Ｄ変換器に適用できることを示している。図６下図においてオフセット電圧の平均値自体は、−１２ｍＶ程度シフトしているが、これは、ＣＭＯＳ電荷転送増幅回路内のＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの電流のアンバランスによるＣＭＯＳ電荷転送増幅回路自身のオフセット電圧で、同じ設計の回路では、個体間で素子特性が少々ばらついても同じオフセット電圧シフトとして現れる。このような全体的なシフトは、Ａ／Ｄ変換器応用等では、非直線性に影響を与えないため問題ない。
【００４４】
本実施例の電圧比較器を１５個用いて、４ビットのＡ／Ｄ変換器を構成した。微分非直線性の測定結果を図７に示す。微分非直線性誤差は±４ｍＶ以下である。図において点線は、３Ｖフルスケールレンジの８ビットＡ／Ｄ変換器における許容値±０．５ＬＳＢ（±５．８６ｍＶ）を示している。本実施例の電圧比較器は８ビット精度を実現していることが分かる。
【００４５】
図８は４ビットＡ／Ｄ変換器の消費電力を示している。消費電力が変換周波数に比例していることから、全ての回路において定常的な貫通電流が流れてないことが分かる。一個の電圧比較器当たり、変換周波数１ＭＳ／ｓ当たり消費する電力は約４．３μＷであり、従来の電圧比較器に比べて低消費電力である。
【００４６】
なお、本実施例においては、ダイナミックラッチ回路として典型的な回路を用いたが、定常電流を流さない回路であれば他のものでも良く、例えば電流制御型のラッチセンスアンプ回路等でも良い。また、本実施例においては、入力サンプリング容量５０４に、第２段階で入力信号ＶINが、第３段階で参照信号ＶREFが印加されているが、用途によっては逆でも良いことは言うまでもない。第１段階で入力サンプリング容量５０４に印加される信号は、入力信号ＶINでも参照信号ＶREFでも良く、あるいは何も印加しなくても良い。
【００４７】
（実施例４）
本発明の電荷転送正帰還増幅回路は、構造的には、蓄積容量と、蓄積容量の両端子に各々のソース電極が接続されたＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタと、Ｎ型ＭＯＳトランジスタのドレイン電極とＰ型ＭＯＳトランジスタのゲート電極とを接続する帰還ループ、あるいは、Ｐ型ＭＯＳトランジスタのドレイン電極とＮ型ＭＯＳトランジスタのゲート電極とを接続する帰還ループのうち少なくとも１つにとより構成されている。
【００４８】
本発明の電荷転送正帰還増幅回路は３段階で動作する。すなわち、リセット期間、プリチャージ期間、増幅期間である。
【００４９】
リセット期間においては、蓄積容量の両端子は、それぞれの端子の電位とそれぞれの端子につながるＭＯＳトランジスタのゲート電極電位との差の絶対値が、それぞれのトランジスタのしきい値の絶対値よりも大きくなるように設定される。
【００５０】
プリチャージ期間においては、それぞれのＭＯＳトランジスタのドレイン電極をそれぞれ所定の電位にバイアスし、それぞれのＭＯＳトランジスタを通して蓄積容量を充電する。リセット期間においてそれぞれの端子につながるＭＯＳトランジスタのゲート電極電位との差の絶対値がそれぞれのトランジスタのしきい値の絶対値よりも大きくなるように設定された蓄積容量の両端子の電位は、それぞれのトランジスタのゲート電極電位に向けて変化し、やがて、それぞれの端子につながるＭＯＳトランジスタのゲート電極電位との差（ＭＯＳトランジスタのゲート・ソース間電位）の絶対値がそれぞれのトランジスタのしきい値の絶対値と等しくなったところで、ソースフォロアの原理で蓄積容量の充電は自動的に停止する。
【００５１】
増幅期間においては、２つのＭＯＳトランジスタのドレイン電極の、帰還ループのつながっているドレイン電極が電気的にフローティングとなる。同時に、入力電圧の変化が、２つのＭＯＳトランジスタの少なくとも片方のゲート・ソース間電圧の絶対値の増大の変化として伝えられ、伝えられたＭＯＳトランジスタが再びオンして電流が流れ始める。この電流により、該ＭＯＳトランジスタのソース電極に接続された蓄積容量の端子の電位は、該ＭＯＳトランジスタのゲート電圧に近づく。該蓄積容量の容量結合により、該蓄積容量の反対側の端子電位も同じ方向に変化する。この変化は、該蓄積容量の反対側の端子に接続されたＭＯＳトランジスタのゲート・ソース間電位の絶対値を増大させる方向に働く。同時に、入力信号が伝えられたＭＯＳトランジスタのドレイン電極に帰還ループが接続されていれば、電気的にフローティングとなった該ドレイン電極の電位は、該ドレイン電極に係る容量と蓄積容量との間の電荷転送によりゲート電位の変化とは逆方向に変化する。この電位変化は、帰還ループによって、反対側のＭＯＳトランジスタのゲート電極に伝えられ、該ＭＯＳトランジスタのゲート・ソース間電位の絶対値が増大する方向に働く。
【００５２】
以上の機構により、入力電圧の変化が、少なくとの片方のＭＯＳトランジスタのゲート・ソース間電圧の絶対値の増大の変化として伝えられ、さらに、伝えられたＭＯＳトランジスタとは蓄積容量を挟んで反対側の反対導電型のＭＯＳトランジスタのゲート・ソース間電圧の絶対値の増大の変化として伝えられる。
【００５３】
さらに、この変化は、同様の原理により、入力電圧の変化が伝えられたＭＯＳトランジスタのゲート・ソース間電圧を更に増大させる方向に伝えられる。この正帰還機構により、微小な電圧変化としての入力信号が、非常に大きな電圧変化として増幅され、電気的にフローティングとなっているドレイン電極に現れるのである。
【００５４】
つまり、本発明の回路は、入力端子の微小な電圧変化を検出し、高速に増幅して大きな電位変化として出力に取り出す回路である。
【００５５】
本発明では、ソースフォロアによる電荷転送機構および正帰還機構により、高速にかつ高増幅率で電圧増幅が可能となる。直流電流を流さないで電圧増幅が可能となり、また、素子特性の揺らぎに対して動作特性が影響を受けにくい特徴を持つ。ダイナミックラッチ回路の前段に配置することによって、実効的にダイナミックラッチ回路のオフセット電圧のばらつきを小さくすることができ、高精度低消費電力の電圧比較器が実現できる。Ａ／Ｄコンバータに応用すれば、低電力の高精度Ａ／Ｄコンバータが実現できる。また、メモリ回路のセンスアンプに応用すれば、高速高精度の低消費電力センスアンプが実現できる。
【００５６】
以下に、図９を参照して本発明の電荷転送正帰還増幅回路を具体的に説明する。
【００５７】
図９において、９０１は容量がＣTの蓄積容量、９０２は容量ＣOの出力容量、９０３は容量ＣINの入力容量（増幅期間において電圧が変化する入力信号に応じて第１のＭＯＳトランジスタのゲート・ソース間電圧を変化させる機構）である。出力容量９０２は、出力端子の寄生容量や次段の回路の入力容量が等価的に本回路の出力容量となっている。９０４はＮ型ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）で、そのソース電極は、接続スイッチ９０５を介して節点９０６で蓄積容量９０１および蓄積容量９０１のリセット用スイッチ（蓄積容量の端子をリセット期間においてそれぞれ適宜所定の電位に設定する手段）９０７と接続されている。９０８はＰ型ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）で、そのソース電極は、接続スイッチ９０９を介して節点９１０で蓄積容量９０１および蓄積容量９０１のリセット用スイッチ（蓄積容量の端子をリセット期間においてそれぞれ適宜所定の電位に設定する手段）９１１と接続されている。Ｎ型ＭＯＳトランジスタ９０４のドレイン電極は、出力容量９０２およびプリチャージ用スイッチ（第１のＭＯＳトランジスタのドレイン電極をリセット期間に後続するプリチャージ期間において適宜所定の電位に設定し該プリチャージ期間に後続する増幅周期において解放する手段）９１２と接続されている。
【００５８】
Ｐ型ＭＯＳトランジスタ９０８のドレイン電極は、入力容量９０３およびプリチャージ用スイッチ（第２のＭＯＳトランジスタのドレイン電極をプリチャージ期間において適宜所定の電位に設定し増幅周期において解放する手段）９１３と接続されている。さらに、Ｐ型ＭＯＳトランジスタ９０８のゲート電極はＮ型ＭＯＳトランジスタ９０４のドレイン電極に接続され（第２のＭＯＳトランジスタのゲート電極と第１のＭＯＳトランジスタのドレイン電極の間の接続）、Ｎ型ＭＯＳトランジスタ９０４のゲート電極はＰ型ＭＯＳトランジスタ９０８のドレイン電極に接続され（第１のＭＯＳトランジスタのゲート電極と第２のＭＯＳトランジスタのドレイン電極の間の接続）、二重の正帰還ループが構成されている。
【００５９】
回路は３段階で動作する。
【００６０】
第１段階はリセット期間で、蓄積容量９０１のリセットが行われる。リセットスイッチ９０７及び９１１がオンし、節点９０６が接地され節点９１０がＶDD電源に接続され、蓄積容量９０１がリセットされる。このとき、接続スイッチ９０５および９０９はオフに制御され、貫通電流が流れるのを防いでいる。
【００６１】
第２段階はプリチャージ期間である。リセットスイッチ９０７およびスイッチ９１１がオフし、接続スイッチ９０５および９０９がオンする。同時に、プリチャージスイッチ９１２および９１３がオンする。この時、回路の入力節点には電圧ＶINが印加されているものとする。出力容量９０２が電源電圧の半分の電圧に設定されたプリチャージ電圧ＶPRでプリチャージされると共に、電流がＮ型ＭＯＳトランジスタ９０４を通して流れ、また同時に入力容量９０３に入力電圧ＶINとプリチャージ電圧ＶPRの差電圧でプリチャージされると共に、電流がＰ型ＭＯＳトランジスタ９０８を通して流れ、蓄積容量９０１の充電（プリチャージ）が開始される。やがて、節点９０６の電位が上昇し、Ｎ型ＭＯＳトランジスタ９０４のゲート・ソース間電位差がしきい値ＶTHNと等しくなったところで該Ｎ型ＭＯＳトランジスタ９０４がオフして電流が流れなくなり、また、節点９１０の電位は減少し、Ｐ型ＭＯＳトランジスタ９０８のゲート・ソース間電位差がしきい値ＶTHPと等しくなったところで該Ｐ型ＭＯＳトランジスタ９０８がオフして電流が流れなくなる。これにより蓄積容量９０１のプリチャージが自動的に終了する。
【００６２】
第３段階は増幅期間である。プリチャージスイッチ９１２および９１３がオフとなる。このとき、入力端子の電位が増大したとする。すると、入力容量９０３の容量結合により、Ｐ型ＭＯＳトランジスタ９０８のドレイン電極およびＮ型ＭＯＳトランジスタ９０４のゲート電位が上昇する。Ｎ型ＭＯＳトランジスタ９０４のゲート・ソース間電圧がしきい値ＶTHNより大きくなるため、Ｎ型ＭＯＳトランジスタ９０４が再びオンし電流が流れはじめる。この時流れる電流は、出力容量９０２に蓄えられていた電荷が転送されるものである。電荷転送原理により、節点９０６の電位は上昇し、出力節点となるＮ型ＭＯＳトランジスタ９０４のドレイン電極電位は減少する。節点９０６の電位が上昇することにより、蓄積容量９０１の容量結合により節点９１０の電位が上昇する。同時に、Ｎ型ＭＯＳトランジスタ９０４のドレイン電極電位が減少することにより、Ｎ型ＭＯＳトランジスタ９０４のドレイン電極に接続されているＰ型ＭＯＳトランジスタ９０８のゲート電極の電位も減少する。これら２つの作用の結果、Ｐ型ＭＯＳトランジスタ９０８のゲート・ソース間電位差の絶対値は増大し、Ｐ型ＭＯＳトランジスタ９０８が再びオンする。
【００６３】
電流が流れて電荷転送原理により、節点９１０の電位が減少すると共にＰ型ＭＯＳトランジスタ９０８のドレイン電位が上昇する。節点９１０の電位減少に伴い、蓄積容量９０１の容量結合により節点９０６の電位が減少し、同時にＰ型ＭＯＳトランジスタ９０８のドレイン電位の上昇により、Ｎ型ＭＯＳトランジスタ９０４のゲート電極電位が上昇し、結果としてＮ型ＭＯＳトランジスタ９０４のゲート・ソース電位差が更に増大し、電荷転送が一層促進される。
【００６４】
以上のような正帰還により、出力節点であるＮ型ＭＯＳトランジスタ９０４のドレイン電極の電位は急速に減少しＰ型ＭＯＳトランジスタ９０８のドレイン電極の電位は急速に上昇する。Ｎ型ＭＯＳトランジスタ９０４のドレイン電極の電位と節点９０６との電位差が無くなり、Ｐ型ＭＯＳトランジスタ９０８のドレイン電極の電位と節点９１０の電位差が無くなったところで正帰還による電圧変化が停止する。
【００６５】
つまり、この回路は、入力端子の微小な正の電圧変化を検出し、二重の正帰還ループにより高速に増幅して大きな負の電位変化として出力に取り出す回路である。
【００６６】
回路動作から明らかなように、回路に定常的な直流電流は流れない。低消費電力で電圧増幅が可能である。
【００６７】
また、Ｎ型ＭＯＳトランジスタ９０４やＰ型ＭＯＳトランジスタ９０８のデバイスパラメータ、たとえばしきい値ＶTHNやＶTHPがたとえ変動しても、増幅作用には影響を与えない。つまり、素子特性のばらつきを補正する機能を持っている。
【００６８】
本実施例においては、第１ＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いたが、反対であっても良い事は言うまでもない。その場合、入力信号の負の変化を増幅し大きな正の電位変化として出力する回路となる。
【００６９】
また、出力容量９０２は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっているが、実際に容量を設けても良い事は言うまでもない。
【００７０】
さらに、出力はＮ型ＭＯＳトランジスタ９０４のドレイン電極からとったが、別の場所でも良く、例えばＰ型ＭＯＳトランジスタ９０８のドレイン電極でもよい。この場合、出力は、入力信号と同相の大きな正の電位変化となる。
【００７１】
さらにまた、ＭＯＳトランジスタのゲート・ソース間電圧を変化させる手法として、入力容量９０３の容量結合により、Ｐ型ＭＯＳトランジスタ９０８のドレイン電極と接続されたＮ型ＭＯＳトランジスタ９０４のゲート電位を変化させる機構を採ったが、別の機構でも良く、例えば、Ｎ型ＭＯＳトランジスタ９０４のドレイン電極と接続されたＰ型ＭＯＳトランジスタ９０８のゲート電位を変化させる機構でも良い。
【００７２】
また、蓄積容量９０１のリセットとして節点９０６を接地、節点９１０を電源電圧ＶDDに接続するように構成したが、必ずしもそうする必要は無く、それぞれのＭＯＳトランジスタのゲート・ソース間電位の絶対値が、それぞれのしきい値の絶対値より大きくなるように適当な電圧を印加しても良い。
【００７３】
また、プリチャージ電源として、電源電圧の半分の電圧の電源を用いたが他の電圧でも良いことは言うまでもない。
【００７４】
なお、本実施例では、Ｎ型ＭＯＳトランジスタ９０４のソース電極と蓄積容量９０１の端子９０６の間及びＰ型ＭＯＳトランジスタ９０８のソース電極と蓄積容量９０１の端子９１０の間に接続スイッチ９０５および９０９を挿入してあるが、これは、リセット期間に貫通電流が流れるのを防ぐためであり、ＭＯＳトランジスタのソース側、ドレイン側のどちら側に挿入しても良く、貫通電流による電力消費の増大が無視できれば無くても良い。
【００７５】
（実施例５）
図１０は、本発明の第５の実施例を示す回路の構成図である。図において、１００１は容量がＣTの蓄積容量、１００２は容量ＣOの出力容量である。出力容量１００２は、出力端子の寄生容量や次段の回路の入力容量が等価的に本回路の出力容量となっている。１００３はＮ型ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）で、そのソース電極は、接続スイッチ１００４を介して節点１００５で蓄積容量１００１および蓄積容量１００１のリセット用スイッチ（蓄積容量の端子をリセット期間においてそれぞれ適宜所定の電位に設定する手段）１００６と接続されている。１００７はＰ型ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）で、そのソース電極は、節点１００８で蓄積容量１００１および蓄積容量１００１のリセット用スイッチ（蓄積容量の端子をリセット期間においてそれぞれ適宜所定の電位に設定する手段）１００９と接続されている。Ｐ型ＭＯＳトランジスタ１００７のドレイン電極は、接続スイッチ１０１０を介して電源電圧の半分の電圧に設定されたプリチャージ電圧ＶPRに接続されている。
【００７６】
Ｎ型トランジスタ１００３のドレイン電極は、出力容量１００２およびプリチャージ用スイッチ（第１のＭＯＳトランジスタのドレイン電極をリセット期間に後続するプリチャージ期間において適宜所定の電位に設定し該プリチャージ期間に後続する増幅周期において解放する手段）１０１１と接続されている。Ｐ型ＭＯＳトランジスタ１００７のゲート電極はＮ型ＭＯＳトランジスタ１００３のドレイン電極に接続され（第２のＭＯＳトランジスタのゲート電極と第１のＭＯＳトランジスタのドレイン電極の間の接続）、正帰還ループが構成されている。Ｎ型トランジスタ１００３のゲート電極は入力端子となっている（増幅期間において電圧が変化する入力信号に応じて第１のＭＯＳトランジスタのゲート・ソース間電圧を変化させる機構）。
【００７７】
回路は以下に示すの３段階で動作する。
【００７８】
第１段階はリセット期間で、蓄積容量１００１のリセットが行われる。リセットスイッチ１００６及び１００９がオンし、節点１００５が接地され節点１００８がＶDD電源に接続され、蓄積容量１００１がリセットされる。このとき、接続スイッチ１００４および１０１０はオフに制御され、貫通電流が流れるのを防いでいる。
【００７９】
第２段階はプリチャージ期間である。リセットスイッチ１００６およびスイッチ１００９がオフし、接続スイッチ１００４および１０１０がオンする。同時に、プリチャージスイッチ１０１１がオンする。この時、回路の入力節点には電圧ＶINが印加されているものとする。出力容量１００２が電源電圧の半分の電圧に設定されたプリチャージ電圧ＶPRでプリチャージされると共に、電流がＮ型トランジスタ１００３を通して流れ、また同時に電流がＰ型ＭＯＳトランジスタ１００７を通して流れ、蓄積容量１００１の充電（プリチャージ）が開始される。やがて、節点１００５の電位が上昇し、Ｎ型ＭＯＳトランジスタ１００３のゲート・ソース間電位差がしきい値ＶTHNと等しくなったところでＮ型ＭＯＳトランジスタ１００３がオフして電流が流れなくなり、また、節点１００８の電位は減少し、Ｐ型ＭＯＳトランジスタ１００７のゲート・ソース間電位差がしきい値ＶTHPと等しくなったところでＰ型 ＭＯＳトランジスタ１００７がオフして電流が流れなくなる。これにより蓄積容量１００１のプリチャージが自動的に終了する。
【００８０】
第３段階は増幅期間である。プリチャージスイッチ１０１１がオフとなる。このとき、入力端子であるＮ型ＭＯＳトランジスタ１００３のゲート電位が増大したとする。Ｎ型ＭＯＳトランジスタ１００３のゲート・ソース間電圧がしきい値ＶTHNより大きくなるため、Ｎ型ＭＯＳトランジスタ１００３が再びオンし電流が流れはじめる。この時流れる電流は、出力容量１００２に蓄えられていた電荷が転送されるものである。
【００８１】
電荷転送原理により、節点１００５の電位は上昇し、出力節点となるＮ型ＭＯＳトランジスタ１００３のドレイン電圧は減少する。節点１００５の電位が上昇することにより、蓄積容量１００１の容量結合により節点１００８の電位が上昇する。同時に、Ｎ型ＭＯＳトランジスタ１００３のドレイン電極電位が減少することにより、Ｎ型ＭＯＳトランジスタ１００３のドレイン電極に接続されているＰ型ＭＯＳトランジスタ１００７のゲート電極の電位も減少する。その結果、Ｐ型ＭＯＳトランジスタ１００７のゲート・ソース間電位差の絶対値は増大し、Ｐ型ＭＯＳトランジスタ１００７が再びオンする。
【００８２】
電流が流れて節点１００８の電荷が放電され節点１００８の電位が減少する。節点１００８の電位の減少により、蓄積容量１００１の容量結合で節点１００５の電位も減少し、結果としてＮ型ＭＯＳトランジスタのゲート・ソース電位差を更に増大させ、電荷転送が一層促進される。以上のような正帰還により、出力節点であるＮ型ＭＯＳトランジスタ１００３のドレイン電極の電位は急速に減少する。Ｎ型ＭＯＳトランジスタ１００３のドレイン電極の電位と節点１００５との電位差が無くなったところで正帰還による電圧変化が停止する。
【００８３】
つまり、この回路は、入力端子の微小な正の電圧変化を検出し、一重の正帰還ループにより高速に増幅して大きな負の電位変化として出力に取り出す回路である。
【００８４】
回路動作から明らかなように、回路に定常的な直流電流は流れない。低消費電力で電圧増幅が可能である。
【００８５】
また、Ｎ型ＭＯＳトランジスタ１００３やＰ型ＭＯＳトランジスタ１００７のデバイスパラメータ、たとえばしきい値ＶTHNやＶTHPがたとえ変動しても、増幅作用には影響を与えない。つまり、素子特性のばらつきを補正する機能を持っている。
【００８６】
本実施例においては、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いたが、反対であっても良い事は言うまでもない。その場合、入力信号の負の変化を増幅し大きな正の電位変化として出力する回路となる。また、出力容量１００２は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっているが、実際に容量を設けても良い事は言うまでもない。さらに、ＭＯＳトランジスタのゲート・ソース間電圧を変化させる手法として、Ｎ型ＭＯＳトランジスタ１００３のゲート電位を直接変化させる機構を採ったが、別の機構でも良く、例えば、Ｎ型ＭＯＳトランジスタ１００３のドレイン電極と接続されたＰ型ＭＯＳトランジスタ１００７のゲート電位を容量を介して変化させる機構でも良い。蓄積容量１００１のリセットとして節点１００５を接地、節点１００８を電源電圧ＶDDに接続するように構成したが、必ずしもそうする必要は無く、それぞれのＭＯＳトランジスタのゲート・ソース間電位の絶対値が、それぞれのしきい値の絶対値より大きくなるように適当な電圧を印加しても良い。また、プリチャージ電源として、電源電圧の半分の電圧の電源を用いたが他の電圧でも良いことは言うまでもない。Ｎ型ＭＯＳトランジスタ１００３のソース電極と蓄積容量１００１の端子１００５の間及びＰ型ＭＯＳトランジスタ１００７のドレイン電極とプリチャージ電源ＶPRの間に接続スイッチ１００４および１０１０を挿入してあるが、これは、リセット期間に貫通電流が流れるのを防ぐためであり、ＭＯＳトランジスタのソース側、ドレイン側のどちら側に挿入しても良く、貫通電流による電力消費の増大が無視できれば無くても良い。
【００８７】
（実施例６）
図１１は、本発明の第６の実施例を示す回路の構成図である。第１のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ１１０１、第２のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ１１０２を用いた２重帰還ループを持つ第１の回路１１０３と、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ１１０４、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ１１０５を用いた２重帰還ループを持つ第２の回路１１０６が、第１の回路１１０３のＰ型ＭＯＳトランジスタ１１０１のドレイン電極と、第２の回路１１０６のＮ型ＭＯＳトランジスタ１１０４のドレイン電極が節点１１０７において接続され、出力端子となっている。
【００８８】
第１の回路１１０３および第２の回路１１０６の詳細な動作は、実施例４と同様なので省略する。増幅期間における入力の正の電位変化に対しては、第２の回路１１０６が動作し、出力となるＮ型ＭＯＳトランジスタ１１０４のドレイン電極の電位を大きく負の方向に変化させようとする。このとき第１の回路１１０３は、正の入力信号変化に対して不応となり出力端子となるＰ型ＭＯＳトランジスタ１１０１のドレイン電極は、ほぼ電気的にフローティングとなる。したがって、共通の出力端子１１０７は、第２の回路に引っ張られ、大きな負の出力変化を生ずる。
【００８９】
逆に、増幅期間における入力の負の電位変化に対しては、第１の回路１１０３が動作し、出力となるＰ型ＭＯＳトランジスタ１１０１のドレイン電極の電位を大きく正の方向に変化させようとする。このとき第２の回路１１０６は、負の入力信号変化に対して不応となり出力端子となるＮ型ＭＯＳトランジスタ１１０４のドレイン電極は、ほぼ電気的にフローティングとなる。したがって、共通の出力端子１１０７は、第１の回路に引っ張られ、大きな正の出力変化を生ずる。
【００９０】
つまり、本実施例の回路は、増幅期間における入力信号の正及び負の電位変化を増幅し、大きな振幅の反転信号を出力する回路である。
【００９１】
回路動作から明らかなように、回路に定常的な直流電流は流れない。低消費電力で電圧増幅が可能である。
【００９２】
また、第１の回路１１０３および第２の回路１１０６内の各ＭＯＳトランジスタのデバイスパラメータ、たとえばしきい値がたとえ変動しても、増幅作用には影響を与えない。つまり、素子特性のばらつきを補正する機能を持っている。
【００９３】
図１２は、本実施例の回路の動作波形を示している。上図の１２０１は入力の電位変化、下図の１２０２は出力節点の電位変化を示している。１回目の増幅期間の時、入力の電位を２．５Ｖから＋５ｍＶ変化させている。これにより、第２の回路１１０６のＮ型ＭＯＳトランジスタ１１０４が活性化され、電荷転送が始まり、出力節点１１０７の電位が減少する。この変化は、Ｐ型ＭＯＳトランジスタ１１０５に伝達され、帰還ループによって大きく増幅される。やがて、出力節点１１０７の電位が１２０２で示されるように大きく約−６５０ｍＶ変化して、Ｎ型ＭＯＳトランジスタのソース・ドレイン間電位差が無くなったところで飽和している。２回目の増幅期間には、入力節点の電位を２．５Ｖから−５ｍＶ変化させている。これにより、出力節点の電位１２０２は、大きく約＋７２０ｍＶ変化して飽和している。増幅率としては、１００以上となっている。
【００９４】
図１３は、本実施例のＣＭＯＳ電荷転送正帰還増幅回路の動作に対する、デバイス特性のゆらぎの影響を調べた結果である。第２の回路１１０６のＮ型ＭＯＳトランジスタ１１０４のしきい値ＶTHNが±１００ｍＶ変動したときの回路の入力オフセット電圧の変動を１３０１に、第２の回路１１０６のＰ型ＭＯＳトランジスタ１１０５のしきい値ＶTHPが±１００ｍＶ変動したときの回路の入力オフセット電圧の 変動を１３０２に示してある。ここで、入力オフセット電圧とは、増幅期間において、出力電位変化をゼロに留める為に入力節点に与えなければならない電位変化であり、理想的にはゼロである。しかし、回路内の素子特性のアンバランス等により有限の入力オフセット電圧が存在し、素子特性ばらつきを補正する機構を持たない回路は、回路内の素子特性のばらつきにより入力オフセット電圧も揺らいでしまう。図１３を見ると、±１００ｍＶのしきい値変動に対し、入力オフセット電圧は高々±１ｍＶ以下しか変化してない。本発明のＣＭＯＳ電荷転送正帰還増幅回路が、素子特性のゆらぎを補正する機能を持っていることがわかる。
【００９５】
本実施例においては、第１の回路１１０３および第２の回路１１０６として、実施例４で示した様な２重帰還ループを持った回路を使用したが、別の回路でも良く、例えば、実施例５で示したような１重の帰還ループを持つ回路でも良い。また、出力容量は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっているが、実際に容量を設けても良い事は言うまでもない。さらに、ＭＯＳトランジスタのゲート・ソース間電圧を変化させる手法として、第１の回路１１０３のＰ型ＭＯＳトランジスタ１１０１のゲート電位を容量を介して変化させ、第２の回路１１０６のＮ型ＭＯＳトランジスタ１１０４のゲート電位を容量を介して変化させる機構を採ったが、別の機構でも良く、例えば、出力端子１１０７に容量を介して入力信号を印加し、第１の回路１１０３のＮ型ＭＯＳトランジスタ１１０２のゲート電位を変化させ、第２の回路１１０６のＰ型ＭＯＳトランジスタ１１０５のゲート電位を変化させる機構でも良い。同様に、回路の入力端子と出力端子を入れ替えても良い。さらに、第１の回路１１０３のＮ型ＭＯＳトランジスタ１１０２のドレイン電極と、第２の回路１１０６のＰ型ＭＯＳトランジスタ１１０５のドレイン電極を接続して共通の端子としても良い。
【００９６】
本実施例では、第１の回路１１０３のＰ型ＭＯＳトランジスタ１１０１のドレイン電極と、第２の回路１１０６のＮ型ＭＯＳトランジスタ１１０４のドレイン電極が節点１１０７において直接接続され、共通の出力端子とする構成を採っているが、別の出力構成でも良く、例えば、第１の回路１１０３のＰ型ＭＯＳトランジスタ１１０１のドレイン電極と節点１１０７間、及び第２の回路１１０６のＮ型ＭＯＳトランジスタ１１０４のドレイン電極と節点１１０７間にそれぞれ結合容量を配し、容量的に接続された出力端子としても良い。
【００９７】
（実施例７）
図１４は、本発明の第７の実施例を示す回路の構成図である。この回路は、電荷転送正帰還増幅回路の出力にダイナミックラッチ回路を接続し、かつ入力部には入力サンプリング回路を接続して構成した電圧比較器である。
【００９８】
図において、１４０１は、第１のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを用いた２重帰還ループを持つ第１の回路と、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いた２重帰還ループを持つ第２の回路が、第１の回路のＮ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＰ型ＭＯＳトランジスタのドレイン電極が接続されて入力端子となり、第１の回路のＰ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＮ型ＭＯＳトランジスタのドレイン電極が接続されて出力端子となっている電荷転送正帰還増幅回路である。１４０２は第１の入力切り替えスイッチ、１４０３は第２の入力切り替えスイッチ、１４０４は入力サンプリング容量、１４０５はプリチャージスイッチである。１４０６は電荷転送正帰還増幅回路１４０１の入力端子である。１４０７はダイナミックラッチ回路である。ダイナミックラッチ回路１４０７の内部では、１４０８は第１のＮ型ＭＯＳトランジスタ、１４０９は第１のＰ型ＭＯＳトランジスタ、１４１０は第２のＮ型ＭＯＳトランジスタ、１４１１は第２のＰ型ＭＯＳトランジスタであり、１４１２は第１のラッチ制御スイッチ、１４１３は第２のラッチ制御スイッチである。１４１４は、電荷転送正帰還増幅回路１４０１の出力とダイナミックラッチ１４０７の入力の接続・切り放しを制御するスイッチである。１４１５は、ダイナミックラッチ１４０７の他方の入力端子と参照電圧として用いるＶPRとの接続・切り放しを制御するスイッチである。
【００９９】
ダイナミックラッチ１４０７も、電荷転送正帰還増幅回路１４０１と同じく３期間で一周期の動作のため、それらを組み合わせた本実施例の比較器も３期間で動作する。
【０１００】
第１期間では、電荷転送正帰還増幅回路１４０１はリセット動作、ダイナミックラッチ１４０７はラッチ動作を行う。すなわち、ダイナミックラッチ１４０７においては、スイッチ１４１４および１４１５がオフとなり、ダイナミックラッチ回路が切り離される。ダイナミックラッチ回路内のラッチ制御スイッチ１４１２および１４１３がオンとなり、前の周期で入力されていた信号を増幅し、出力が接地電位か電源電位に変位して安定化する。
【０１０１】
第２期間では、電荷転送正帰還増幅回路１４０１はプリチャージ動作、ダイナミックラッチ１４０７はリセット動作を行う。このとき、入力切り替えスイッチ１４０２はオン、１４０３はオフ、プリチャージスイッチ１４０５はオンである。したがって、入力サンプリング容量１４０４の両端には、比較器の入力信号ＶINとプリチャージ電圧ＶPRが印加される。電荷転送正帰還増幅回路１４０１の入力端子１４０６、つまり、電荷転送正帰還増幅回路内の第１の回路のＰ型ＭＯＳトランジスタと第２の回路のＮ型ＭＯＳトランジスタのゲート電極にもプリチャージ電圧ＶPRが印加され、電荷転送正帰還増幅回路のプリチャージが行われる。一方、スイッチ１４１４および１４１５はオン、ダイナミックラッチ１４０７内のラッチ制御スイッチ１４１２および１４１３はオフとなり、ダイナミックラッチの両入力端子がプリチャージ電圧ＶPRでリセットされる。
【０１０２】
第３期間では、電荷転送正帰還増幅回路１４０１は増幅動作、ダイナミックラッチ１４０７は入力転送動作を行う。まず、プリチャージスイッチ１４０５がオフになり、電荷転送正帰還増幅回路１４０１の入力端子１４０６がフローティング状態になる。入力切り替えスイッチ１４０２がオフ、１４０３がオンとなり、入力サンプリング容量１４０４には参照電圧ＶREFが印加されることになる。このとき、この参照信号ＶREFと第２期間で印加されていた入力信号ＶINとの電位差が、入力サンプリング容量１４０４と、電荷転送正帰還増幅回路の入力容量で容量分割され、入力端子１４０６に電位変化として現れる。入力サンプリング容量１４０４の容量を電荷転送正帰還増幅回路の入力容量に比べて十分大きくとると、入力端子１４０６には、参照信号ＶREFと入力信号ＶINとの電位差にほぼ等しい電位変化が生じる。この入力端子の電位変化により電荷転送正帰還増幅回路１４０１内で電圧増幅が行われ、その出力がスイッチ１４１４を通してダイナミックラッチ１４０７の一方の入力端子に転送される。他方の入力端子には、スイッチ１４１５を通してプリチャージ電圧が印加され続けているので、ダイナミックラッチ１４０７の２つの入力端子間に電位差が生じることになる。この電位差は、次の周期の第１期間で、ダイナミックラッチのラッチ動作を通して増幅され、入力信号ＶINと参照信号ＶREFのどちらが大きかったかが出力される。
【０１０３】
以上の３期間で構成される周期を繰り返すことにより、周期的に連続して電圧比較が行われる。
【０１０４】
これまでの実施例で示したように、電荷転送正帰還増幅回路は、素子特性ゆらぎの影響を受けずに電圧増幅が可能である。したがって、ダイナミックラッチに入力オフセット電圧があり、かつそれが回路間でばらついていたとしても、電荷転送正帰還増幅回路を前段に接続した本実施例の電圧比較器は、実質的に入力オフセット電圧のばらつきを小さくできるため、高い比較精度が得られる。高分解能Ａ／Ｄ変換器に応用可能である。
【０１０５】
また、電荷転送正帰還増幅回路１４０１およびダイナミックラッチ１４０７は、共に定常的な貫通電流を流さないため、本実施例の電圧比較器は消費電力が極めて小さいという特徴を持っている。
【０１０６】
なお、本実施例においては、電荷転送正帰還増幅回路として、第１のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを用いた２重帰還ループを持つ第１の回路と、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いた２重帰還ループを持つ第２の回路が、第１の回路のＮ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＰ型ＭＯＳトランジスタのドレイン電極が接続されて入力端子となり、第１の回路のＰ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＮ型ＭＯＳトランジスタのドレイン電極が接続されて出力端子となっている電荷転送正帰還増幅回路を用いたが、他の電荷転送正帰還増幅回路でもよく、例えば、第１のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを用いた１重帰還ループを持つ第１の回路と、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いた１重帰還ループを持つ第２の回路が、第１の回路のＰ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＮ型ＭＯＳトランジスタのドレイン電極が接続され、出力端子となっている電荷転送正帰還増幅回路を用いてもよく、または実施例３で示した電荷転送正帰還増幅回路等でも良いことは言うまでもない。
【０１０７】
また、ラッチ回路として定常電流を流さない典型的なダイナミックラッチ回路を用いたが、他のものでも良く、例えば電流制御型のラッチセンスアンプ回路やインバータたすき掛け形式の典型的なラッチ回路等でも良い。また、本実施例においては、入力サンプリング容量１４０４に、第２期間で入力信号ＶINが、第３期間で参照信号ＶREFが印加されているが、用途によっては逆でも良いことは言うまでもない。第１期間で入力サンプリング容量１４０４に印加される信号は、入力信号ＶINでも参照信号ＶREFでも良く、あるいは何も印加しなくても良い。
【０１０８】
（実施例８）
図１５は、本発明の第８の実施例を示す回路の構成図である。この回路は、複数のメモリ素子が接続されたビットラインを入力とする電荷転送正帰還増幅回路を用いて、選択されたメモリ素子のデータによるビットラインの微小な電位変化を増幅して出力するセンスアンプ回路を構成したものである。
【０１０９】
図において、１５０１は、第１のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを用いた１重帰還ループを持つ第１の回路と、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いた１重帰還ループを持つ第２の回路が、第１の回路のＰ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＮ型ＭＯＳトランジスタのドレイン電極が接続されて出力端子となっている電荷転送正帰還増幅回路である。第１の回路のＰ型ＭＯＳトランジスタのゲート電極と第２の回路のＮ型ＭＯＳトランジスタのゲート電極は接続され、入力端子となっている。１５０２はダイナミックメモリのメモリセルであり、ＭＯＳトランジスタスイッチ１５０３と蓄積容量１５０４から構成されている。ＭＯＳトランジスタスイッチ１５０３のゲート電極は、ワードライン１５０５に接続されている。複数のメモリセルがつながる１５０６は、ビットラインであり、電荷転送正帰還増幅回路１５０１の入力端子と接続されている。ビットラインは、プリチャージスイッチ１５０７を介して適宜プリチャージされる機構を有している。電荷転送正帰還増幅回路の出力は、ラッチ回路１５０８に接続され、最終的にデジタル信号が出力される。
【０１１０】
電荷転送正帰還増幅回路１５０１の詳細な動作は、これまでの実施例と同様なので省略する。
【０１１１】
電荷転送正帰還増幅回路１５０１のプリチャージ期間にあわせて、ビットライン１５０６のプリチャージスイッチ１５０７もオンし、ビットライン１５０６を電源電圧の半分に設定されたプリチャージ電圧ＶPRでプリチャージする。
【０１１２】
次に、電荷転送正帰還増幅回路が増幅期間に移行するタイミングに合わせて、プリチャージスイッチ１５０７がオフすると共に、ビットライン１５０６に接続された複数のメモリセルのどれか一つのセルにつながるワードラインが活性化され、セル内のＭＯＳトランジスタスイッチがオンし、蓄積容量とビットライン１５０６を接続する。蓄積容量に予め電荷が蓄積されてない場合（０が書き込まれていた場合）、ＭＯＳトランジスタスイッチのオンにより電荷がビットライン１５０６から流れ込む。ビットライン１５０６に付随する非常に大きな寄生容量と、蓄積容量の間で電荷分配が行われビットライン１５０６の電位が僅かに減少する。この電位変化が電荷転送正帰還増幅回路１５０１に入力され、正帰還により反転増幅され、非常に大きな正の信号変化として出力され、電荷転送正帰還増幅回路の後段に接続されるラッチ回路１５０８によりデジタル信号として１がラッチされ、選択されたメモリセルの内容が反転信号として読み出されたことになる。
【０１１３】
逆に、蓄積容量が予め電源電圧で充電され電荷が蓄積されている場合（１が書き込まれていた場合）、ＭＯＳトランジスタスイッチのオンにより電荷が蓄積容量からビットライン１５０６へ流れ込む。ビットライン１５０６に付随する非常に大きな寄生容量と、蓄積容量の間で電荷分配が行われビットライン１５０６の電位が僅かに増加する。この電位変化が電荷転送正帰還増幅回路１５０１に入力され、正帰還により反転増幅され、非常に大きな負の信号変化として出力され、電荷転送正帰還増幅回路の後段に接続されるラッチ回路１５０８によりデジタル信号として０がラッチされ、選択されたメモリセルの内容が反転信号として読み出されたことになる。
【０１１４】
本実施例に示されるように、電荷転送正帰還増幅回路をセンスアンプとして用いることにより、ビットラインの微小な電位変化を高速にかつ高精度で非常に大きな電圧に増幅することができ、かつ消費電力を小さく抑えることができる。
【０１１５】
なお、本実施例においては、電荷転送正帰還増幅回路として、第１のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを用いた１重帰還ループを持つ第１の回路と、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いた１重帰還ループを持つ第２の回路が、第１の回路のＰ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＮ型ＭＯＳトランジスタのドレイン電極が接続されて出力端子となっている電荷転送正帰還増幅回路を用いたが、他の電荷転送正帰還増幅回路でもよく、例えば、実施例６や実施例７で示した電荷転送正帰還増幅回路でも良いことは言うまでもない。
【０１１６】
また、電荷転送正帰還増幅回路およびビットラインのプリチャージ電源として、電源電圧の半分の電圧の電源を用いたが他の電圧でも良いことは言うまでもない。メモリセルとして、蓄積容量とスイッチＭＯＳトランジスタからなるダイナミックメモリセルを例に挙げたが、他の構造のメモリセルでも良く例えばスタティックメモリセルや不揮発性メモリセルでも良いことは言うまでもない。
【０１１７】
（実施例９）
図１６は、本発明の第９の実施例を示す回路の構成図である。この回路は、電荷転送正帰還増幅回路を対称構造にして精度を向上し、ダイナミックラッチ回路を接続し、かつ入力部には入力サンプリング回路を接続して構成した電圧比較器である。
【０１１８】
実施例７（図１４）で示した電荷転送正帰還増幅回路は、実施例４（図９）で示した単極性（入力電圧変化の極性が正か負かどちらか一方に限られるもの）電荷転送正帰還増幅回路を左右ひっくり返して組み合わせた回路と見なすことができる。つまり１つ目の単極性電荷転送増幅回路の入力と出力を、それぞれ２つ目の単極性電荷転送増幅回路の出力と入力に接続した回路である。そして、２つの単極性電荷転送増幅回路を接続した２つの節点の内、片方を入力、他方を出力と見なして、入力側には入力サンプリング回路、出力側にはダイナミックラッチ回路を接続したものである。本来、同じ単極性電荷転送増幅回路の入出力をひっくり返して接続した２つの節点は等価であるので、どちらを入力に、あるいは出力にしても構わない。言い換えれば、入出力を区別する必要はない。
【０１１９】
本実施例では、双方の節点を、入出力共通の節点として差動型の電荷転送増幅回路を構成したものである。
【０１２０】
図１６において、１６０１及び１６０２は単極性電荷転送増幅回路であり、差動節点１６０３および１６０４に対して相補的に結合している。本実施例では、単極性電荷転送増幅回路において、実施例４や実施例７と異なり、貫通電流を防ぐための接続スイッチがＭＯＳトランジスタのドレイン側に設けられている。１６０５は、実施例７でも用いたダイナミックラッチ回路である。１６０６、１６０７は、それぞれ差動接点１６０３、１６０４をプリチャージ電源ＶPRと接続するプリチャージスイッチである。１６０８および１６０９は、第１の入力サンプリング容量１６１０を介して入力信号ＶIN +や基準信号ＶREF +を差動接点１６０３に伝達するための入力切り替えスイッチである。１６１１および１６１２は、第２の入力サンプリング容量１６１３を介して反転入力信号ＶIN -や反転基準信号ＶREF -を差動接点１６０４に伝達するための入力切り替えスイッチである。入力切り替えスイッチ１６１１は同１６０８と同相で動作し、同１６１２は同１６０９と同相で動作する。その他の回路構成、および動作の詳細は実施例７と同様なので省略する。
【０１２１】
本実施例においては、２つの差動接点１６０３、１６０４に対して回路構成が完全に対称である。したがって、実施例６で主じていたオフセット電圧の全体的なシフト（図１３の１３０２で示されるＭＯＳトランジスタのしきい値変動による電荷転送正帰還増幅回路のオフセット電圧の変動のグラフで、ＭＯＳトランジスタのしきい値変動がゼロの時のオフセット電圧約０．９５ｍＶ。これは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタの電流−電圧特性が完全には対称でなく、その影響が、電荷転送正帰還増幅回路の対称構造となっていない入出力節点に異なる影響を与えるために発生する）を防止することができ、電荷転送正帰還増幅回路の精度を向上することが可能となっている。
【０１２２】
なお、本実施例においては、単極性電荷転送増幅回路において、貫通電流を防ぐための接続スイッチがＭＯＳトランジスタのドレイン側に設けられているが、実施例４や実施例７と同様にＭＯＳトランジスタのソース側に設けても良いことは言うまでもない。また、ラッチ回路として定常電流を流さない典型的なダイナミックラッチ回路を用いたが、他のものでも良く、例えば電流制御型のラッチセンスアンプ回路やインバータたすき掛け形式の典型的なラッチ回路等でも良い。
【０１２３】
【発明の効果】
本発明では、直流電流を流さないで電荷転送原理により電圧増幅が可能となる。また、素子特性の揺らぎに対して動作特性が影響を受けにくい特徴を持つ。ダイナミックラッチ回路の前段に配置することによって、実効的にダイナミックラッチ回路のオフセット電圧のばらつきを小さくすることができ、高精度の低消費電力比較器が実現できる。Ａ／Ｄコンバータに応用すれば、低電力の高精度Ａ／Ｄコンバータが実現できる。
【０１２４】
本発明では、ソースフォロアによる電荷転送機構および正帰還機構により、高速にかつ高増幅率で電圧増幅が可能となる。直流電流を流さないで電圧増幅が可能となり、また、素子特性の揺らぎに対して動作特性が影響を受けにくい特徴を持つ。
【０１２５】
本発明の電荷転送正帰還増幅回路をダイナミックラッチ回路の前段に配置することによって、実効的にダイナミックラッチ回路のオフセット電圧のばらつきを小さくすることができ、高精度低消費電力の電圧比較器が実現できる。
【０１２６】
また、Ａ／Ｄコンバータに応用すれば、低電力の高精度Ａ／Ｄコンバータが実現できる。さらに、メモリ回路のセンスアンプに応用すれば、高速高精度の低消費電力センスアンプが実現できる。
【図面の簡単な説明】
【図１】実施例１の電荷電送増幅回路を示す構成図である。
【図２】実施例２の電荷電送増幅回路を示す構成図である。
【図３】実施例２の電荷電送増幅回路の動作波形を示すグラフである。
【図４】実施例２のＣＭＯＳ電荷転送増幅回路のしきい値変動に対する入力オフセット電圧の関係を示すグラフである。
【図５】実施例３を示す電圧比較器のを示す回路構成図である。
【図６】電圧比較器のオフセット電圧のばらつき頻度を示すグラフである。
【図７】４ビットのＡ／Ｄ変換器の微分非直線性の測定結果を示すグラフである。
【図８】４ビットＡ／Ｄ変換器の消費電力と変換周波数の関係を示すグラフである。
【図９】実施例４の電荷転送正帰還増幅回路を示す回路構成図である。
【図１０】実施例５の電荷転送正帰還増幅回路を示す回路構成図である。
【図１１】実施例６の電荷転送正帰還増幅回路を示す回路構成図である。
【図１２】実施例６の電荷転送正帰還増幅回路の動作波形を示すグラフである。
【図１３】実施例６の電荷転送正帰還増幅回路の動作に対するデバイス特性のゆらぎの影響を示すグラフである。
【図１４】本発明の電圧比較器を示す回路構成図である。
【図１５】本発明のセンスアンプを示す回路構成図である。
【図１６】実施例９の電荷転送正帰還振幅回路を示す回路構成図である。
【図１７】従来のダイナミックラッチ電圧比較器を示す回路である。
【符号の説明】
１０１ 蓄積容量（第１の容量）、
１０２ 出力容量（第２の容量）、
１０３ Ｎ型ＭＯＳトランジスタ、
１０４ 節点、
１０５ 蓄積容量のリセット用スイッチ、
１０６ 出力節点、
１０７ プリチャージ用スイッチ、
１０８ 入力節点、
２０１、２０２ 蓄積容量（第１の容量）、
２０３ 出力容量（第２の容量）、
２０４ Ｎ型ＭＯＳトランジスタ、
２０５ スイッチ、
２０６ 節点、
２０７ リセット用スイッチ、
２０８ Ｐ型ＭＯＳトランジスタ、
２０９ スイッチ、
２１０ 節点、
２１１ リセット用スイッチ、
２１２ 出力節点、
２１３ プリチャージ用スイッチ、
２１４ 入力節点、
３０１ 入力節点、
３０２ 出力節点、
３０３ Ｎ型ＭＯＳトランジスタを流れる電流変化、
３０４ Ｐ型ＭＯＳトランジスタを流れる電流変化、
５０１ ＣＭＯＳ電荷転送増幅回路、
５０２ 第１の入力切り替えスイッチ、
５０３ 第２の入力切り替えスイッチ、
５０４ 入力サンプリング容量、
５０５ プリチャージスイッチ、
５０６ ＣＭＯＳ電荷転送増幅回路、
５０７ ダイナミックラッチ回路、
５０８ 第１のＮ型ＭＯＳトランジスタ、
５０９ 第１のＰ型ＭＯＳトランジスタ、
５１０ 第２のＮ型ＭＯＳトランジスタ、
５１１ 第２のＰ型ＭＯＳトランジスタ、
５１２ 第１のラッチ制御スイッチ、
５１３ 第２のラッチ制御スイッチ、
５１４ 制御するスイッチ、
５１５ 制御するスイッチ、
９０１ 蓄積容量、
９０２ 出力容量、
９０３ 入力容量、
９０４ Ｎ型ＭＯＳトランジスタ、
９０５、９０９ 接続スイッチ、
９０６、９１０ 節点、
９０７、９１１ リセット用スイッチ、
９０８ Ｐ型ＭＯＳトランジスタ、
９１２、９１３ プリチャージ用スイッチ、
１００１ 蓄積容量、
１００２ 出力容量、
１００３ Ｎ型ＭＯＳトランジスタ、
１００４、１０１０ 接続スイッチ、
１００５、１００８ 節点、
１００６、１００９ リセット用スイッチ、
１００７ Ｐ型ＭＯＳトランジスタ、
１０１１ プリチャージ用スイッチ、
１１０１ Ｐ型ＭＯＳトランジスタ、
１１０２ Ｎ型ＭＯＳトランジスタ、
１１０３ 第１の回路、
１１０４ Ｎ型ＭＯＳトランジスタ、
１１０５ Ｐ型ＭＯＳトランジスタ、
１１０６ 第２の回路３０６、
１１０７ 節点、
１２０１ 入力の電位変化、
１２０２ 出力節点の電位変化、
１３０１、１３０２ 入力オフセット電圧の変動、
１４０１ 電荷転送正帰還増幅回路、
１４０２、１４０３ 入力切り替えスイッチ、
１４０４ 入力サンプリング容量、
１４０５ プリチャージスイッチ、
１４０６ 入力端子、
１４０７ ダイナミックラッチ回路、
１４０８、１４１０ Ｎ型ＭＯＳトランジスタ、
１４０９、１４１１ 第１のＰ型ＭＯＳトランジスタ、
１４１２、１４１３ ラッチ制御スイッチ、
１４１４、１４１５ スイッチ、
１５０１ 電荷転送正帰還増幅回路、
１５０２ ダイナミックメモリのメモリセル、
１５０３ スイッチ、
１５０４ 蓄積容量、
１５０５ ワードライン、
１５０６ ビットライン、
１５０７ プリチャージスイッチ、
１５０８ ラッチ回路、
１６０１、１６０２ 電荷転送正帰振幅回路、
１６０３、１６０４ 作動接点、
１６０５ ダイナミックラッチ回路、
１６０６、１６０７ プリチャージスイッチ、
１６０８、１６０９、１６１１、１６１２ 入力切替スイッチ、
１６１０ 第１の入力サンプリング容量、
１６１３ 第２の入力サンプリング容量。
【発明属する技術分野】
本発明は、高精度な増幅が可能な電荷転送増幅回路、電圧比較器路及びセンスアンプに係る。
【０００２】
【従来の技術】
アナログ信号をデジタル信号に変換する回路であるＡ／Ｄコンバータは、諸量がすべてアナログ信号であるリアルワールドとデジタル量であるコンピュータワールドを繋ぐインターフェースとして欠くことができない重要な回路である。特に近年、情報端末機器の小型化・携帯化が進行しており、Ａ／Ｄコンバータに対しても低消費電力化の要求が強くなってきている。
【０００３】
一般的なＡ／Ｄコンバータは、比較器としてチョッパー型のＣＭＯＳインバータか、差動アンプを用いており、定常的な直流電流（チョッパー型のオートゼロ電流、差動アンプのバイアス電流）が流れることから消費電力を増大させていた。
低消費電力化のため、この部分に定常的な電力消費のないダイナミックラッチ（センスアンプ）電圧比較器回路（図１７参照）を用いたＡ／Ｄコンバータが開発されている。
【０００４】
しかし、このダイナミックラッチ回路は、しきい値等の素子特性の揺らぎをキャンセルする機構を持たないため、比較器として用いた場合にオフセット電圧のばらつきが発生し、比較精度が悪く、高精度のＡ／Ｄコンバータには応用できなかった。
【０００５】
【発明が解決しようとする課題】
そこで本発明は、素子特性の揺らぎをキャンセルし、定常電流を流さないで電圧増幅を行う半導体回路を実現し、ダイナミックラッチ回路のオフセット電圧ばらつきを実効的に小さくして、高精度の低消費電力Ａ／Ｄコンバータを提供することを目的としている。
【０００６】
さらに、本発明では、より高速動作が可能でかつ増幅率も大きく、消費電力も小さい電圧増幅回路を実現し、高精度の低消費電力Ａ／Ｄコンバータ用電圧比較器を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明の電荷転送増幅回路は、ＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース電極およびドレイン電極にそれぞれ接続された第１の容量および第２の容量と、前記第１の容量の両端子間と前記第２の容量の両端子間をそれぞれ所定の電位差に設定する手段と、前記ＭＯＳトランジスタのゲート・ソース間電位差を外部より変化せしめる手段とを有し、前記第１の容量を前記第２の容量よりも大きくし前記第１の容量の前記ＭＯＳトランジスタのゲート電極に接続されていない側の電位を変化させて電圧増幅を行うことを特徴とする。
【０００８】
本発明の他の電荷転送増幅回路は、ＰＭＯＳトランジスタと、ＰＭＯＳトランジスタのソース電極に実質的に接続された第１の容量と、前記第１の容量の両端子間をそれぞれ適宜所定の電位差に設定したり解放したりする手段と、前記ＰＭＯＳトランジスタのゲート・ソース間電位差を適宜外部より変化せしめる手段とを有する第１の回路と、
ＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタのソース電極に実質的に接続された第１の容量と、前記第１の容量の両端子間を適宜所定の電位差に設定したり解放したりする手段と、前記ＮＭＯＳトランジスタのゲート・ソース間電位差を適宜外部より変化せしめる手段とを有する第２の回路とからなり、
前記第１の回路と前記第２回路とが前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのドレイン電極において接続され、該ドレイン電極に実質的に接続された第２の容量の両端子間を適宜所定の電位差に設定したり解放したりする手段が設けられ、さらに前記第１の回路及び第２の回路における第１の容量のいずれも前記第２の容量よりも大きくしたことを特徴とする。
【０００９】
本発明の電圧比較器は、上記本発明の電荷転送増幅回路の前記ドレイン電極にダイナミックラッチ回路を接続したことを特徴とする。
【００１０】
本発明の電荷転送正帰還増幅回路は、
第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタとは反対導電型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソース電極と前記第２のＭＯＳトランジスタのソース電極間に接続された蓄積容量と、
該蓄積容量の両端子をリセット期間においてそれぞれ適宜所定の電位に設定する手段と、
前記第２のＭＯＳトランジスタのゲート電極と前記第１のＭＯＳトランジスタのドレイン電極とを接続する手段及び前記第１のＭＯＳトランジスタのドレイン電極を前記リセット期間に後続するプリチャージ期間において適宜所定の電位に設定し該プリチャージ期間に後続する増幅期間において解放する手段、又は／並びに前記第１のＭＯＳトランジスタのゲート電極と前記第２のＭＯＳトランジスタのドレイン電極とを接続する手段及び前記第２のＭＯＳトランジスタのドレイン電極を前記プリチャージ期間において適宜所定の電位に設定し前記増幅期間において解放する手段と、
前記増幅期間において電圧が変化する入力信号に応じて前記第１のＭＯＳトランジスタのゲート・ソース間電圧又は／及び前記第２のＭＯＳトランジスタのゲート・ソース間電圧を変化させる機構と、
を有することを特徴とする。
【００１１】
本発明の電圧比較器は、本発明の電荷転送正帰還増幅回路において、プリチャージ期間において適宜所定の電位に設定し増幅期間において解放する手段が設けられた節点の少なくとも一つを出力とし、前記節点に直接又は容量を介してラッチ回路を接続したことを特徴とする。
【００１２】
さらに、本発明のセンスアンプは、本発明の電荷転送正帰還増幅回路の入力に、複数のメモリ素子が接続されたビットラインが接続されたことを特徴とする。
【００１３】
【実施例】
以下に実施例を挙げ本発明を詳細に説明するが、本発明がこれらの実施例に限定されるものではないことはいうまでもない。
【００１４】
（実施例１）
図１は、本発明の第１の実施例を示す回路の構成図である。この回路は、Ｎ型ＭＯＳトランジスタを用いた電荷転送増幅回路である。図において１０１は容量がＣTの蓄積容量（第１の容量）、１０２は容量ＣOの出力容量（第２の容量）である。出力容量１０２は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっている。１０３はＮ型ＭＯＳトランジスタで、そのソース電極は節点１０４で蓄積容量１０１および蓄積容量１０１のリセット用スイッチ１０５と接続されている。Ｎ型トランジスタ１０３のドレイン電極は、出力節点１０６で出力容量１０２およびプリチャージ用スイッチ１０７と接続されている。Ｎ型トランジスタ１０３のゲート電極は、入力節点１０８となっている。
【００１５】
回路は３段階で動作する。第１段階はリセット段階で、蓄積容量１０１のリセットが行われる。スイッチ１０５がオンし、節点１０４が接地され、蓄積容量１０１がリセットされる。別の表現では蓄積容量１０１の電荷が放電される。
【００１６】
第２段階はプリチャージ段階である。スイッチ１０５がオフし、スイッチ１０７がオンする。Ｎ型ＭＯＳトランジスタ１０３のゲート電極、つまり回路の入力節点１０８には電圧ＶGが印加されているものとする。この時、出力容量１０２がプリチャージ電圧ＶPRでプリチャージされると共に、電流がＮ型トランジスタ１０３を通して流れ、蓄積容量１０１の充電（プリチャージ）が開始される。やがて、節点１０４の電位が上昇し、Ｎ型ＭＯＳトランジスタ１０３のゲート・ソース間電位差がＮ型ＭＯＳトランジスタ１０３のしきい値ＶTHと等しくなったところでＮ型ＭＯＳトランジスタ１０３がオフして電流が流れなくなり、蓄積容量１０１のプリチャージが自動的に終了する。このとき、Ｎ型ＭＯＳトランジスタ１０３のソース電極である節点１０４の電位は、ＶG−ＶTHとなる。
【００１７】
第３段階は増幅段階である。スイッチ１０７がオフとなる。スイッチ１０５はオフのままである。このとき、Ｎ型ＭＯＳトランジスタ１０３のゲート電極、つまり回路の入力節点１０８の電位がＶGからΔＶG増えて、ＶG＋ΔＶGになったとする。すると、Ｎ型ＭＯＳトランジスタ１０３のゲート・ソース間電圧がしきい値ＶTHより大きくなるため、Ｎ型ＭＯＳトランジスタ１０３が再びオンし電流が流れはじめる。この時流れる電流は、出力容量１０２に蓄えられていた電荷が転送されるものである。やがて、Ｎ型ＭＯＳトランジスタ１０３のゲート・ソース間電位差がＮ型ＭＯＳトランジスタ１０３のしきい値ＶTHと再び等しくなったところでＮ型ＭＯＳトランジスタ１０３がオフして電流が流れなくなる。この時、Ｎ型ＭＯＳトランジスタ１０３のソース電極である節点１０４の電位は、ＶG−ＶTH＋ΔＶGとなる。つまり、Ｎ型ＭＯＳトランジスタ１０３のゲート電極の電位変化と同じく、プリチャージ段階からΔＶGだけ変化する。この時出力容量１０２から蓄積容量１０１に転送された電荷量はΔＱ＝ＣT・ΔＶGとなる。出力容量１０２からΔＱ＝ＣT・ΔＶGの電荷が減少するため、出力容量の端子電圧、つまり出力節点１０６の電位は、ΔＶO＝−ＣT・ΔＶG／ＣOだけ変化する。つまり、増幅率−ＣT／ＣOの増幅が行われることになる。
【００１８】
回路動作から明らかなように、回路に定常的な直流電流は流れない。低消費電力で電圧増幅が可能である。
【００１９】
また、増幅率の表式からも明らかなように、Ｎ型ＭＯＳトランジスタ１０３のデバイスパラメータ、たとえばしきい値ＶTHがたとえ変動しても、増幅作用には影響を与えない。つまり、素子特性のばらつきを補正する機能を持っている。
【００２０】
本実施例においては、ＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを用いたがＰ型ＭＯＳトランジスタを用いても良い事は言うまでもない。また、出力容量１０２は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっているが、実際に容量を設けても良い事は言うまでもない。さらに、ＭＯＳトランジスタのゲート・ソース間電圧を変化させる手法として、直接ゲート電極の電位を変化させる手法について説明したが、容量等を介して間接的にゲート電極の電位を変化させても良く、また、ゲート電極の電位は固定とし、蓄積容量１０１の接地側端子の電位を増幅段階で変化させても良い。蓄積容量１０１のリセットとして節点１０４を接地するように構成したが、接地する必要は必ずしも無く、Ｎ型ＭＯＳトランジスタのゲート電極電位からしきい値を引いた電位より低い電位を印加しても良い。
【００２１】
（実施例２）
図２は、本発明の第２の実施例を示す電荷電送増幅回路の構成図である。この回路は、Ｐ型ＭＯＳトランジスタを用いた第１の回路とＮ型ＭＯＳトランジスタを用いた第２の回路を組み合わせたＣＭＯＳ電荷転送増幅回路である。
【００２２】
図において２０１および２０２は容量がＣTの蓄積容量（第１の容量）、２０３は容量ＣOの出力容量（第２の容量）である。出力容量２０３は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっている。２０４はＮ型ＭＯＳトランジスタで、そのソース電極はスイッチ２０５を介し節点２０６で蓄積容量２０１および蓄積容量２０１のリセット用スイッチ２０７と接続されている。２０８はＰ型ＭＯＳトランジスタで、そのソース電極はスイッチ２０９を介し節点２１０で蓄積容量２０２および蓄積容量２０２のリセット用スイッチ２１１と接続されている。Ｎ型ＭＯＳトランジスタ２０４のドレイン電極およびＰ型ＭＯＳトランジスタ２０８のドレイン電極は、出力節点２１２で出力容量２０３およびプリチャージ用スイッチ２１３と接続されている。Ｎ型ＭＯＳトランジスタ２０４のゲート電極とＰ型ＭＯＳトランジスタ２０８のゲート電極は接続され、入力節点２１４となっている。
【００２３】
回路は第１の実施例のＮ型トランジスタ回路と同様に３段階で動作する。第１段階はリセット段階で、蓄積容量２０１および２０２のリセットが行われる。スイッチ２０７および２１１がオンし、節点２０６が接地されるとともに節点２１０が電源に接続され、蓄積容量２０１および２０２がリセットされる。このとき、スイッチ２０５および２０９はオフとなっており、Ｐ型ＭＯＳトランジスタ２０８、出力節点２１２、Ｎ型ＭＯＳトランジスタ２０４を通して貫通電流が流れるのを防止している。
【００２４】
第２段階はプリチャージ段階である。スイッチ２０７および２１１がオフし、スイッチ２１３、２０５、２０９がオンとなる。回路の入力節点２１４には電圧ＶFが印加されているものとする。この時、出力容量２０３がプリチャージ電圧ＶPRでプリチャージされると共に、電流がＮ型トランジスタ２０４およびＰ型ＭＯＳトランジスタ２０８を通して流れ蓄積容量２０１および２０２の充電（プリチャージ）が開始される。やがて、節点２０６の電位が上昇し、Ｎ型ＭＯＳトランジスタ２０４のゲート・ソース間電位差がＮ型ＭＯＳトランジスタ２０４のしきい値ＶTHNと等しくなったところでＮ型ＭＯＳトランジスタ２０４がオフして電流が流れなくなり、蓄積容量２０１のプリチャージが自動的に終了する。同様に、節点２１０の電位は低下し、Ｐ型ＭＯＳトランジスタ２０８のゲート・ソース間電位差がＰ型ＭＯＳトランジスタ２０８のしきい値ＶTHPと等しくなったところでＰ型ＭＯＳトランジスタ２０８がオフして電流が流れなくなり、蓄積容量２０２のプリチャージが自動的に終了する。このとき、Ｎ型ＭＯＳトランジスタ２０４のソース電極と接続されている節点２０６の電位は、ＶF−ＶTHNとなる。同様にＰ型ＭＯＳトランジスタ２０８のソース電極と接続されている節点２１０の電位は、ＶF−ＶTHPとなる。
【００２５】
実際には、ＭＯＳトランジスタのゲート・ソース間電位差がしきい値と等しくなりさらに小さくなっても、ＭＯＳトランジスタには微小な弱反転電流が流れ続ける。しかし、本実施例のＣＭＯＳ電荷転送増幅回路では、Ｎ型ＭＯＳトランジスタ２０４を流れる弱反転電流とＰ型ＭＯＳトランジスタ２０８を流れる弱反転電流がほぼバランスし、実質的にプリチャージ電源ＶPRからの電荷の流入／流出はほとんど無くなる。したがって実質的にプリチャージが終了するのである。
【００２６】
第３段階は増幅段階である。スイッチ２１３がオフとなる。スイッチ２０７および２１１はオフ、スイッチ２０５および２０９はオンのままである。このとき、回路の入力節点２１４の電位がＶFからΔＶF増えて、ＶF＋ΔＶFになったとする。すると、実施例１のＮ型ＭＯＳトランジスタ回路と同様に、Ｎ型ＭＯＳトランジスタ２０４のゲート・ソース間電圧がしきい値ＶTHNより大きくなるため、Ｎ型ＭＯＳトランジスタ２０４が再びオンし電流が流れはじめる。この時流れる電流は、出力容量２０３に蓄えられていた電荷が転送されるものである。やがて、Ｎ型ＭＯＳトランジスタ２０４のゲート・ソース間電位差がしきい値ＶTHNと再び等しくなったところでＮ型ＭＯＳトランジスタ２０４がオフして電流が流れなくなる。Ｎ型ＭＯＳトランジスタ２０４のソース電極が接続されている節点２０６の電位は、ＶF−ＶTHN＋ΔＶFとなる。つまり、入力節点２１４の電位変化と同じく、プリチャージ段階からΔＶFだけ変化する。この時、Ｐ型ＭＯＳトランジスタ２０８は、入力節点２１４の電位ＶFからΔＶF増えて、ＶF＋ΔＶFになったことによりゲート・ソース間電圧の絶対値がしきい値ＶTHPの絶対値より小さくなるため、オフのままであり、電流は流れない。したがって、電荷の流れは出力容量２０３から蓄積容量２０１への流れだけであり、その電荷量はΔＱ＝ＣT・ΔＶFとなる。出力容量２０３からΔＱ＝ＣT・ΔＶFの電荷が減少するため、出力容量の端子電圧、つまり出力節点２１２の電位は、ΔＶO＝−ＣT・ΔＶF／ＣOだけ変化する。つまり、増幅率−ＣT／ＣOの増幅が行われることになる。
【００２７】
回路の入力節点２１４の電位が逆に減少した場合は、Ｎ型ＭＯＳトランジスタはオフのままで、Ｐ型ＭＯＳトランジスタが再活性化され、Ｐ型ＭＯＳトランジスタにつながる蓄積容量２０２と出力容量２０３の間で電荷転送が行われ、同様に増幅が行われる。
【００２８】
実際には、本実施例のＣＭＯＳ電荷転送増幅回路においては、プリチャージ段階の説明で述べたように、Ｎ型ＭＯＳトランジスタ２０４およびＰ型ＭＯＳトランジスタ２０８には、増幅段階の初期状態では弱反転電流が流れている。入力節点２１４の電位変化によりＮ型ＭＯＳトランジスタ２０４およびＰ型ＭＯＳトランジスタ２０８に流れる弱反転電流に差が生じ、その差の分だけ出力容量２０３との間で電荷転送が行われるのであるが、実質的には上述したようにＮ型ＭＯＳトランジスタ２０４あるいはＰ型ＭＯＳトランジスタ２０８のどちらか一方にだけ電流が流れると解釈しても問題ない。
【００２９】
以上述べたように、本実施例のＣＭＯＳ電荷転送増幅回路は、入力信号の正負両方向の変化に対して増幅作用を持った回路である。
【００３０】
回路動作から明らかなように、回路に定常的な直流電流は流れない。低消費電力で電圧増幅が可能である。
【００３１】
また、Ｎ型ＭＯＳトランジスタ２０４やＰ型ＭＯＳトランジスタ２０８の素子特性、たとえばしきい値ＶTHNやＶTHPがたとえ変動しても、増幅作用には影響を与えない。つまり、素子特性のばらつきを補正する機能を持っている。
【００３２】
図３は、本実施例の回路の動作波形を示している。上図の３０１は入力節点２１４の電位変化、３０２は出力節点２１２の電位変化を示している。また下図の３０３はＮ型ＭＯＳトランジスタ２０４を流れる電流変化、３０４はＰ型ＭＯＳトランジスタ２０８を流れる電流変化を示している。プリチャージ段階においては、Ｎ型ＭＯＳトランジスタを流れる電流３０３とＰ型ＭＯＳトランジスタの電流３０４がほぼ等しいことがわかる。また、１回目の増幅段階の時、入力節点２１４の電位を２．５Ｖから＋５ｍＶ変化させている。これにより、Ｎ型ＭＯＳトランジスタを流れる電流３０３が増加し、Ｐ型ＭＯＳトランジスタの電流３０４が減少していることがわかる。この電流の差に相当する電荷が転送されたことになり、出力節点の電位が３０２で示されるように大きく約−３０ｍＶ変化している。２回目の増幅段階には、入力節点２１４の電位を２．５Ｖから−５ｍＶ変化させている。これにより、Ｎ型ＭＯＳトランジスタを流れる電流３０３が減少し、Ｐ型ＭＯＳトランジスタの電流３０４が増加していることがわかる。出力節点の電位３０２は、約＋３０ｍＶ変化している。−ＣT／ＣOを−６と設定したので増幅度は約−６となっている。
【００３３】
図４は、本実施例のＣＭＯＳ電荷転送増幅回路の動作に対する、デバイス特性のゆらぎの影響を調べた結果である。Ｎ型ＭＯＳトランジスタ２０４のしきい値ＶTHNが±２００ｍＶ変動したときに、回路の入力オフセット電圧はどれくらい変動するかプロットしてある。ここで、入力オフセット電圧とは、増幅段階において、出力電位変化をゼロに留める為に入力節点に与えなければならない電位変化であり、理想的にはゼロである。しかし、回路内の素子特性のアンバランス等により有限の入力オフセット電圧が存在し、素子特性ばらつきを補正する機構を持たない回路は、回路内の素子特性のばらつきにより入力オフセット電圧も揺らいでしまう。一方、本実施例の回路では、図４が示すように、±２００ｍＶのしきい値変動に対し、入力オフセット電圧は０．４ｍＶ程度しか変化してない。本実施例のＣＭＯＳ電荷転送増幅回路が、素子特性のゆらぎを補正する機能を持っていることがわかる。
【００３４】
本実施例においては、出力容量２０３は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっているが、実際に容量を設けても良い事は言うまでもない。蓄積容量２０１と２０２は同じ容量値としたが回路のアンバランスが問題にならないのであれば別に異なっていても構わない。さらに、ＭＯＳトランジスタのゲート・ソース間電圧を変化させる手法として、直接ゲート電極の電位を変化させる手法について説明したが、容量等を介して間接的にゲート電極の電位を変化させても良く、また、ゲート電極の電位は固定とし、蓄積容量２０１の接地側端子の電位および蓄積容量２０２の電源側端子の電位を増幅段階で変化させても良い。蓄積容量２０１のリセットとして節点２０６を接地するように構成したが、接地する必要は必ずしも無く、Ｎ型ＭＯＳトランジスタのゲート電極電位からしきい値を引いた電位より低い電位を印加しても良い。同様に蓄積容量２０２のリセットとして節点２１０を電源に接続するように構成したが、電源に接続する必要は必ずしも無く、Ｐ型ＭＯＳトランジスタのゲート電極電位からしきい値の絶対値を足した電位より高い電位を印加しても良い。リセット段階時の貫通電流を防止するためスイッチ２０５および２０９を配したが、貫通電流が防止できれば別の手法でも良く、例えば、リセット時には蓄積容量２０１および２０２のそれぞれの端子間をスイッチで短絡してリセットを行うがそのとき節点２０６および２１０とは反対側の端子をそれぞれ電気的にフローティングにする機構を設けて貫通電流を防止しても良い。
【００３５】
（実施例３）
図５は、本発明の第３の実施例を示す電圧比較器の構成図である。この回路は、第２の実施例で示したＣＭＯＳ電荷転送増幅回路の出力にダイナミックラッチ回路を接続し、かつ入力部には入力サンプリング回路を接続して構成した電圧比較器である。図において、５０１は第２の実施例で述べたＣＭＯＳ電荷転送増幅回路である。５０２は第１の入力切り替えスイッチ、５０３は第２の入力切り替えスイッチ、５０４は入力サンプリング容量、５０５はプリチャージスイッチである。５０６はＣＭＯＳ電荷転送増幅回路５０１の入力端子である。５０７はダイナミックラッチ回路である。ダイナミックラッチ回路５０７の内部では、５０８は第１のＮ型ＭＯＳトランジスタ、５０９は第１のＰ型ＭＯＳトランジスタ、５１０は第２のＮ型ＭＯＳトランジスタ、５１１は第２のＰ型ＭＯＳトランジスタであり、５１２は第１のラッチ制御スイッチ、５１３は第２のラッチ制御スイッチである。５１４は、ＣＭＯＳ電荷転送増幅回路５０１の出力とダイナミックラッチ５０７の入力の接続・切り放しを制御するスイッチである。５１５は、ダイナミックラッチ５０７の他方の入力端子と参照電圧として用いるＶPRとの接続・切り放しを制御するスイッチである。
【００３６】
ダイナミックラッチ５０７も、ＣＭＯＳ電荷転送増幅回路５０１と同じく３段階で一周期の動作のため、それらを組み合わせた本実施例の電圧比較器も３段階で動作する。
【００３７】
第１段階では、ＣＭＯＳ電荷転送増幅回路５０１はリセット動作、ダイナミックラッチ５０７はラッチ動作を行う。すなわち、ダイナミックラッチ５０７においては、スイッチ５１４および５１５がオフとなり、ダイナミックラッチ回路が切り離される。ダイナミックラッチ回路内のラッチ制御スイッチ５１２および５１３がオンとなり、前の周期で入力されていた信号を増幅し、出力が接地電位か電源電位に変位して安定化する。
【００３８】
第２段階では、ＣＭＯＳ電荷転送増幅回路５０１はプリチャージ動作、ダイナミックラッチ５０７はリセット動作を行う。このとき、入力切り替えスイッチ５０２はオン、５０３はオフ、プリチャージスイッチ５０５はオンである。したがって、入力サンプリング容量５０４の両端には、比較器の入力信号ＶINとプリチャージ電圧ＶPRが印加される。ＣＭＯＳ電荷転送増幅回路５０１の入力端子５０６、つまり、ＣＭＯＳ電荷転送増幅回路内のＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタのゲート電極にもプリチャージ電圧ＶPRが印加され、ＣＭＯＳ電荷転送増幅回路のプリチャージが行われる。一方、スイッチ５１４および５１５はオン、ダイナミックラッチ５０７内のラッチ制御スイッチ５１２および５１３はオフとなり、ダイナミックラッチの両入力端子がプリチャージ電圧ＶPRでリセットされる。
【００３９】
第３段階では、ＣＭＯＳ電荷転送増幅回路５０１は増幅動作、ダイナミックラッチ５０７は入力転送動作を行う。まず、プリチャージスイッチ５０５がオフになり、ＣＭＯＳ電荷転送増幅回路５０１の入力端子５０６がフローティング状態になる。入力切り替えスイッチ５０２がオフ、５０３がオンとなり、入力サンプリング容量５０４には参照電圧ＶREFが印加されることになる。このとき、この参照信号ＶREFと第２段階で印加されていた入力信号ＶINとの電位差が、入力サンプリング容量５０４と、ＣＭＯＳ電荷転送増幅回路の入力容量、つまり、Ｎ型ＭＯＳトランジスタのゲート容量とＰ型ＭＯＳトランジスタのゲート容量を足したもの、で容量分割され、入力端子５０６に電位変化として現れる。入力サンプリング容量５０４の容量をＣＭＯＳ電荷転送増幅回路の入力容量に比べて十分大きくとると、入力端子５０６には、参照信号ＶREFと入力信号ＶINとの電位差に ほぼ等しい電位変化が生じる。この入力端子の電位変化によりＣＭＯＳ電荷転送増幅回路５０１内で電圧増幅が行われ、その出力がスイッチ５１４を通してダイナミックラッチ５０７の一方の入力端子に転送される。他方の入力端子には、スイッチ５１５を通してプリチャージ電圧が印加され続けているので、ダイナミックラッチ５０７の２つの入力端子間に電位差が生じることになる。この電位差は、次の周期の第１段階で、ダイナミックラッチのラッチ動作を通して増幅され、入力信号ＶINと参照信号ＶREFのどちらが大きかったかが出力される。
【００４０】
以上の３段階で構成される周期を繰り返すことにより、周期的に連続して電圧比較が行われる。
【００４１】
第２の実施例で示したように、ＣＭＯＳ電荷転送増幅回路は、素子特性ゆらぎの影響を受けずに電圧増幅が可能である。したがって、ダイナミックラッチに入力オフセット電圧があり、かつそれが回路間でばらついていたとしても、ＣＭＯＳ電荷転送増幅回路を前段に接続した本実施例の電圧比較器は、実質的に入力オフセット電圧のばらつきを小さくできるため、高い比較精度が得られる。高分解能Ａ／Ｄ変換器に応用可能である。
【００４２】
また、ＣＭＯＳ電荷転送増幅回路５０１およびダイナミックラッチ５０７は、共に定常的な貫通電流を流さないため、本実施例の電圧比較器は消費電力が極めて小さいという特徴を持っている。
【００４３】
図６は、電圧比較器のオフセット電圧のばらつきを測定したものである。ダイナミックラッチそのものを電圧比較器として用いた場合を上段に、本実施例で示したようにダイナミックラッチの前段にＣＭＯＳ電荷転送増幅回路を接続して構成した電圧比較器の場合を下段に示している。ダイナミックラッチのみだと、オフセット電圧は約２０ｍＶの範囲でばらついている。しかし、ＣＭＯＳ電荷転送増幅回路を装備した比較器においては、６ｍＶ程度しかばらついていない。これは、３Ｖフルスケールレンジの８ビットＡ／Ｄ変換器の量子化電圧（ＬＳＢ）の１１．７ｍＶの半分程度であり、この電圧比較器が十分８ビットＡ／Ｄ変換器に適用できることを示している。図６下図においてオフセット電圧の平均値自体は、−１２ｍＶ程度シフトしているが、これは、ＣＭＯＳ電荷転送増幅回路内のＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの電流のアンバランスによるＣＭＯＳ電荷転送増幅回路自身のオフセット電圧で、同じ設計の回路では、個体間で素子特性が少々ばらついても同じオフセット電圧シフトとして現れる。このような全体的なシフトは、Ａ／Ｄ変換器応用等では、非直線性に影響を与えないため問題ない。
【００４４】
本実施例の電圧比較器を１５個用いて、４ビットのＡ／Ｄ変換器を構成した。微分非直線性の測定結果を図７に示す。微分非直線性誤差は±４ｍＶ以下である。図において点線は、３Ｖフルスケールレンジの８ビットＡ／Ｄ変換器における許容値±０．５ＬＳＢ（±５．８６ｍＶ）を示している。本実施例の電圧比較器は８ビット精度を実現していることが分かる。
【００４５】
図８は４ビットＡ／Ｄ変換器の消費電力を示している。消費電力が変換周波数に比例していることから、全ての回路において定常的な貫通電流が流れてないことが分かる。一個の電圧比較器当たり、変換周波数１ＭＳ／ｓ当たり消費する電力は約４．３μＷであり、従来の電圧比較器に比べて低消費電力である。
【００４６】
なお、本実施例においては、ダイナミックラッチ回路として典型的な回路を用いたが、定常電流を流さない回路であれば他のものでも良く、例えば電流制御型のラッチセンスアンプ回路等でも良い。また、本実施例においては、入力サンプリング容量５０４に、第２段階で入力信号ＶINが、第３段階で参照信号ＶREFが印加されているが、用途によっては逆でも良いことは言うまでもない。第１段階で入力サンプリング容量５０４に印加される信号は、入力信号ＶINでも参照信号ＶREFでも良く、あるいは何も印加しなくても良い。
【００４７】
（実施例４）
本発明の電荷転送正帰還増幅回路は、構造的には、蓄積容量と、蓄積容量の両端子に各々のソース電極が接続されたＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタと、Ｎ型ＭＯＳトランジスタのドレイン電極とＰ型ＭＯＳトランジスタのゲート電極とを接続する帰還ループ、あるいは、Ｐ型ＭＯＳトランジスタのドレイン電極とＮ型ＭＯＳトランジスタのゲート電極とを接続する帰還ループのうち少なくとも１つにとより構成されている。
【００４８】
本発明の電荷転送正帰還増幅回路は３段階で動作する。すなわち、リセット期間、プリチャージ期間、増幅期間である。
【００４９】
リセット期間においては、蓄積容量の両端子は、それぞれの端子の電位とそれぞれの端子につながるＭＯＳトランジスタのゲート電極電位との差の絶対値が、それぞれのトランジスタのしきい値の絶対値よりも大きくなるように設定される。
【００５０】
プリチャージ期間においては、それぞれのＭＯＳトランジスタのドレイン電極をそれぞれ所定の電位にバイアスし、それぞれのＭＯＳトランジスタを通して蓄積容量を充電する。リセット期間においてそれぞれの端子につながるＭＯＳトランジスタのゲート電極電位との差の絶対値がそれぞれのトランジスタのしきい値の絶対値よりも大きくなるように設定された蓄積容量の両端子の電位は、それぞれのトランジスタのゲート電極電位に向けて変化し、やがて、それぞれの端子につながるＭＯＳトランジスタのゲート電極電位との差（ＭＯＳトランジスタのゲート・ソース間電位）の絶対値がそれぞれのトランジスタのしきい値の絶対値と等しくなったところで、ソースフォロアの原理で蓄積容量の充電は自動的に停止する。
【００５１】
増幅期間においては、２つのＭＯＳトランジスタのドレイン電極の、帰還ループのつながっているドレイン電極が電気的にフローティングとなる。同時に、入力電圧の変化が、２つのＭＯＳトランジスタの少なくとも片方のゲート・ソース間電圧の絶対値の増大の変化として伝えられ、伝えられたＭＯＳトランジスタが再びオンして電流が流れ始める。この電流により、該ＭＯＳトランジスタのソース電極に接続された蓄積容量の端子の電位は、該ＭＯＳトランジスタのゲート電圧に近づく。該蓄積容量の容量結合により、該蓄積容量の反対側の端子電位も同じ方向に変化する。この変化は、該蓄積容量の反対側の端子に接続されたＭＯＳトランジスタのゲート・ソース間電位の絶対値を増大させる方向に働く。同時に、入力信号が伝えられたＭＯＳトランジスタのドレイン電極に帰還ループが接続されていれば、電気的にフローティングとなった該ドレイン電極の電位は、該ドレイン電極に係る容量と蓄積容量との間の電荷転送によりゲート電位の変化とは逆方向に変化する。この電位変化は、帰還ループによって、反対側のＭＯＳトランジスタのゲート電極に伝えられ、該ＭＯＳトランジスタのゲート・ソース間電位の絶対値が増大する方向に働く。
【００５２】
以上の機構により、入力電圧の変化が、少なくとの片方のＭＯＳトランジスタのゲート・ソース間電圧の絶対値の増大の変化として伝えられ、さらに、伝えられたＭＯＳトランジスタとは蓄積容量を挟んで反対側の反対導電型のＭＯＳトランジスタのゲート・ソース間電圧の絶対値の増大の変化として伝えられる。
【００５３】
さらに、この変化は、同様の原理により、入力電圧の変化が伝えられたＭＯＳトランジスタのゲート・ソース間電圧を更に増大させる方向に伝えられる。この正帰還機構により、微小な電圧変化としての入力信号が、非常に大きな電圧変化として増幅され、電気的にフローティングとなっているドレイン電極に現れるのである。
【００５４】
つまり、本発明の回路は、入力端子の微小な電圧変化を検出し、高速に増幅して大きな電位変化として出力に取り出す回路である。
【００５５】
本発明では、ソースフォロアによる電荷転送機構および正帰還機構により、高速にかつ高増幅率で電圧増幅が可能となる。直流電流を流さないで電圧増幅が可能となり、また、素子特性の揺らぎに対して動作特性が影響を受けにくい特徴を持つ。ダイナミックラッチ回路の前段に配置することによって、実効的にダイナミックラッチ回路のオフセット電圧のばらつきを小さくすることができ、高精度低消費電力の電圧比較器が実現できる。Ａ／Ｄコンバータに応用すれば、低電力の高精度Ａ／Ｄコンバータが実現できる。また、メモリ回路のセンスアンプに応用すれば、高速高精度の低消費電力センスアンプが実現できる。
【００５６】
以下に、図９を参照して本発明の電荷転送正帰還増幅回路を具体的に説明する。
【００５７】
図９において、９０１は容量がＣTの蓄積容量、９０２は容量ＣOの出力容量、９０３は容量ＣINの入力容量（増幅期間において電圧が変化する入力信号に応じて第１のＭＯＳトランジスタのゲート・ソース間電圧を変化させる機構）である。出力容量９０２は、出力端子の寄生容量や次段の回路の入力容量が等価的に本回路の出力容量となっている。９０４はＮ型ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）で、そのソース電極は、接続スイッチ９０５を介して節点９０６で蓄積容量９０１および蓄積容量９０１のリセット用スイッチ（蓄積容量の端子をリセット期間においてそれぞれ適宜所定の電位に設定する手段）９０７と接続されている。９０８はＰ型ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）で、そのソース電極は、接続スイッチ９０９を介して節点９１０で蓄積容量９０１および蓄積容量９０１のリセット用スイッチ（蓄積容量の端子をリセット期間においてそれぞれ適宜所定の電位に設定する手段）９１１と接続されている。Ｎ型ＭＯＳトランジスタ９０４のドレイン電極は、出力容量９０２およびプリチャージ用スイッチ（第１のＭＯＳトランジスタのドレイン電極をリセット期間に後続するプリチャージ期間において適宜所定の電位に設定し該プリチャージ期間に後続する増幅周期において解放する手段）９１２と接続されている。
【００５８】
Ｐ型ＭＯＳトランジスタ９０８のドレイン電極は、入力容量９０３およびプリチャージ用スイッチ（第２のＭＯＳトランジスタのドレイン電極をプリチャージ期間において適宜所定の電位に設定し増幅周期において解放する手段）９１３と接続されている。さらに、Ｐ型ＭＯＳトランジスタ９０８のゲート電極はＮ型ＭＯＳトランジスタ９０４のドレイン電極に接続され（第２のＭＯＳトランジスタのゲート電極と第１のＭＯＳトランジスタのドレイン電極の間の接続）、Ｎ型ＭＯＳトランジスタ９０４のゲート電極はＰ型ＭＯＳトランジスタ９０８のドレイン電極に接続され（第１のＭＯＳトランジスタのゲート電極と第２のＭＯＳトランジスタのドレイン電極の間の接続）、二重の正帰還ループが構成されている。
【００５９】
回路は３段階で動作する。
【００６０】
第１段階はリセット期間で、蓄積容量９０１のリセットが行われる。リセットスイッチ９０７及び９１１がオンし、節点９０６が接地され節点９１０がＶDD電源に接続され、蓄積容量９０１がリセットされる。このとき、接続スイッチ９０５および９０９はオフに制御され、貫通電流が流れるのを防いでいる。
【００６１】
第２段階はプリチャージ期間である。リセットスイッチ９０７およびスイッチ９１１がオフし、接続スイッチ９０５および９０９がオンする。同時に、プリチャージスイッチ９１２および９１３がオンする。この時、回路の入力節点には電圧ＶINが印加されているものとする。出力容量９０２が電源電圧の半分の電圧に設定されたプリチャージ電圧ＶPRでプリチャージされると共に、電流がＮ型ＭＯＳトランジスタ９０４を通して流れ、また同時に入力容量９０３に入力電圧ＶINとプリチャージ電圧ＶPRの差電圧でプリチャージされると共に、電流がＰ型ＭＯＳトランジスタ９０８を通して流れ、蓄積容量９０１の充電（プリチャージ）が開始される。やがて、節点９０６の電位が上昇し、Ｎ型ＭＯＳトランジスタ９０４のゲート・ソース間電位差がしきい値ＶTHNと等しくなったところで該Ｎ型ＭＯＳトランジスタ９０４がオフして電流が流れなくなり、また、節点９１０の電位は減少し、Ｐ型ＭＯＳトランジスタ９０８のゲート・ソース間電位差がしきい値ＶTHPと等しくなったところで該Ｐ型ＭＯＳトランジスタ９０８がオフして電流が流れなくなる。これにより蓄積容量９０１のプリチャージが自動的に終了する。
【００６２】
第３段階は増幅期間である。プリチャージスイッチ９１２および９１３がオフとなる。このとき、入力端子の電位が増大したとする。すると、入力容量９０３の容量結合により、Ｐ型ＭＯＳトランジスタ９０８のドレイン電極およびＮ型ＭＯＳトランジスタ９０４のゲート電位が上昇する。Ｎ型ＭＯＳトランジスタ９０４のゲート・ソース間電圧がしきい値ＶTHNより大きくなるため、Ｎ型ＭＯＳトランジスタ９０４が再びオンし電流が流れはじめる。この時流れる電流は、出力容量９０２に蓄えられていた電荷が転送されるものである。電荷転送原理により、節点９０６の電位は上昇し、出力節点となるＮ型ＭＯＳトランジスタ９０４のドレイン電極電位は減少する。節点９０６の電位が上昇することにより、蓄積容量９０１の容量結合により節点９１０の電位が上昇する。同時に、Ｎ型ＭＯＳトランジスタ９０４のドレイン電極電位が減少することにより、Ｎ型ＭＯＳトランジスタ９０４のドレイン電極に接続されているＰ型ＭＯＳトランジスタ９０８のゲート電極の電位も減少する。これら２つの作用の結果、Ｐ型ＭＯＳトランジスタ９０８のゲート・ソース間電位差の絶対値は増大し、Ｐ型ＭＯＳトランジスタ９０８が再びオンする。
【００６３】
電流が流れて電荷転送原理により、節点９１０の電位が減少すると共にＰ型ＭＯＳトランジスタ９０８のドレイン電位が上昇する。節点９１０の電位減少に伴い、蓄積容量９０１の容量結合により節点９０６の電位が減少し、同時にＰ型ＭＯＳトランジスタ９０８のドレイン電位の上昇により、Ｎ型ＭＯＳトランジスタ９０４のゲート電極電位が上昇し、結果としてＮ型ＭＯＳトランジスタ９０４のゲート・ソース電位差が更に増大し、電荷転送が一層促進される。
【００６４】
以上のような正帰還により、出力節点であるＮ型ＭＯＳトランジスタ９０４のドレイン電極の電位は急速に減少しＰ型ＭＯＳトランジスタ９０８のドレイン電極の電位は急速に上昇する。Ｎ型ＭＯＳトランジスタ９０４のドレイン電極の電位と節点９０６との電位差が無くなり、Ｐ型ＭＯＳトランジスタ９０８のドレイン電極の電位と節点９１０の電位差が無くなったところで正帰還による電圧変化が停止する。
【００６５】
つまり、この回路は、入力端子の微小な正の電圧変化を検出し、二重の正帰還ループにより高速に増幅して大きな負の電位変化として出力に取り出す回路である。
【００６６】
回路動作から明らかなように、回路に定常的な直流電流は流れない。低消費電力で電圧増幅が可能である。
【００６７】
また、Ｎ型ＭＯＳトランジスタ９０４やＰ型ＭＯＳトランジスタ９０８のデバイスパラメータ、たとえばしきい値ＶTHNやＶTHPがたとえ変動しても、増幅作用には影響を与えない。つまり、素子特性のばらつきを補正する機能を持っている。
【００６８】
本実施例においては、第１ＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いたが、反対であっても良い事は言うまでもない。その場合、入力信号の負の変化を増幅し大きな正の電位変化として出力する回路となる。
【００６９】
また、出力容量９０２は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっているが、実際に容量を設けても良い事は言うまでもない。
【００７０】
さらに、出力はＮ型ＭＯＳトランジスタ９０４のドレイン電極からとったが、別の場所でも良く、例えばＰ型ＭＯＳトランジスタ９０８のドレイン電極でもよい。この場合、出力は、入力信号と同相の大きな正の電位変化となる。
【００７１】
さらにまた、ＭＯＳトランジスタのゲート・ソース間電圧を変化させる手法として、入力容量９０３の容量結合により、Ｐ型ＭＯＳトランジスタ９０８のドレイン電極と接続されたＮ型ＭＯＳトランジスタ９０４のゲート電位を変化させる機構を採ったが、別の機構でも良く、例えば、Ｎ型ＭＯＳトランジスタ９０４のドレイン電極と接続されたＰ型ＭＯＳトランジスタ９０８のゲート電位を変化させる機構でも良い。
【００７２】
また、蓄積容量９０１のリセットとして節点９０６を接地、節点９１０を電源電圧ＶDDに接続するように構成したが、必ずしもそうする必要は無く、それぞれのＭＯＳトランジスタのゲート・ソース間電位の絶対値が、それぞれのしきい値の絶対値より大きくなるように適当な電圧を印加しても良い。
【００７３】
また、プリチャージ電源として、電源電圧の半分の電圧の電源を用いたが他の電圧でも良いことは言うまでもない。
【００７４】
なお、本実施例では、Ｎ型ＭＯＳトランジスタ９０４のソース電極と蓄積容量９０１の端子９０６の間及びＰ型ＭＯＳトランジスタ９０８のソース電極と蓄積容量９０１の端子９１０の間に接続スイッチ９０５および９０９を挿入してあるが、これは、リセット期間に貫通電流が流れるのを防ぐためであり、ＭＯＳトランジスタのソース側、ドレイン側のどちら側に挿入しても良く、貫通電流による電力消費の増大が無視できれば無くても良い。
【００７５】
（実施例５）
図１０は、本発明の第５の実施例を示す回路の構成図である。図において、１００１は容量がＣTの蓄積容量、１００２は容量ＣOの出力容量である。出力容量１００２は、出力端子の寄生容量や次段の回路の入力容量が等価的に本回路の出力容量となっている。１００３はＮ型ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）で、そのソース電極は、接続スイッチ１００４を介して節点１００５で蓄積容量１００１および蓄積容量１００１のリセット用スイッチ（蓄積容量の端子をリセット期間においてそれぞれ適宜所定の電位に設定する手段）１００６と接続されている。１００７はＰ型ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）で、そのソース電極は、節点１００８で蓄積容量１００１および蓄積容量１００１のリセット用スイッチ（蓄積容量の端子をリセット期間においてそれぞれ適宜所定の電位に設定する手段）１００９と接続されている。Ｐ型ＭＯＳトランジスタ１００７のドレイン電極は、接続スイッチ１０１０を介して電源電圧の半分の電圧に設定されたプリチャージ電圧ＶPRに接続されている。
【００７６】
Ｎ型トランジスタ１００３のドレイン電極は、出力容量１００２およびプリチャージ用スイッチ（第１のＭＯＳトランジスタのドレイン電極をリセット期間に後続するプリチャージ期間において適宜所定の電位に設定し該プリチャージ期間に後続する増幅周期において解放する手段）１０１１と接続されている。Ｐ型ＭＯＳトランジスタ１００７のゲート電極はＮ型ＭＯＳトランジスタ１００３のドレイン電極に接続され（第２のＭＯＳトランジスタのゲート電極と第１のＭＯＳトランジスタのドレイン電極の間の接続）、正帰還ループが構成されている。Ｎ型トランジスタ１００３のゲート電極は入力端子となっている（増幅期間において電圧が変化する入力信号に応じて第１のＭＯＳトランジスタのゲート・ソース間電圧を変化させる機構）。
【００７７】
回路は以下に示すの３段階で動作する。
【００７８】
第１段階はリセット期間で、蓄積容量１００１のリセットが行われる。リセットスイッチ１００６及び１００９がオンし、節点１００５が接地され節点１００８がＶDD電源に接続され、蓄積容量１００１がリセットされる。このとき、接続スイッチ１００４および１０１０はオフに制御され、貫通電流が流れるのを防いでいる。
【００７９】
第２段階はプリチャージ期間である。リセットスイッチ１００６およびスイッチ１００９がオフし、接続スイッチ１００４および１０１０がオンする。同時に、プリチャージスイッチ１０１１がオンする。この時、回路の入力節点には電圧ＶINが印加されているものとする。出力容量１００２が電源電圧の半分の電圧に設定されたプリチャージ電圧ＶPRでプリチャージされると共に、電流がＮ型トランジスタ１００３を通して流れ、また同時に電流がＰ型ＭＯＳトランジスタ１００７を通して流れ、蓄積容量１００１の充電（プリチャージ）が開始される。やがて、節点１００５の電位が上昇し、Ｎ型ＭＯＳトランジスタ１００３のゲート・ソース間電位差がしきい値ＶTHNと等しくなったところでＮ型ＭＯＳトランジスタ１００３がオフして電流が流れなくなり、また、節点１００８の電位は減少し、Ｐ型ＭＯＳトランジスタ１００７のゲート・ソース間電位差がしきい値ＶTHPと等しくなったところでＰ型 ＭＯＳトランジスタ１００７がオフして電流が流れなくなる。これにより蓄積容量１００１のプリチャージが自動的に終了する。
【００８０】
第３段階は増幅期間である。プリチャージスイッチ１０１１がオフとなる。このとき、入力端子であるＮ型ＭＯＳトランジスタ１００３のゲート電位が増大したとする。Ｎ型ＭＯＳトランジスタ１００３のゲート・ソース間電圧がしきい値ＶTHNより大きくなるため、Ｎ型ＭＯＳトランジスタ１００３が再びオンし電流が流れはじめる。この時流れる電流は、出力容量１００２に蓄えられていた電荷が転送されるものである。
【００８１】
電荷転送原理により、節点１００５の電位は上昇し、出力節点となるＮ型ＭＯＳトランジスタ１００３のドレイン電圧は減少する。節点１００５の電位が上昇することにより、蓄積容量１００１の容量結合により節点１００８の電位が上昇する。同時に、Ｎ型ＭＯＳトランジスタ１００３のドレイン電極電位が減少することにより、Ｎ型ＭＯＳトランジスタ１００３のドレイン電極に接続されているＰ型ＭＯＳトランジスタ１００７のゲート電極の電位も減少する。その結果、Ｐ型ＭＯＳトランジスタ１００７のゲート・ソース間電位差の絶対値は増大し、Ｐ型ＭＯＳトランジスタ１００７が再びオンする。
【００８２】
電流が流れて節点１００８の電荷が放電され節点１００８の電位が減少する。節点１００８の電位の減少により、蓄積容量１００１の容量結合で節点１００５の電位も減少し、結果としてＮ型ＭＯＳトランジスタのゲート・ソース電位差を更に増大させ、電荷転送が一層促進される。以上のような正帰還により、出力節点であるＮ型ＭＯＳトランジスタ１００３のドレイン電極の電位は急速に減少する。Ｎ型ＭＯＳトランジスタ１００３のドレイン電極の電位と節点１００５との電位差が無くなったところで正帰還による電圧変化が停止する。
【００８３】
つまり、この回路は、入力端子の微小な正の電圧変化を検出し、一重の正帰還ループにより高速に増幅して大きな負の電位変化として出力に取り出す回路である。
【００８４】
回路動作から明らかなように、回路に定常的な直流電流は流れない。低消費電力で電圧増幅が可能である。
【００８５】
また、Ｎ型ＭＯＳトランジスタ１００３やＰ型ＭＯＳトランジスタ１００７のデバイスパラメータ、たとえばしきい値ＶTHNやＶTHPがたとえ変動しても、増幅作用には影響を与えない。つまり、素子特性のばらつきを補正する機能を持っている。
【００８６】
本実施例においては、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いたが、反対であっても良い事は言うまでもない。その場合、入力信号の負の変化を増幅し大きな正の電位変化として出力する回路となる。また、出力容量１００２は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっているが、実際に容量を設けても良い事は言うまでもない。さらに、ＭＯＳトランジスタのゲート・ソース間電圧を変化させる手法として、Ｎ型ＭＯＳトランジスタ１００３のゲート電位を直接変化させる機構を採ったが、別の機構でも良く、例えば、Ｎ型ＭＯＳトランジスタ１００３のドレイン電極と接続されたＰ型ＭＯＳトランジスタ１００７のゲート電位を容量を介して変化させる機構でも良い。蓄積容量１００１のリセットとして節点１００５を接地、節点１００８を電源電圧ＶDDに接続するように構成したが、必ずしもそうする必要は無く、それぞれのＭＯＳトランジスタのゲート・ソース間電位の絶対値が、それぞれのしきい値の絶対値より大きくなるように適当な電圧を印加しても良い。また、プリチャージ電源として、電源電圧の半分の電圧の電源を用いたが他の電圧でも良いことは言うまでもない。Ｎ型ＭＯＳトランジスタ１００３のソース電極と蓄積容量１００１の端子１００５の間及びＰ型ＭＯＳトランジスタ１００７のドレイン電極とプリチャージ電源ＶPRの間に接続スイッチ１００４および１０１０を挿入してあるが、これは、リセット期間に貫通電流が流れるのを防ぐためであり、ＭＯＳトランジスタのソース側、ドレイン側のどちら側に挿入しても良く、貫通電流による電力消費の増大が無視できれば無くても良い。
【００８７】
（実施例６）
図１１は、本発明の第６の実施例を示す回路の構成図である。第１のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ１１０１、第２のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ１１０２を用いた２重帰還ループを持つ第１の回路１１０３と、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ１１０４、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ１１０５を用いた２重帰還ループを持つ第２の回路１１０６が、第１の回路１１０３のＰ型ＭＯＳトランジスタ１１０１のドレイン電極と、第２の回路１１０６のＮ型ＭＯＳトランジスタ１１０４のドレイン電極が節点１１０７において接続され、出力端子となっている。
【００８８】
第１の回路１１０３および第２の回路１１０６の詳細な動作は、実施例４と同様なので省略する。増幅期間における入力の正の電位変化に対しては、第２の回路１１０６が動作し、出力となるＮ型ＭＯＳトランジスタ１１０４のドレイン電極の電位を大きく負の方向に変化させようとする。このとき第１の回路１１０３は、正の入力信号変化に対して不応となり出力端子となるＰ型ＭＯＳトランジスタ１１０１のドレイン電極は、ほぼ電気的にフローティングとなる。したがって、共通の出力端子１１０７は、第２の回路に引っ張られ、大きな負の出力変化を生ずる。
【００８９】
逆に、増幅期間における入力の負の電位変化に対しては、第１の回路１１０３が動作し、出力となるＰ型ＭＯＳトランジスタ１１０１のドレイン電極の電位を大きく正の方向に変化させようとする。このとき第２の回路１１０６は、負の入力信号変化に対して不応となり出力端子となるＮ型ＭＯＳトランジスタ１１０４のドレイン電極は、ほぼ電気的にフローティングとなる。したがって、共通の出力端子１１０７は、第１の回路に引っ張られ、大きな正の出力変化を生ずる。
【００９０】
つまり、本実施例の回路は、増幅期間における入力信号の正及び負の電位変化を増幅し、大きな振幅の反転信号を出力する回路である。
【００９１】
回路動作から明らかなように、回路に定常的な直流電流は流れない。低消費電力で電圧増幅が可能である。
【００９２】
また、第１の回路１１０３および第２の回路１１０６内の各ＭＯＳトランジスタのデバイスパラメータ、たとえばしきい値がたとえ変動しても、増幅作用には影響を与えない。つまり、素子特性のばらつきを補正する機能を持っている。
【００９３】
図１２は、本実施例の回路の動作波形を示している。上図の１２０１は入力の電位変化、下図の１２０２は出力節点の電位変化を示している。１回目の増幅期間の時、入力の電位を２．５Ｖから＋５ｍＶ変化させている。これにより、第２の回路１１０６のＮ型ＭＯＳトランジスタ１１０４が活性化され、電荷転送が始まり、出力節点１１０７の電位が減少する。この変化は、Ｐ型ＭＯＳトランジスタ１１０５に伝達され、帰還ループによって大きく増幅される。やがて、出力節点１１０７の電位が１２０２で示されるように大きく約−６５０ｍＶ変化して、Ｎ型ＭＯＳトランジスタのソース・ドレイン間電位差が無くなったところで飽和している。２回目の増幅期間には、入力節点の電位を２．５Ｖから−５ｍＶ変化させている。これにより、出力節点の電位１２０２は、大きく約＋７２０ｍＶ変化して飽和している。増幅率としては、１００以上となっている。
【００９４】
図１３は、本実施例のＣＭＯＳ電荷転送正帰還増幅回路の動作に対する、デバイス特性のゆらぎの影響を調べた結果である。第２の回路１１０６のＮ型ＭＯＳトランジスタ１１０４のしきい値ＶTHNが±１００ｍＶ変動したときの回路の入力オフセット電圧の変動を１３０１に、第２の回路１１０６のＰ型ＭＯＳトランジスタ１１０５のしきい値ＶTHPが±１００ｍＶ変動したときの回路の入力オフセット電圧の 変動を１３０２に示してある。ここで、入力オフセット電圧とは、増幅期間において、出力電位変化をゼロに留める為に入力節点に与えなければならない電位変化であり、理想的にはゼロである。しかし、回路内の素子特性のアンバランス等により有限の入力オフセット電圧が存在し、素子特性ばらつきを補正する機構を持たない回路は、回路内の素子特性のばらつきにより入力オフセット電圧も揺らいでしまう。図１３を見ると、±１００ｍＶのしきい値変動に対し、入力オフセット電圧は高々±１ｍＶ以下しか変化してない。本発明のＣＭＯＳ電荷転送正帰還増幅回路が、素子特性のゆらぎを補正する機能を持っていることがわかる。
【００９５】
本実施例においては、第１の回路１１０３および第２の回路１１０６として、実施例４で示した様な２重帰還ループを持った回路を使用したが、別の回路でも良く、例えば、実施例５で示したような１重の帰還ループを持つ回路でも良い。また、出力容量は、実際に容量を設けているのではなく、次段の回路の入力容量が等価的に本回路の出力容量となっているが、実際に容量を設けても良い事は言うまでもない。さらに、ＭＯＳトランジスタのゲート・ソース間電圧を変化させる手法として、第１の回路１１０３のＰ型ＭＯＳトランジスタ１１０１のゲート電位を容量を介して変化させ、第２の回路１１０６のＮ型ＭＯＳトランジスタ１１０４のゲート電位を容量を介して変化させる機構を採ったが、別の機構でも良く、例えば、出力端子１１０７に容量を介して入力信号を印加し、第１の回路１１０３のＮ型ＭＯＳトランジスタ１１０２のゲート電位を変化させ、第２の回路１１０６のＰ型ＭＯＳトランジスタ１１０５のゲート電位を変化させる機構でも良い。同様に、回路の入力端子と出力端子を入れ替えても良い。さらに、第１の回路１１０３のＮ型ＭＯＳトランジスタ１１０２のドレイン電極と、第２の回路１１０６のＰ型ＭＯＳトランジスタ１１０５のドレイン電極を接続して共通の端子としても良い。
【００９６】
本実施例では、第１の回路１１０３のＰ型ＭＯＳトランジスタ１１０１のドレイン電極と、第２の回路１１０６のＮ型ＭＯＳトランジスタ１１０４のドレイン電極が節点１１０７において直接接続され、共通の出力端子とする構成を採っているが、別の出力構成でも良く、例えば、第１の回路１１０３のＰ型ＭＯＳトランジスタ１１０１のドレイン電極と節点１１０７間、及び第２の回路１１０６のＮ型ＭＯＳトランジスタ１１０４のドレイン電極と節点１１０７間にそれぞれ結合容量を配し、容量的に接続された出力端子としても良い。
【００９７】
（実施例７）
図１４は、本発明の第７の実施例を示す回路の構成図である。この回路は、電荷転送正帰還増幅回路の出力にダイナミックラッチ回路を接続し、かつ入力部には入力サンプリング回路を接続して構成した電圧比較器である。
【００９８】
図において、１４０１は、第１のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを用いた２重帰還ループを持つ第１の回路と、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いた２重帰還ループを持つ第２の回路が、第１の回路のＮ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＰ型ＭＯＳトランジスタのドレイン電極が接続されて入力端子となり、第１の回路のＰ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＮ型ＭＯＳトランジスタのドレイン電極が接続されて出力端子となっている電荷転送正帰還増幅回路である。１４０２は第１の入力切り替えスイッチ、１４０３は第２の入力切り替えスイッチ、１４０４は入力サンプリング容量、１４０５はプリチャージスイッチである。１４０６は電荷転送正帰還増幅回路１４０１の入力端子である。１４０７はダイナミックラッチ回路である。ダイナミックラッチ回路１４０７の内部では、１４０８は第１のＮ型ＭＯＳトランジスタ、１４０９は第１のＰ型ＭＯＳトランジスタ、１４１０は第２のＮ型ＭＯＳトランジスタ、１４１１は第２のＰ型ＭＯＳトランジスタであり、１４１２は第１のラッチ制御スイッチ、１４１３は第２のラッチ制御スイッチである。１４１４は、電荷転送正帰還増幅回路１４０１の出力とダイナミックラッチ１４０７の入力の接続・切り放しを制御するスイッチである。１４１５は、ダイナミックラッチ１４０７の他方の入力端子と参照電圧として用いるＶPRとの接続・切り放しを制御するスイッチである。
【００９９】
ダイナミックラッチ１４０７も、電荷転送正帰還増幅回路１４０１と同じく３期間で一周期の動作のため、それらを組み合わせた本実施例の比較器も３期間で動作する。
【０１００】
第１期間では、電荷転送正帰還増幅回路１４０１はリセット動作、ダイナミックラッチ１４０７はラッチ動作を行う。すなわち、ダイナミックラッチ１４０７においては、スイッチ１４１４および１４１５がオフとなり、ダイナミックラッチ回路が切り離される。ダイナミックラッチ回路内のラッチ制御スイッチ１４１２および１４１３がオンとなり、前の周期で入力されていた信号を増幅し、出力が接地電位か電源電位に変位して安定化する。
【０１０１】
第２期間では、電荷転送正帰還増幅回路１４０１はプリチャージ動作、ダイナミックラッチ１４０７はリセット動作を行う。このとき、入力切り替えスイッチ１４０２はオン、１４０３はオフ、プリチャージスイッチ１４０５はオンである。したがって、入力サンプリング容量１４０４の両端には、比較器の入力信号ＶINとプリチャージ電圧ＶPRが印加される。電荷転送正帰還増幅回路１４０１の入力端子１４０６、つまり、電荷転送正帰還増幅回路内の第１の回路のＰ型ＭＯＳトランジスタと第２の回路のＮ型ＭＯＳトランジスタのゲート電極にもプリチャージ電圧ＶPRが印加され、電荷転送正帰還増幅回路のプリチャージが行われる。一方、スイッチ１４１４および１４１５はオン、ダイナミックラッチ１４０７内のラッチ制御スイッチ１４１２および１４１３はオフとなり、ダイナミックラッチの両入力端子がプリチャージ電圧ＶPRでリセットされる。
【０１０２】
第３期間では、電荷転送正帰還増幅回路１４０１は増幅動作、ダイナミックラッチ１４０７は入力転送動作を行う。まず、プリチャージスイッチ１４０５がオフになり、電荷転送正帰還増幅回路１４０１の入力端子１４０６がフローティング状態になる。入力切り替えスイッチ１４０２がオフ、１４０３がオンとなり、入力サンプリング容量１４０４には参照電圧ＶREFが印加されることになる。このとき、この参照信号ＶREFと第２期間で印加されていた入力信号ＶINとの電位差が、入力サンプリング容量１４０４と、電荷転送正帰還増幅回路の入力容量で容量分割され、入力端子１４０６に電位変化として現れる。入力サンプリング容量１４０４の容量を電荷転送正帰還増幅回路の入力容量に比べて十分大きくとると、入力端子１４０６には、参照信号ＶREFと入力信号ＶINとの電位差にほぼ等しい電位変化が生じる。この入力端子の電位変化により電荷転送正帰還増幅回路１４０１内で電圧増幅が行われ、その出力がスイッチ１４１４を通してダイナミックラッチ１４０７の一方の入力端子に転送される。他方の入力端子には、スイッチ１４１５を通してプリチャージ電圧が印加され続けているので、ダイナミックラッチ１４０７の２つの入力端子間に電位差が生じることになる。この電位差は、次の周期の第１期間で、ダイナミックラッチのラッチ動作を通して増幅され、入力信号ＶINと参照信号ＶREFのどちらが大きかったかが出力される。
【０１０３】
以上の３期間で構成される周期を繰り返すことにより、周期的に連続して電圧比較が行われる。
【０１０４】
これまでの実施例で示したように、電荷転送正帰還増幅回路は、素子特性ゆらぎの影響を受けずに電圧増幅が可能である。したがって、ダイナミックラッチに入力オフセット電圧があり、かつそれが回路間でばらついていたとしても、電荷転送正帰還増幅回路を前段に接続した本実施例の電圧比較器は、実質的に入力オフセット電圧のばらつきを小さくできるため、高い比較精度が得られる。高分解能Ａ／Ｄ変換器に応用可能である。
【０１０５】
また、電荷転送正帰還増幅回路１４０１およびダイナミックラッチ１４０７は、共に定常的な貫通電流を流さないため、本実施例の電圧比較器は消費電力が極めて小さいという特徴を持っている。
【０１０６】
なお、本実施例においては、電荷転送正帰還増幅回路として、第１のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを用いた２重帰還ループを持つ第１の回路と、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いた２重帰還ループを持つ第２の回路が、第１の回路のＮ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＰ型ＭＯＳトランジスタのドレイン電極が接続されて入力端子となり、第１の回路のＰ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＮ型ＭＯＳトランジスタのドレイン電極が接続されて出力端子となっている電荷転送正帰還増幅回路を用いたが、他の電荷転送正帰還増幅回路でもよく、例えば、第１のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを用いた１重帰還ループを持つ第１の回路と、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いた１重帰還ループを持つ第２の回路が、第１の回路のＰ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＮ型ＭＯＳトランジスタのドレイン電極が接続され、出力端子となっている電荷転送正帰還増幅回路を用いてもよく、または実施例３で示した電荷転送正帰還増幅回路等でも良いことは言うまでもない。
【０１０７】
また、ラッチ回路として定常電流を流さない典型的なダイナミックラッチ回路を用いたが、他のものでも良く、例えば電流制御型のラッチセンスアンプ回路やインバータたすき掛け形式の典型的なラッチ回路等でも良い。また、本実施例においては、入力サンプリング容量１４０４に、第２期間で入力信号ＶINが、第３期間で参照信号ＶREFが印加されているが、用途によっては逆でも良いことは言うまでもない。第１期間で入力サンプリング容量１４０４に印加される信号は、入力信号ＶINでも参照信号ＶREFでも良く、あるいは何も印加しなくても良い。
【０１０８】
（実施例８）
図１５は、本発明の第８の実施例を示す回路の構成図である。この回路は、複数のメモリ素子が接続されたビットラインを入力とする電荷転送正帰還増幅回路を用いて、選択されたメモリ素子のデータによるビットラインの微小な電位変化を増幅して出力するセンスアンプ回路を構成したものである。
【０１０９】
図において、１５０１は、第１のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを用いた１重帰還ループを持つ第１の回路と、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いた１重帰還ループを持つ第２の回路が、第１の回路のＰ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＮ型ＭＯＳトランジスタのドレイン電極が接続されて出力端子となっている電荷転送正帰還増幅回路である。第１の回路のＰ型ＭＯＳトランジスタのゲート電極と第２の回路のＮ型ＭＯＳトランジスタのゲート電極は接続され、入力端子となっている。１５０２はダイナミックメモリのメモリセルであり、ＭＯＳトランジスタスイッチ１５０３と蓄積容量１５０４から構成されている。ＭＯＳトランジスタスイッチ１５０３のゲート電極は、ワードライン１５０５に接続されている。複数のメモリセルがつながる１５０６は、ビットラインであり、電荷転送正帰還増幅回路１５０１の入力端子と接続されている。ビットラインは、プリチャージスイッチ１５０７を介して適宜プリチャージされる機構を有している。電荷転送正帰還増幅回路の出力は、ラッチ回路１５０８に接続され、最終的にデジタル信号が出力される。
【０１１０】
電荷転送正帰還増幅回路１５０１の詳細な動作は、これまでの実施例と同様なので省略する。
【０１１１】
電荷転送正帰還増幅回路１５０１のプリチャージ期間にあわせて、ビットライン１５０６のプリチャージスイッチ１５０７もオンし、ビットライン１５０６を電源電圧の半分に設定されたプリチャージ電圧ＶPRでプリチャージする。
【０１１２】
次に、電荷転送正帰還増幅回路が増幅期間に移行するタイミングに合わせて、プリチャージスイッチ１５０７がオフすると共に、ビットライン１５０６に接続された複数のメモリセルのどれか一つのセルにつながるワードラインが活性化され、セル内のＭＯＳトランジスタスイッチがオンし、蓄積容量とビットライン１５０６を接続する。蓄積容量に予め電荷が蓄積されてない場合（０が書き込まれていた場合）、ＭＯＳトランジスタスイッチのオンにより電荷がビットライン１５０６から流れ込む。ビットライン１５０６に付随する非常に大きな寄生容量と、蓄積容量の間で電荷分配が行われビットライン１５０６の電位が僅かに減少する。この電位変化が電荷転送正帰還増幅回路１５０１に入力され、正帰還により反転増幅され、非常に大きな正の信号変化として出力され、電荷転送正帰還増幅回路の後段に接続されるラッチ回路１５０８によりデジタル信号として１がラッチされ、選択されたメモリセルの内容が反転信号として読み出されたことになる。
【０１１３】
逆に、蓄積容量が予め電源電圧で充電され電荷が蓄積されている場合（１が書き込まれていた場合）、ＭＯＳトランジスタスイッチのオンにより電荷が蓄積容量からビットライン１５０６へ流れ込む。ビットライン１５０６に付随する非常に大きな寄生容量と、蓄積容量の間で電荷分配が行われビットライン１５０６の電位が僅かに増加する。この電位変化が電荷転送正帰還増幅回路１５０１に入力され、正帰還により反転増幅され、非常に大きな負の信号変化として出力され、電荷転送正帰還増幅回路の後段に接続されるラッチ回路１５０８によりデジタル信号として０がラッチされ、選択されたメモリセルの内容が反転信号として読み出されたことになる。
【０１１４】
本実施例に示されるように、電荷転送正帰還増幅回路をセンスアンプとして用いることにより、ビットラインの微小な電位変化を高速にかつ高精度で非常に大きな電圧に増幅することができ、かつ消費電力を小さく抑えることができる。
【０１１５】
なお、本実施例においては、電荷転送正帰還増幅回路として、第１のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを用いた１重帰還ループを持つ第１の回路と、第１のＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタ、第２のＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いた１重帰還ループを持つ第２の回路が、第１の回路のＰ型ＭＯＳトランジスタのドレイン電極と、第２の回路のＮ型ＭＯＳトランジスタのドレイン電極が接続されて出力端子となっている電荷転送正帰還増幅回路を用いたが、他の電荷転送正帰還増幅回路でもよく、例えば、実施例６や実施例７で示した電荷転送正帰還増幅回路でも良いことは言うまでもない。
【０１１６】
また、電荷転送正帰還増幅回路およびビットラインのプリチャージ電源として、電源電圧の半分の電圧の電源を用いたが他の電圧でも良いことは言うまでもない。メモリセルとして、蓄積容量とスイッチＭＯＳトランジスタからなるダイナミックメモリセルを例に挙げたが、他の構造のメモリセルでも良く例えばスタティックメモリセルや不揮発性メモリセルでも良いことは言うまでもない。
【０１１７】
（実施例９）
図１６は、本発明の第９の実施例を示す回路の構成図である。この回路は、電荷転送正帰還増幅回路を対称構造にして精度を向上し、ダイナミックラッチ回路を接続し、かつ入力部には入力サンプリング回路を接続して構成した電圧比較器である。
【０１１８】
実施例７（図１４）で示した電荷転送正帰還増幅回路は、実施例４（図９）で示した単極性（入力電圧変化の極性が正か負かどちらか一方に限られるもの）電荷転送正帰還増幅回路を左右ひっくり返して組み合わせた回路と見なすことができる。つまり１つ目の単極性電荷転送増幅回路の入力と出力を、それぞれ２つ目の単極性電荷転送増幅回路の出力と入力に接続した回路である。そして、２つの単極性電荷転送増幅回路を接続した２つの節点の内、片方を入力、他方を出力と見なして、入力側には入力サンプリング回路、出力側にはダイナミックラッチ回路を接続したものである。本来、同じ単極性電荷転送増幅回路の入出力をひっくり返して接続した２つの節点は等価であるので、どちらを入力に、あるいは出力にしても構わない。言い換えれば、入出力を区別する必要はない。
【０１１９】
本実施例では、双方の節点を、入出力共通の節点として差動型の電荷転送増幅回路を構成したものである。
【０１２０】
図１６において、１６０１及び１６０２は単極性電荷転送増幅回路であり、差動節点１６０３および１６０４に対して相補的に結合している。本実施例では、単極性電荷転送増幅回路において、実施例４や実施例７と異なり、貫通電流を防ぐための接続スイッチがＭＯＳトランジスタのドレイン側に設けられている。１６０５は、実施例７でも用いたダイナミックラッチ回路である。１６０６、１６０７は、それぞれ差動接点１６０３、１６０４をプリチャージ電源ＶPRと接続するプリチャージスイッチである。１６０８および１６０９は、第１の入力サンプリング容量１６１０を介して入力信号ＶIN +や基準信号ＶREF +を差動接点１６０３に伝達するための入力切り替えスイッチである。１６１１および１６１２は、第２の入力サンプリング容量１６１３を介して反転入力信号ＶIN -や反転基準信号ＶREF -を差動接点１６０４に伝達するための入力切り替えスイッチである。入力切り替えスイッチ１６１１は同１６０８と同相で動作し、同１６１２は同１６０９と同相で動作する。その他の回路構成、および動作の詳細は実施例７と同様なので省略する。
【０１２１】
本実施例においては、２つの差動接点１６０３、１６０４に対して回路構成が完全に対称である。したがって、実施例６で主じていたオフセット電圧の全体的なシフト（図１３の１３０２で示されるＭＯＳトランジスタのしきい値変動による電荷転送正帰還増幅回路のオフセット電圧の変動のグラフで、ＭＯＳトランジスタのしきい値変動がゼロの時のオフセット電圧約０．９５ｍＶ。これは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタの電流−電圧特性が完全には対称でなく、その影響が、電荷転送正帰還増幅回路の対称構造となっていない入出力節点に異なる影響を与えるために発生する）を防止することができ、電荷転送正帰還増幅回路の精度を向上することが可能となっている。
【０１２２】
なお、本実施例においては、単極性電荷転送増幅回路において、貫通電流を防ぐための接続スイッチがＭＯＳトランジスタのドレイン側に設けられているが、実施例４や実施例７と同様にＭＯＳトランジスタのソース側に設けても良いことは言うまでもない。また、ラッチ回路として定常電流を流さない典型的なダイナミックラッチ回路を用いたが、他のものでも良く、例えば電流制御型のラッチセンスアンプ回路やインバータたすき掛け形式の典型的なラッチ回路等でも良い。
【０１２３】
【発明の効果】
本発明では、直流電流を流さないで電荷転送原理により電圧増幅が可能となる。また、素子特性の揺らぎに対して動作特性が影響を受けにくい特徴を持つ。ダイナミックラッチ回路の前段に配置することによって、実効的にダイナミックラッチ回路のオフセット電圧のばらつきを小さくすることができ、高精度の低消費電力比較器が実現できる。Ａ／Ｄコンバータに応用すれば、低電力の高精度Ａ／Ｄコンバータが実現できる。
【０１２４】
本発明では、ソースフォロアによる電荷転送機構および正帰還機構により、高速にかつ高増幅率で電圧増幅が可能となる。直流電流を流さないで電圧増幅が可能となり、また、素子特性の揺らぎに対して動作特性が影響を受けにくい特徴を持つ。
【０１２５】
本発明の電荷転送正帰還増幅回路をダイナミックラッチ回路の前段に配置することによって、実効的にダイナミックラッチ回路のオフセット電圧のばらつきを小さくすることができ、高精度低消費電力の電圧比較器が実現できる。
【０１２６】
また、Ａ／Ｄコンバータに応用すれば、低電力の高精度Ａ／Ｄコンバータが実現できる。さらに、メモリ回路のセンスアンプに応用すれば、高速高精度の低消費電力センスアンプが実現できる。
【図面の簡単な説明】
【図１】実施例１の電荷電送増幅回路を示す構成図である。
【図２】実施例２の電荷電送増幅回路を示す構成図である。
【図３】実施例２の電荷電送増幅回路の動作波形を示すグラフである。
【図４】実施例２のＣＭＯＳ電荷転送増幅回路のしきい値変動に対する入力オフセット電圧の関係を示すグラフである。
【図５】実施例３を示す電圧比較器のを示す回路構成図である。
【図６】電圧比較器のオフセット電圧のばらつき頻度を示すグラフである。
【図７】４ビットのＡ／Ｄ変換器の微分非直線性の測定結果を示すグラフである。
【図８】４ビットＡ／Ｄ変換器の消費電力と変換周波数の関係を示すグラフである。
【図９】実施例４の電荷転送正帰還増幅回路を示す回路構成図である。
【図１０】実施例５の電荷転送正帰還増幅回路を示す回路構成図である。
【図１１】実施例６の電荷転送正帰還増幅回路を示す回路構成図である。
【図１２】実施例６の電荷転送正帰還増幅回路の動作波形を示すグラフである。
【図１３】実施例６の電荷転送正帰還増幅回路の動作に対するデバイス特性のゆらぎの影響を示すグラフである。
【図１４】本発明の電圧比較器を示す回路構成図である。
【図１５】本発明のセンスアンプを示す回路構成図である。
【図１６】実施例９の電荷転送正帰還振幅回路を示す回路構成図である。
【図１７】従来のダイナミックラッチ電圧比較器を示す回路である。
【符号の説明】
１０１ 蓄積容量（第１の容量）、
１０２ 出力容量（第２の容量）、
１０３ Ｎ型ＭＯＳトランジスタ、
１０４ 節点、
１０５ 蓄積容量のリセット用スイッチ、
１０６ 出力節点、
１０７ プリチャージ用スイッチ、
１０８ 入力節点、
２０１、２０２ 蓄積容量（第１の容量）、
２０３ 出力容量（第２の容量）、
２０４ Ｎ型ＭＯＳトランジスタ、
２０５ スイッチ、
２０６ 節点、
２０７ リセット用スイッチ、
２０８ Ｐ型ＭＯＳトランジスタ、
２０９ スイッチ、
２１０ 節点、
２１１ リセット用スイッチ、
２１２ 出力節点、
２１３ プリチャージ用スイッチ、
２１４ 入力節点、
３０１ 入力節点、
３０２ 出力節点、
３０３ Ｎ型ＭＯＳトランジスタを流れる電流変化、
３０４ Ｐ型ＭＯＳトランジスタを流れる電流変化、
５０１ ＣＭＯＳ電荷転送増幅回路、
５０２ 第１の入力切り替えスイッチ、
５０３ 第２の入力切り替えスイッチ、
５０４ 入力サンプリング容量、
５０５ プリチャージスイッチ、
５０６ ＣＭＯＳ電荷転送増幅回路、
５０７ ダイナミックラッチ回路、
５０８ 第１のＮ型ＭＯＳトランジスタ、
５０９ 第１のＰ型ＭＯＳトランジスタ、
５１０ 第２のＮ型ＭＯＳトランジスタ、
５１１ 第２のＰ型ＭＯＳトランジスタ、
５１２ 第１のラッチ制御スイッチ、
５１３ 第２のラッチ制御スイッチ、
５１４ 制御するスイッチ、
５１５ 制御するスイッチ、
９０１ 蓄積容量、
９０２ 出力容量、
９０３ 入力容量、
９０４ Ｎ型ＭＯＳトランジスタ、
９０５、９０９ 接続スイッチ、
９０６、９１０ 節点、
９０７、９１１ リセット用スイッチ、
９０８ Ｐ型ＭＯＳトランジスタ、
９１２、９１３ プリチャージ用スイッチ、
１００１ 蓄積容量、
１００２ 出力容量、
１００３ Ｎ型ＭＯＳトランジスタ、
１００４、１０１０ 接続スイッチ、
１００５、１００８ 節点、
１００６、１００９ リセット用スイッチ、
１００７ Ｐ型ＭＯＳトランジスタ、
１０１１ プリチャージ用スイッチ、
１１０１ Ｐ型ＭＯＳトランジスタ、
１１０２ Ｎ型ＭＯＳトランジスタ、
１１０３ 第１の回路、
１１０４ Ｎ型ＭＯＳトランジスタ、
１１０５ Ｐ型ＭＯＳトランジスタ、
１１０６ 第２の回路３０６、
１１０７ 節点、
１２０１ 入力の電位変化、
１２０２ 出力節点の電位変化、
１３０１、１３０２ 入力オフセット電圧の変動、
１４０１ 電荷転送正帰還増幅回路、
１４０２、１４０３ 入力切り替えスイッチ、
１４０４ 入力サンプリング容量、
１４０５ プリチャージスイッチ、
１４０６ 入力端子、
１４０７ ダイナミックラッチ回路、
１４０８、１４１０ Ｎ型ＭＯＳトランジスタ、
１４０９、１４１１ 第１のＰ型ＭＯＳトランジスタ、
１４１２、１４１３ ラッチ制御スイッチ、
１４１４、１４１５ スイッチ、
１５０１ 電荷転送正帰還増幅回路、
１５０２ ダイナミックメモリのメモリセル、
１５０３ スイッチ、
１５０４ 蓄積容量、
１５０５ ワードライン、
１５０６ ビットライン、
１５０７ プリチャージスイッチ、
１５０８ ラッチ回路、
１６０１、１６０２ 電荷転送正帰振幅回路、
１６０３、１６０４ 作動接点、
１６０５ ダイナミックラッチ回路、
１６０６、１６０７ プリチャージスイッチ、
１６０８、１６０９、１６１１、１６１２ 入力切替スイッチ、
１６１０ 第１の入力サンプリング容量、
１６１３ 第２の入力サンプリング容量。
Claims (11)
- ＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース電極およびドレイン電極にそれぞれ接続された第１の容量および第２の容量と、前記第１の容量の両端子間と前記第２の容量の両端子間をそれぞれ所定の電位差に設定する手段と、前記ＭＯＳトランジスタのゲート・ソース間電位差を外部より変化せしめる手段とを有し、前記第１の容量を前記第２の容量よりも大きくし前記第１の容量の前記ＭＯＳトランジスタのゲート電極に接続されていない側の電位を変化させて電圧増幅を行うことを特徴とする電荷転送増幅装置。
- Ｐ型ＭＯＳトランジスタと、前記Ｐ型ＭＯＳトランジスタのソース電極およびドレイン電極にそれぞれ接続された第１の容量と、前記第１の容量の両端子間をそれぞれ所定の電位差に設定する手段と、前記ＰＭＯＳトランジスタのゲート・ソース間電位差を外部より変化せしめる手段とを有する第１の回路と、
Ｎ型ＭＯＳトランジスタと、前記Ｎ型ＭＯＳトランジスタのソース電極およびドレイン電極にそれぞれ接続された第１の容量と、前記第１の容量の両端子間をそれぞれ所定の電位差に設定する手段と、前記Ｎ型ＭＯＳトランジスタのゲート・ソース間電位差を外部から変化せしめる手段とを有する第２の回路とからなり、
前記第１の回路と第２の回路とが、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのドレイン電極において接続され、該ドレイン電極に接続された第２の容量の両端子間を所定の電位差に設定する手段が設けられ、さらに前記第１の回路及び第２の回路における第１の容量のいずれも前記第２の容量よりも大きくしたことを特徴とする電荷転送増幅回路。 - 前記第１の回路は、前記第１の容量の前記P型ＭＯＳトランジスタのゲート電極に接続されていない側の電位を変化させて電圧増幅を行うことを特徴とする請求項２に記載の電荷転送増幅回路。
- 前記第２の回路は、前記第１の容量の前記Ｎ型ＭＯＳトランジスタのゲート電極に接続されていない側の電位を変化させて電圧増幅を行うことを特徴とする請求項２に記載の電荷増幅回路。
- 前記Ｐ型ＭＯＳトランジスタのゲート電極と、前記Ｎ型ＭＯＳトランジスタのゲート電極を接続して共通の端子としたことを特徴とする請求項２に記載の電荷転送増幅回路。
- 前記ゲート・ソース間電位差を外部より変化せしめる手段は、前記ＭＯＳトランジスタのゲート電極の電位を変化させる手段を有していることを特徴とする請求項１〜５のいずれか１項に記載の電荷転送増幅回路。
- 請求項１〜６のいずれか１項に記載の電荷転送増幅回路の前記ドレイン電極にダイナミックラッチ回路を接続したことを特徴とする電圧比較器。
- 第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタとは反対導電型の第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソース電極と前記第２のＭＯＳトランジスタのソース電極間に接続された蓄積容量と、
該蓄積容量の両端子をリセット期間においてそれぞれ所定の電位に設定する手段と、
前記第２のＭＯＳトランジスタのゲート電極と前記第１のＭＯＳトランジスタのドレイン電極とを接続する手段及び前記第１のＭＯＳトランジスタのドレイン電極を前記リセット期間に後続するプリチャージ期間において所定の電位に設定し、該プリチャージ期間に後続する増幅期間において解放する手段、又は／並びに前記第１のＭＯＳトランジスタのゲート電極と前記第２のＭＯＳトランジスタのドレイン電極とを接続する手段及び前記第２のＭＯＳトランジスタのドレイン電極を前記プリチャージ期間において所定の電位に設定し、前記増幅期間において解放する手段と、
前記増幅期間において電圧が変化する入力信号に応じて前記第１のＭＯＳトランジスタのゲート・ソース間電圧又は／及び前記第２のＭＯＳトランジスタのゲート・ソース間電圧を変化させる機構とを有することを特徴とする電荷転送正帰還増幅回路。 - 前記第１のＭＯＳトランジスタをＰ型ＭＯＳトランジスタとした請求項６に記載の第１の電荷転送正帰還増幅回路と、前記第１のＭＯＳトランジスタをＮ型ＭＯＳトランジスタとした請求項６に記載の第２の電荷転送正帰還増幅回路とからなり、
前記第１の電荷転送正帰還増幅回路のＰ型ＭＯＳトランジスタのドレイン電極と前記第２の電荷転送正帰還増幅回路のＮ型ＭＯＳトランジスタのドレイン電極とを接続し、
又は／及び、前記第１の電荷転送正帰還増幅回路のＮ型ＭＯＳトランジスタのドレイン電極と前記第２の電荷転送正帰還増幅回路のＰ型ＭＯＳトランジスタのドレイン電極とを接続したことを特徴とする電荷転送正帰還増幅回路。 - 請求項８又は９に記載の電荷転送正帰還増幅回路において、プリチャージ期間において所定の電位に設定し、増幅期間において電荷を開放する手段が設けられた節点の少なくとも一つを出力とし、前記節点に直接又は容量を介してラッチ回路を接続したことを特徴とする電圧比較器。
- 請求項８又は９に記載の電荷転送正帰還増幅回路の入力に、複数のメモリ素子が接続されたビットラインが接続されたことを特徴とするセンスアンプ。
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| US7570192B2 (en) * | 2007-01-19 | 2009-08-04 | Kenet Incorporated | Charge-domain pipelined analog-to-digital converter |
| WO2008091603A1 (en) * | 2007-01-23 | 2008-07-31 | Kenet, Inc. | Analog error correction for a pipelined charge-domain a/d converter |
| TW200922140A (en) * | 2007-11-15 | 2009-05-16 | Tpo Displays Corp | Level shifter, interface driving circuit and image displaying system |
| CN102024499B (zh) * | 2009-09-18 | 2014-03-26 | 杭州士兰集成电路有限公司 | 栅氧击穿型一次性可编程单元的读出结构和方法 |
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| EP0591356A1 (en) * | 1991-06-25 | 1994-04-13 | Motorola, Inc. | Method and apparatus for establishing a communication link |
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