JP2686014B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2686014B2 JP2686014B2 JP4024757A JP2475792A JP2686014B2 JP 2686014 B2 JP2686014 B2 JP 2686014B2 JP 4024757 A JP4024757 A JP 4024757A JP 2475792 A JP2475792 A JP 2475792A JP 2686014 B2 JP2686014 B2 JP 2686014B2
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- mos transistor
- threshold voltage
- semiconductor device
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 229910019543 CoxW Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
特に高性能なＣＭＯＳ回路に関する。
特に高性能なＣＭＯＳ回路に関する。
【０００２】
【従来の技術】従来、低インピーダンスの負荷を効率よ
く駆動する回路としてソースフォロワー回路がよく用い
られている。この従来例を図１０に示す。これは１個の
ＮＭＯＳトランジスタ１００１と負荷抵抗（ＲL）１０
０２で構成されたソースフォロワー回路で、駆動する負
荷１００３をＣoutと仮定している。いまＮＭＯＳトラ
ンジスタがＯＮした時の抵抗をＲONとすると、 となる。ここで、ＲONはゲートソース間電圧ＶGS（＝Ｖ
in−Ｖout）によって決まる抵抗である。今、ＲLを十分
大きな値とし、ＲL》ＲONとすると（１）式はＶout＝Ｖ
DDとなるが、実際にはＶoutがＶinに近づき、 ＶGS ＝ Ｖin−Ｖout≒ＶT （ＶTはＮＭＯＳトランジスタのしきい値）となるとＮ
ＭＯＳトランジスタがＯＦＦするため、ＲONは急激に大
きな値となる。即ち、 Ｖin−Ｖout≒ＶT つまり Ｖout ＝ Ｖin − ＶT （１’） となって、出力はある値に落ちつくのである。もしも、
ＶT＝０と設定しておけばＶout＝Ｖin となり、電圧ゲ
イン１の線形アンプとなる。大きな負荷容量Ｃoutを高
速に充電するためには、トランジスタのＷ／Ｌを十分大
きくとってやれば良い。（Ｗはチャネル幅、Ｌはチャネ
ル長）このとき、ＭＯＳトランジスタのゲート容量はＣ
ox・Ｌ・Ｗであり、ＬとＷの積に比例して大きくなる。
（Ｃoxはゲートの単位面積当りの容量。） しかし、ゲ
ート酸化膜の両端にかかる電圧はほとんど０となるた
め、このゲート容量にたまる電荷は実質上ゼロであり、
従ってＶinからみた図１０の回路の実効的な入力容量は
ほぼゼロとなる。つまり、図１０の回路は出力側に大き
な負荷容量（低インピーダンス負荷）がぶらさがってい
ても入力側（Ｖin側）からは全く小さな容量にしか見え
ない（高入力インピーダンス）ような回路となってお
り、インピーダンス変換回路としてよく知られた回路形
式である。大きな容量を駆動するのに大変便利な回路で
ある。
く駆動する回路としてソースフォロワー回路がよく用い
られている。この従来例を図１０に示す。これは１個の
ＮＭＯＳトランジスタ１００１と負荷抵抗（ＲL）１０
０２で構成されたソースフォロワー回路で、駆動する負
荷１００３をＣoutと仮定している。いまＮＭＯＳトラ
ンジスタがＯＮした時の抵抗をＲONとすると、 となる。ここで、ＲONはゲートソース間電圧ＶGS（＝Ｖ
in−Ｖout）によって決まる抵抗である。今、ＲLを十分
大きな値とし、ＲL》ＲONとすると（１）式はＶout＝Ｖ
DDとなるが、実際にはＶoutがＶinに近づき、 ＶGS ＝ Ｖin−Ｖout≒ＶT （ＶTはＮＭＯＳトランジスタのしきい値）となるとＮ
ＭＯＳトランジスタがＯＦＦするため、ＲONは急激に大
きな値となる。即ち、 Ｖin−Ｖout≒ＶT つまり Ｖout ＝ Ｖin − ＶT （１’） となって、出力はある値に落ちつくのである。もしも、
ＶT＝０と設定しておけばＶout＝Ｖin となり、電圧ゲ
イン１の線形アンプとなる。大きな負荷容量Ｃoutを高
速に充電するためには、トランジスタのＷ／Ｌを十分大
きくとってやれば良い。（Ｗはチャネル幅、Ｌはチャネ
ル長）このとき、ＭＯＳトランジスタのゲート容量はＣ
ox・Ｌ・Ｗであり、ＬとＷの積に比例して大きくなる。
（Ｃoxはゲートの単位面積当りの容量。） しかし、ゲ
ート酸化膜の両端にかかる電圧はほとんど０となるた
め、このゲート容量にたまる電荷は実質上ゼロであり、
従ってＶinからみた図１０の回路の実効的な入力容量は
ほぼゼロとなる。つまり、図１０の回路は出力側に大き
な負荷容量（低インピーダンス負荷）がぶらさがってい
ても入力側（Ｖin側）からは全く小さな容量にしか見え
ない（高入力インピーダンス）ような回路となってお
り、インピーダンス変換回路としてよく知られた回路形
式である。大きな容量を駆動するのに大変便利な回路で
ある。
【０００３】今，ＮＭＯＳトランジスタのしきい値はＶ
T＝０に設定されており、一定の正の電圧Ｖinが図１０
の回路に入力され、一定電位の出力Ｖout＝Ｖinが保持
されているものとする。
T＝０に設定されており、一定の正の電圧Ｖinが図１０
の回路に入力され、一定電位の出力Ｖout＝Ｖinが保持
されているものとする。
【０００４】するとこの回路には， ＩN ＝ Ｖout／ＲL （２） なる電流が流れ、常に Ｖout2／ＲLなる電力が消費さ
れることになる。この消費電流を小さくするためにはＲ
Lを大きくしなければならない。今、入力電圧が正の一
定値Ｖinより０に変化したとする。この時のＶoutの変
化はおおよそ図１１に示したようになり、時定数ＲL・
Ｃoutで減衰し０に近づく。つまり、出力レベルが入力
に追随して低電位側に変化する時間はＲLに比例して小
さくなる。つまり、回路の高速化にはＲLは小さいほど
好ましいことになる。
れることになる。この消費電流を小さくするためにはＲ
Lを大きくしなければならない。今、入力電圧が正の一
定値Ｖinより０に変化したとする。この時のＶoutの変
化はおおよそ図１１に示したようになり、時定数ＲL・
Ｃoutで減衰し０に近づく。つまり、出力レベルが入力
に追随して低電位側に変化する時間はＲLに比例して小
さくなる。つまり、回路の高速化にはＲLは小さいほど
好ましいことになる。
【０００５】しかし、ＲLを小さくすると（２）式から
明らかなように一定電圧を保持している際の電流値が増
え、消費電流が増大する。しかも、（１）式から分かる
ようにＶoutのレベルが低くなり、ＲON》ＲLではＶout
≒０となる。即ち、図１０のアンプの電圧ゲインが著し
く低下する結果となる。
明らかなように一定電圧を保持している際の電流値が増
え、消費電流が増大する。しかも、（１）式から分かる
ようにＶoutのレベルが低くなり、ＲON》ＲLではＶout
≒０となる。即ち、図１０のアンプの電圧ゲインが著し
く低下する結果となる。
【０００６】
【発明が解決しようとする課題】本発明は、これらの問
題点を解決するために行われたものであり、ソースフォ
ロワ回路の定常的な消費電力を殆どゼロにすることがで
き、しかも高速動作を可能にし、且つ電圧ゲインの低下
を全く伴わない半導体装置を提供することを目的とす
る。
題点を解決するために行われたものであり、ソースフォ
ロワ回路の定常的な消費電力を殆どゼロにすることがで
き、しかも高速動作を可能にし、且つ電圧ゲインの低下
を全く伴わない半導体装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明の要旨は、複数の
ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳト
ランジスタを有する半導体装置において、第１のｎチャ
ネルＭＯＳトランジスタのソースと第１のｐチャネルＭ
ＯＳトランジスタのソースが電気的に接続され、前記第
１のｎチャネルＭＯＳトランジスタのゲート電極と前記
第１のｐチャネルＭＯＳトランジスタのゲート電極が電
気的に接続され、前記第１のｎチャネルＭＯＳトランジ
スタのドレインが前記第１のｐチャネルＭＯＳトランジ
スタのドレインよりも高電位となるよう構成し、前記第
１のｎチャネルＭＯＳトランジスタ及び前記第１のｐチ
ャネルＭＯＳトランジスタのソースに電気的に接続され
たソースを有する第２のｎチャネルＭＯＳトランジスタ
及び第２のｐチャネルＭＯＳトランジスタを有し、前記
第２のｎチャネルＭＯＳトランジスタ及び前記第２のｐ
チャネルＭＯＳトランジスタのゲート電極が互いに接続
されて、且つ前記第１のｎチャネルＭＯＳトランジスタ
及びｐチャネルＭＯＳトランジスタのゲート電極とも電
気的に接続されており、前記第２のｎチャネルＭＯＳト
ランジスタのしきい値電圧が、前記第１のｎチャネルＭ
ＯＳトランジスタのしきい値電圧よりも大きな値に設定
され、前記第２のｐチャネルＭＯＳトランジスタのしき
い値電圧が前記第１のｐチャネルＭＯＳトランジスタの
しきい値電圧よりも小さな値に設定され、且つ前記第２
のｎチャネルＭＯＳトランジスタのしきい値電圧が前記
第２のｐチャネルＭＯＳトランジスタのしきい値電圧よ
りも大となるよう設定されたことを特徴とする半導体装
置に存在し、さらに、複数のｎチャネルＭＯＳトランジ
スタ及びｐチャネルＭＯＳトランジスタを有する半導体
装置において、第１のｎチャネルＭＯＳトランジスタの
ソースと第１のｐチャネルＭＯＳトランジスタのソース
が電気的に接続され、前記第１のｎチャネルＭＯＳトラ
ンジスタのゲート電極と前記第１のｐチャネルＭＯＳト
ランジスタのゲート電極が電気的に接続され、前記第１
のｎチャネルＭＯＳトランジスタのドレインが前記第１
のｐチャネルＭＯＳトランジスタのドレインよりも高電
位となるよう構成し、前記第１のｎチャネルＭＯＳトラ
ンジスタ及びｐチャネルＭＯＳトランジスタのゲート電
極がフローティングゲートであり、前記フローティング
ゲートと絶縁膜を介して容量結合する制御ゲート電極を
複数有することを特徴とする半導体装置に存在する。
ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳト
ランジスタを有する半導体装置において、第１のｎチャ
ネルＭＯＳトランジスタのソースと第１のｐチャネルＭ
ＯＳトランジスタのソースが電気的に接続され、前記第
１のｎチャネルＭＯＳトランジスタのゲート電極と前記
第１のｐチャネルＭＯＳトランジスタのゲート電極が電
気的に接続され、前記第１のｎチャネルＭＯＳトランジ
スタのドレインが前記第１のｐチャネルＭＯＳトランジ
スタのドレインよりも高電位となるよう構成し、前記第
１のｎチャネルＭＯＳトランジスタ及び前記第１のｐチ
ャネルＭＯＳトランジスタのソースに電気的に接続され
たソースを有する第２のｎチャネルＭＯＳトランジスタ
及び第２のｐチャネルＭＯＳトランジスタを有し、前記
第２のｎチャネルＭＯＳトランジスタ及び前記第２のｐ
チャネルＭＯＳトランジスタのゲート電極が互いに接続
されて、且つ前記第１のｎチャネルＭＯＳトランジスタ
及びｐチャネルＭＯＳトランジスタのゲート電極とも電
気的に接続されており、前記第２のｎチャネルＭＯＳト
ランジスタのしきい値電圧が、前記第１のｎチャネルＭ
ＯＳトランジスタのしきい値電圧よりも大きな値に設定
され、前記第２のｐチャネルＭＯＳトランジスタのしき
い値電圧が前記第１のｐチャネルＭＯＳトランジスタの
しきい値電圧よりも小さな値に設定され、且つ前記第２
のｎチャネルＭＯＳトランジスタのしきい値電圧が前記
第２のｐチャネルＭＯＳトランジスタのしきい値電圧よ
りも大となるよう設定されたことを特徴とする半導体装
置に存在し、さらに、複数のｎチャネルＭＯＳトランジ
スタ及びｐチャネルＭＯＳトランジスタを有する半導体
装置において、第１のｎチャネルＭＯＳトランジスタの
ソースと第１のｐチャネルＭＯＳトランジスタのソース
が電気的に接続され、前記第１のｎチャネルＭＯＳトラ
ンジスタのゲート電極と前記第１のｐチャネルＭＯＳト
ランジスタのゲート電極が電気的に接続され、前記第１
のｎチャネルＭＯＳトランジスタのドレインが前記第１
のｐチャネルＭＯＳトランジスタのドレインよりも高電
位となるよう構成し、前記第１のｎチャネルＭＯＳトラ
ンジスタ及びｐチャネルＭＯＳトランジスタのゲート電
極がフローティングゲートであり、前記フローティング
ゲートと絶縁膜を介して容量結合する制御ゲート電極を
複数有することを特徴とする半導体装置に存在する。
【０００８】以上の半導体装置により、電圧ゲインがほ
ぼ１に等しいソースフォロワ回路が実現でき、一定の電
位を保持している際の消費電力をほぼゼロとすることが
できる。更に、電位の変化に対しては非常に高速に応答
できる回路を実現することが可能となる。
ぼ１に等しいソースフォロワ回路が実現でき、一定の電
位を保持している際の消費電力をほぼゼロとすることが
できる。更に、電位の変化に対しては非常に高速に応答
できる回路を実現することが可能となる。
【０００９】
【実施例】以下に実施例をあげ本発明を詳細に説明する
が、本発明がこれら実施例に限定されないことはいうま
でもない。 （実施例１）本発明の第１の実施例を図１に示す。図に
ＮＭＯＳトランジスタ１０１（ＮＭＯＳと略す）、ＰＭ
ＯＳトランジスタ１０２（ＰＭＯＳと略す）、及びそれ
ぞれのソース１０１ａ，１０２ａ、ドレイン１０１ｂ，
１０２ｂ、ゲート１０３が示されている。
が、本発明がこれら実施例に限定されないことはいうま
でもない。 （実施例１）本発明の第１の実施例を図１に示す。図に
ＮＭＯＳトランジスタ１０１（ＮＭＯＳと略す）、ＰＭ
ＯＳトランジスタ１０２（ＰＭＯＳと略す）、及びそれ
ぞれのソース１０１ａ，１０２ａ、ドレイン１０１ｂ，
１０２ｂ、ゲート１０３が示されている。
【００１０】一般に，ＭＯＳ型トランジスタでは、キャ
リアの流れだす方の電極をソース、キャリアの流れ込む
電極をドレインと呼んでいる。従ってＮＭＯＳでは電子
の流れ出す低電位側がソースであり、高電位側がドレイ
ンと呼ばれる。また。ＰＭＯＳでは、ホールが流れだす
高電位側がソースであり、低電位側がドレインである。
また、ＮＭＯＳ，ＰＭＯＳのしきい値電圧はそれぞれＶ
TN，ＶTPであり、本実施例では ＶTN ＜ ＶTP （３） の条件に設定してある。
リアの流れだす方の電極をソース、キャリアの流れ込む
電極をドレインと呼んでいる。従ってＮＭＯＳでは電子
の流れ出す低電位側がソースであり、高電位側がドレイ
ンと呼ばれる。また。ＰＭＯＳでは、ホールが流れだす
高電位側がソースであり、低電位側がドレインである。
また、ＮＭＯＳ，ＰＭＯＳのしきい値電圧はそれぞれＶ
TN，ＶTPであり、本実施例では ＶTN ＜ ＶTP （３） の条件に設定してある。
【００１１】今、ＮＭＯＳ１０１，ＰＭＯＳ１０２に流
れる電流をそれぞれＩN，ＩPとすると、いずれのトラン
ジスタも飽和領域で動作しているので ＩN ＝ （１／２）・βN（ＶGS−ＶTN）2 （４） ＩP ＝ （１／２）・βP（ＶGS−ＶTP）2 （５） となる。ここで、 βN ＝ （Ｗ／Ｌ）NμNＣox βP ＝ （Ｗ／Ｌ）PμPＣox （Ｗ／Ｌ）N：ＮＭＯＳのチャネル幅Ｗとチャネル長Ｌ
の比 （Ｗ／Ｌ）P：ＰＭＯＳのチャネル幅Ｗとチャネル長Ｌ
の比 μN：電子のチャネル移動度 μP：ホールのチャネル移動度。 図２は，ＩN，ＩPとＶGSの関係を示したものであり、Ｖ
inに一定電圧が入力されているときは、ＩN＝ＩPとなる
条件で回路が安定する。即ち、この時 ＶGS ＝ Ｖin − Ｖout ＝ ＶT となる。但し、ＶTは図より で与えられる。（３）式の条件ＶTN ＜ ＶTPは、図２
でＩNとＩPの曲線が交点を持つための必要十分条件であ
る。
れる電流をそれぞれＩN，ＩPとすると、いずれのトラン
ジスタも飽和領域で動作しているので ＩN ＝ （１／２）・βN（ＶGS−ＶTN）2 （４） ＩP ＝ （１／２）・βP（ＶGS−ＶTP）2 （５） となる。ここで、 βN ＝ （Ｗ／Ｌ）NμNＣox βP ＝ （Ｗ／Ｌ）PμPＣox （Ｗ／Ｌ）N：ＮＭＯＳのチャネル幅Ｗとチャネル長Ｌ
の比 （Ｗ／Ｌ）P：ＰＭＯＳのチャネル幅Ｗとチャネル長Ｌ
の比 μN：電子のチャネル移動度 μP：ホールのチャネル移動度。 図２は，ＩN，ＩPとＶGSの関係を示したものであり、Ｖ
inに一定電圧が入力されているときは、ＩN＝ＩPとなる
条件で回路が安定する。即ち、この時 ＶGS ＝ Ｖin − Ｖout ＝ ＶT となる。但し、ＶTは図より で与えられる。（３）式の条件ＶTN ＜ ＶTPは、図２
でＩNとＩPの曲線が交点を持つための必要十分条件であ
る。
【００１２】従って、Ｖoutは Ｖout ＝ Ｖin − ＶT （７） となる。これは従来例の（１’）に対応するものであ
る。即ち、電圧ゲインが１の増幅器が実現できる。
る。即ち、電圧ゲインが１の増幅器が実現できる。
【００１３】今、Ｖinが低い電位に変化したとする。即
ち、 Ｖout ＞ Ｖin − ＶT となったとすると、 ＶGS ＝ Ｖin−Ｖout＜ＶT となる。この時、図２より明らかなようにＰＭＯＳには
より多くの電流が流れ，ＮＭＯＳに流れる電流は減少す
る。特に、ＶGS＜ＶTNとなるとＮＭＯＳはカットオフ
し、電流が全く流れなくなる。このようにして、Ｃout
にたまった電荷は急速にＰＭＯＳにより放電し、Ｖout
はＶinの変化に追随し、再びＶout＝Ｖin−ＶTとなった
ところで落ちつくことになる。
ち、 Ｖout ＞ Ｖin − ＶT となったとすると、 ＶGS ＝ Ｖin−Ｖout＜ＶT となる。この時、図２より明らかなようにＰＭＯＳには
より多くの電流が流れ，ＮＭＯＳに流れる電流は減少す
る。特に、ＶGS＜ＶTNとなるとＮＭＯＳはカットオフ
し、電流が全く流れなくなる。このようにして、Ｃout
にたまった電荷は急速にＰＭＯＳにより放電し、Ｖout
はＶinの変化に追随し、再びＶout＝Ｖin−ＶTとなった
ところで落ちつくことになる。
【００１４】逆に，Ｖinが高電位側に変化しＶout＜Ｖi
n−ＶTとなったときにはＶGS＝Ｖin−Ｖout＞ＶTとな
り、今度はＰＭＯＳがＯＦＦし、ＮＭＯＳに大きな電流
がながれてＣoutが急速に充電されるため，Ｖoutは上昇
し再びＶout＝Ｖin−ＶTとなったところで落ちつく。
n−ＶTとなったときにはＶGS＝Ｖin−Ｖout＞ＶTとな
り、今度はＰＭＯＳがＯＦＦし、ＮＭＯＳに大きな電流
がながれてＣoutが急速に充電されるため，Ｖoutは上昇
し再びＶout＝Ｖin−ＶTとなったところで落ちつく。
【００１５】以上のように、Ｃoutの充・放電がそれぞ
れＮＭＯＳトランジスタとＰＭＯＳトランジスタのオン
によって行われるため、高速の充放電が可能であり、高
速で変化する入力信号に応答することができる。特にβ
N＝βPと設定してやるとＮＭＯＳとＰＭＯＳの電流駆動
能力が等しくなり、充放電の速度が等しく、回路の高速
化には特に有利である。
れＮＭＯＳトランジスタとＰＭＯＳトランジスタのオン
によって行われるため、高速の充放電が可能であり、高
速で変化する入力信号に応答することができる。特にβ
N＝βPと設定してやるとＮＭＯＳとＰＭＯＳの電流駆動
能力が等しくなり、充放電の速度が等しく、回路の高速
化には特に有利である。
【００１６】これは従来例にない大きな特徴である。従
来例では、Ｃoutの放電時間はＲL・Ｃoutで決まってお
りＲLを小さくしない限り放電時間を小さくすることは
できなかった。しかし、ＲLを小さくすると電圧ゲイン
が小さくなると共に消費電力がＲLに反比例して大きく
なる等の問題があった。
来例では、Ｃoutの放電時間はＲL・Ｃoutで決まってお
りＲLを小さくしない限り放電時間を小さくすることは
できなかった。しかし、ＲLを小さくすると電圧ゲイン
が小さくなると共に消費電力がＲLに反比例して大きく
なる等の問題があった。
【００１７】本発明ではトランジスタのβN、βPを大き
くすることにより幾らでも充放電の時間を短くすること
が可能である。しかも、βN、βPの値を大きくとっても
電圧ゲインは常に１であり、小さくなることはない。し
かも消費電力は図２より定常的に流れる電流が で与えられるのでＶTNとＶTPの値をほぼ等しくすること
で電流Ｉは幾らでも小さくすることができ、回路動作速
度とは無関係に消費電力を一定の小さな値、あるいはほ
ぼ０にすることが可能である。
くすることにより幾らでも充放電の時間を短くすること
が可能である。しかも、βN、βPの値を大きくとっても
電圧ゲインは常に１であり、小さくなることはない。し
かも消費電力は図２より定常的に流れる電流が で与えられるのでＶTNとＶTPの値をほぼ等しくすること
で電流Ｉは幾らでも小さくすることができ、回路動作速
度とは無関係に消費電力を一定の小さな値、あるいはほ
ぼ０にすることが可能である。
【００１８】以上述べたように、本発明の回路により、
従来のソースフォロワ回路が持っていたすべての問題を
解決することが可能となる。また、ＶTの値は（６）式
で与えられるがＶTN、ＶTP、βRの値を適宜設定して、
ＶT＝０とすることも可能である。例えば、βR＝１、Ｖ
TN＝−１Ｖ、ＶTP＝１Ｖとすれば、Ｖout＝Ｖinとな
り、入力電圧と等しい値を出力側に取り出すことができ
る。また、この他ＶT＝０とするために、ＶTN、ＶTP、
βRに対しいかなる値を組み合わせてもよいことは言う
までもない。 （実施例２）実施例１では、図１に示すＮＭＯＳのしき
い値ＶTN、ＰＭＯＳのしきい値ＶTPが、ＶTN＜ＶTPとな
る場合について説明したが、これを ＶTN ＝ ＶTP と設定してもよい。
従来のソースフォロワ回路が持っていたすべての問題を
解決することが可能となる。また、ＶTの値は（６）式
で与えられるがＶTN、ＶTP、βRの値を適宜設定して、
ＶT＝０とすることも可能である。例えば、βR＝１、Ｖ
TN＝−１Ｖ、ＶTP＝１Ｖとすれば、Ｖout＝Ｖinとな
り、入力電圧と等しい値を出力側に取り出すことができ
る。また、この他ＶT＝０とするために、ＶTN、ＶTP、
βRに対しいかなる値を組み合わせてもよいことは言う
までもない。 （実施例２）実施例１では、図１に示すＮＭＯＳのしき
い値ＶTN、ＰＭＯＳのしきい値ＶTPが、ＶTN＜ＶTPとな
る場合について説明したが、これを ＶTN ＝ ＶTP と設定してもよい。
【００１９】こうすれば、（８）式より消費電力をゼロ
とすることができる。 （実施例３）図１に示す回路において、ＮＭＯＳのしき
い値ＶTN、ＰＭＯＳのしきい値ＶTPは、 ＶTP ＜ ＶTN （９） と設定してもよい。この場合は、図３に示したようにＩ
N，ＩPの特性は交点を持たないためＶGSは ＶTP ＜ ＶGS ＜ ＶTN の範囲で任意の値をとることになる。即ち、Ｖoutは Ｖin−ＶTN＜Ｖout＜Ｖin−ＶTP （１０） の間のいずれかの値に落ちつくことになるが一定値とな
る保障はない。つまり、上記の範囲で値の不確定性を持
つことになる。回路動作上、この値の不確定性が許され
る範囲であれば（１０）式の条件を採用してもよい。こ
の場合、定常的に流れる電流は完全にゼロになるため、
低消費電力の回路が実現できる。
とすることができる。 （実施例３）図１に示す回路において、ＮＭＯＳのしき
い値ＶTN、ＰＭＯＳのしきい値ＶTPは、 ＶTP ＜ ＶTN （９） と設定してもよい。この場合は、図３に示したようにＩ
N，ＩPの特性は交点を持たないためＶGSは ＶTP ＜ ＶGS ＜ ＶTN の範囲で任意の値をとることになる。即ち、Ｖoutは Ｖin−ＶTN＜Ｖout＜Ｖin−ＶTP （１０） の間のいずれかの値に落ちつくことになるが一定値とな
る保障はない。つまり、上記の範囲で値の不確定性を持
つことになる。回路動作上、この値の不確定性が許され
る範囲であれば（１０）式の条件を採用してもよい。こ
の場合、定常的に流れる電流は完全にゼロになるため、
低消費電力の回路が実現できる。
【００２０】またＶTPとＶTNを ＶTP＜ＶTN の関係を
満たしつつ、ＶTP≒ＶTNとしてやれば、（１０）式で表
されるＶoutの値の不確定性は十分小さくすることがで
きる。 （実施例４）本発明の第４の実施例を図４に示す。本実
施例では、実施例１と同構成の回路が２個（Ａ回路及び
Ｂ回路）並列に接続されており、それぞれの入力と出力
が互いに接続された構成の回路となっている。
満たしつつ、ＶTP≒ＶTNとしてやれば、（１０）式で表
されるＶoutの値の不確定性は十分小さくすることがで
きる。 （実施例４）本発明の第４の実施例を図４に示す。本実
施例では、実施例１と同構成の回路が２個（Ａ回路及び
Ｂ回路）並列に接続されており、それぞれの入力と出力
が互いに接続された構成の回路となっている。
【００２１】図４の各トランジスタのパラメータを以下
のように定義する。
のように定義する。
【００２２】 しきい値 チャネル長 チャネル幅 Ｎ１ ＶTN1 ＬN1 ＷN1 Ｐ１ ＶTP1 ＬP1 ＷP1 Ｎ２ ＶTN2 ＬN2 ＷN2 Ｐ２ ＶTP2 ＬP2 ＷP2 本実施例において、しきい値は次のように設定されてい
る。
る。
【００２３】ＶTP2＜ＶTN1＜ＶTP1＜ＶTN2 またトランジスタの電流駆動能力を表すＷ／Ｌは、 ＷN1／ＬN1 《 ＷN2／ＬN2 ＷP1／ＬP1 《 ＷP2／ＬP2 即ち，Ｎ１，Ｐ１のトランジスタに比べＮ２，Ｐ２のト
ランジスタはそれぞれ十分大きな電流駆動力を持つよう
設計されている。
ランジスタはそれぞれ十分大きな電流駆動力を持つよう
設計されている。
【００２４】この回路において、部分回路Ａと部分回路
Ｂは、それぞれ入力と出力が互いに接続されているた
め、 ＶGS1 ＝ ＶGS2 である。ＶGSの関数をしてそれぞれのトランジスタに流
れる電流を表すと図５のごとくなる。
Ｂは、それぞれ入力と出力が互いに接続されているた
め、 ＶGS1 ＝ ＶGS2 である。ＶGSの関数をしてそれぞれのトランジスタに流
れる電流を表すと図５のごとくなる。
【００２５】それぞれの部分回路はβR＝１となるよう
に設計されている。またＶTP1＝｜ＶTN1｜と設計されて
おり、（６）式より ＶT＝０、即ち Ｖout＝Ｖinであ
る。
に設計されている。またＶTP1＝｜ＶTN1｜と設計されて
おり、（６）式より ＶT＝０、即ち Ｖout＝Ｖinであ
る。
【００２６】この回路がＶout＝Ｖinなる一定の出力電
圧を保持しているとき（即ち、ＶGS＝０のとき）には、
回路Ｂには電流は流れない。なぜなら、図５より明らか
なように、ＶGS＝０では、トランジスタＮ２、Ｐ２共に
オフの状態にあるからである。一方トランジスタＮ１，
Ｐ１は共にオン状態にあり，（８）式より、 ここで、｜ＶTN1｜＝ＶTP1とすると、 Ｉ ＝ （１／２）・βN1ＶTN1 2 （１１） となり、回路には電流Ｉが流れる。ここでβN1はトラン
ジスタＮ１のβであり、βN1＝μNＣoxＷN1／ＬN1 で
ある。
圧を保持しているとき（即ち、ＶGS＝０のとき）には、
回路Ｂには電流は流れない。なぜなら、図５より明らか
なように、ＶGS＝０では、トランジスタＮ２、Ｐ２共に
オフの状態にあるからである。一方トランジスタＮ１，
Ｐ１は共にオン状態にあり，（８）式より、 ここで、｜ＶTN1｜＝ＶTP1とすると、 Ｉ ＝ （１／２）・βN1ＶTN1 2 （１１） となり、回路には電流Ｉが流れる。ここでβN1はトラン
ジスタＮ１のβであり、βN1＝μNＣoxＷN1／ＬN1 で
ある。
【００２７】（１１）式より、βN1及びＶTN1を十分小
さくすることにより定常的な消費電流を幾らでも小さく
できる。しかも、ＶTN1＜ＶTP1の関係が保たれているの
で出力電圧に（１０）式で与えられるような不確定性の
現れることがない。
さくすることにより定常的な消費電流を幾らでも小さく
できる。しかも、ＶTN1＜ＶTP1の関係が保たれているの
で出力電圧に（１０）式で与えられるような不確定性の
現れることがない。
【００２８】今，Ｖinが変化しＶGS＝Ｖin−Ｖout＞Ｖ
TN2になったとすると、トランジスタＮ１と同時にトラ
ンジスタＮ２もオンする。トランジスタＮ２はＮ１に比
べ ＷN 1／ＬN1《ＷN2／ＬN2としてあるので、図４に示
すように十分大きな電流が流れ、非常に短い時間にＶou
t＝ＶinーＶTN2まで変化させる。この後は，Ｎ１のみが
オンとなるのでゆっくり変化しＶout＝Ｖinとなる。こ
の変化の様子を図６（ｂ）に示す。図６（ｃ）は図５に
おいて部分回路Ａのみの場合の追随性を示したものであ
り、回路Ｂを付与することにより回路の一層の高速化が
達成されることが分かる。
TN2になったとすると、トランジスタＮ１と同時にトラ
ンジスタＮ２もオンする。トランジスタＮ２はＮ１に比
べ ＷN 1／ＬN1《ＷN2／ＬN2としてあるので、図４に示
すように十分大きな電流が流れ、非常に短い時間にＶou
t＝ＶinーＶTN2まで変化させる。この後は，Ｎ１のみが
オンとなるのでゆっくり変化しＶout＝Ｖinとなる。こ
の変化の様子を図６（ｂ）に示す。図６（ｃ）は図５に
おいて部分回路Ａのみの場合の追随性を示したものであ
り、回路Ｂを付与することにより回路の一層の高速化が
達成されることが分かる。
【００２９】Ｖinが減少する方向に変化したときも同様
で、ＶGS＝Ｖin−Ｖout＜ＶTP2となれば、Ｐ２がオンし
て大きな放電電流が流れ、やはり高速にＶoutは変化す
る。
で、ＶGS＝Ｖin−Ｖout＜ＶTP2となれば、Ｐ２がオンし
て大きな放電電流が流れ、やはり高速にＶoutは変化す
る。
【００３０】本実施例では、ＶoutをＶinの変化に即座
に追随させるため、電流駆動力の大きなＮＭＯＳ（Ｎ
２）とＰＭＯＳ（Ｐ２）を用意し、これにより急速に充
放電を起こさせるものであるが、一定のレベルを保持す
るために流される電流は、電流駆動力の小さなトランジ
スタ（Ｎ１，Ｐ１）で決まるため、定常的な消費電力を
小さく保つことができるという特徴を有す。この回路は
大きな容量負荷を駆動する場合に特に有効である。 （実施例５）実施例４では、図４で示される各トランジ
スタのしきい値を ＶTP2＜ＶTN1＜ＶTP1＜ＶTN2 が満足するように設定したが、これを ＶTN1＜ＶTP2＜ＶTN2＜ＶTP1 としてもよい。この場合の各トランジスタに流れる電流
は図７で表される。図７が示すように、ＶoutがＶinに
より近い値に接近するまで電流駆動力の大きなトランジ
スタＮ２あるいはＰ２がオンしているため実施例４の図
５の場合より一層高速化を図ることが可能となる。 （実施例６）第６の実施例を図８に示す。本実施例は、
第１の実施例のゲート電極をフローティング８０３と
し、これと容量結合する制御電極８０４ａ，８０４ｂ，
８０４ｃを設けたものである。各制御電極への入力電圧
をＶ1，Ｖ2，Ｖ3とすると、フローティングゲート８０
３の電位φFは、 で表される。ここで、 ＣTOT＝Ｃ1＋Ｃ2＋Ｃ3＋ＣOP＋ＣON Ｃ1〜Ｃ3：制御電極とフローティングゲート間の容量結
合係数 ＣOP、ＣON：ＰＭＯＳ，ＮＭＯＳ部のフローティングゲ
ートと基板間の容量結合係数 ＱF：フローティングゲート内の電荷の総量。
に追随させるため、電流駆動力の大きなＮＭＯＳ（Ｎ
２）とＰＭＯＳ（Ｐ２）を用意し、これにより急速に充
放電を起こさせるものであるが、一定のレベルを保持す
るために流される電流は、電流駆動力の小さなトランジ
スタ（Ｎ１，Ｐ１）で決まるため、定常的な消費電力を
小さく保つことができるという特徴を有す。この回路は
大きな容量負荷を駆動する場合に特に有効である。 （実施例５）実施例４では、図４で示される各トランジ
スタのしきい値を ＶTP2＜ＶTN1＜ＶTP1＜ＶTN2 が満足するように設定したが、これを ＶTN1＜ＶTP2＜ＶTN2＜ＶTP1 としてもよい。この場合の各トランジスタに流れる電流
は図７で表される。図７が示すように、ＶoutがＶinに
より近い値に接近するまで電流駆動力の大きなトランジ
スタＮ２あるいはＰ２がオンしているため実施例４の図
５の場合より一層高速化を図ることが可能となる。 （実施例６）第６の実施例を図８に示す。本実施例は、
第１の実施例のゲート電極をフローティング８０３と
し、これと容量結合する制御電極８０４ａ，８０４ｂ，
８０４ｃを設けたものである。各制御電極への入力電圧
をＶ1，Ｖ2，Ｖ3とすると、フローティングゲート８０
３の電位φFは、 で表される。ここで、 ＣTOT＝Ｃ1＋Ｃ2＋Ｃ3＋ＣOP＋ＣON Ｃ1〜Ｃ3：制御電極とフローティングゲート間の容量結
合係数 ＣOP、ＣON：ＰＭＯＳ，ＮＭＯＳ部のフローティングゲ
ートと基板間の容量結合係数 ＱF：フローティングゲート内の電荷の総量。
【００３１】そこで、例えばβR＝１，｜ＶTN｜＝ＶTP
とすると Ｖout＝φF＝ｗ1Ｖ1＋ｗ2Ｖ2＋ｗ3Ｖ3＋ＱF／ＣTOT ｗi＝Ｃi／ＣTOT となる。ここでＱF＝０とすれば Ｖout ＝ ｗ1Ｖ1＋ｗ2Ｖ2＋ｗ3Ｖ3 となり、入力電圧の線形和を計算する回路が実現でき
る。
とすると Ｖout＝φF＝ｗ1Ｖ1＋ｗ2Ｖ2＋ｗ3Ｖ3＋ＱF／ＣTOT ｗi＝Ｃi／ＣTOT となる。ここでＱF＝０とすれば Ｖout ＝ ｗ1Ｖ1＋ｗ2Ｖ2＋ｗ3Ｖ3 となり、入力電圧の線形和を計算する回路が実現でき
る。
【００３２】また、ＱF≠０とすることにより、オフセ
ットを加えることも可能である。ＱFを変化させるに
は、Ｖ1，Ｖ2，Ｖ3に高電圧を印加し、ゲート酸化膜を
通し電子を注入したり、あるいは放出させればよい。
ットを加えることも可能である。ＱFを変化させるに
は、Ｖ1，Ｖ2，Ｖ3に高電圧を印加し、ゲート酸化膜を
通し電子を注入したり、あるいは放出させればよい。
【００３３】更に、図８において各コンデンサの容量を
Ｃ2＝２Ｃ1，Ｃ3＝２2Ｃ1（即ち、ｗ2＝２ｗ1，ｗ3＝２
2ｗ1）と設計し、入力電圧Ｖ1，Ｖ2，Ｖ3をＶi＝ＸiＶ
DD（Ｘi＝１ｏｒ０）のように２値信号とすると、Ｖout
は、 Ｖout＝ｗ1ＶDD（Ｘ1＋２Ｘ2＋２2Ｘ3） となり、３ビットの２進数をＤ／Ａ変換する回路が実現
できる。同様にして、ｎビットのＤ／Ａ変換回路を容易
に作ることが可能となる。
Ｃ2＝２Ｃ1，Ｃ3＝２2Ｃ1（即ち、ｗ2＝２ｗ1，ｗ3＝２
2ｗ1）と設計し、入力電圧Ｖ1，Ｖ2，Ｖ3をＶi＝ＸiＶ
DD（Ｘi＝１ｏｒ０）のように２値信号とすると、Ｖout
は、 Ｖout＝ｗ1ＶDD（Ｘ1＋２Ｘ2＋２2Ｘ3） となり、３ビットの２進数をＤ／Ａ変換する回路が実現
できる。同様にして、ｎビットのＤ／Ａ変換回路を容易
に作ることが可能となる。
【００３４】また、図８の回路を実施例４と同様にして
図９に示すように電流駆動能力の大きな回路を付加する
ことにより、回路のより一層の高速化が達成できる。
図９に示すように電流駆動能力の大きな回路を付加する
ことにより、回路のより一層の高速化が達成できる。
【００３５】
【発明の効果】本発明により、電圧ゲインがほぼ１に等
しいソースフォロワ回路が実現でき、一定の電位を保持
している際の消費電力をほぼゼロとすることができ、電
位の変化に対しては非常に高速に応答できる回路を実現
することが可能となる。
しいソースフォロワ回路が実現でき、一定の電位を保持
している際の消費電力をほぼゼロとすることができ、電
位の変化に対しては非常に高速に応答できる回路を実現
することが可能となる。
【図１】実施例１の回路を示す概念図。
【図２】実施例１の回路を流れる電流とＶGSの関係を示
すグラフ。
すグラフ。
【図３】実施例３の回路を流れる電流とＶGSの関係を示
すグラフ。
すグラフ。
【図４】実施例４の回路を示す概念図。
【図５】実施例４の回路を流れる電流とＶGSの関係を示
すグラフ。
すグラフ。
【図６】実施例４の回路における出力電圧の応答性を示
すグラフ。
すグラフ。
【図７】実施例５の回路を流れる電流とＶGSの関係を示
すグラフ。
すグラフ。
【図８】実施例６の回路を示す概略図。
【図９】実施例６の他の回路を示す概略図。
【図１０】従来のソースフォロワー回路を示す概念図。
【図１１】従来のソースフォロワー回路における出力電
圧の応答性を示すグラフ。
圧の応答性を示すグラフ。
１０１ ＮＭＯＳトランジスタ、 １０１ａ ソース、 １０１ｂ ドレイン、 １０２ ＰＭＯＳトランジスタ、 １０２ａ ソース、 １０２ｂ ドレイン、 １０３ ゲート、 ４０１，４１１ ＮＭＯＳトランジスタ、 ４０２，４１２ ＰＭＯＳトランジスタ、 ８０１ ＮＭＯＳトランジスタ、 ８０２ ＰＭＯＳトランジスタ、 ８０３ フローティングゲート、 ８０４ａ，８０４ｂ，８０４ｃ 制御電極、 １００１ ＮＭＯＳトランジスタ、 １００２ 抵抗、 １００３ 負荷容量。
Claims (11)
- 【請求項１】 複数のｎチャネルＭＯＳトランジスタ及
びｐチャネルＭＯＳトランジスタを有する半導体装置に
おいて、第１のｎチャネルＭＯＳトランジスタのソース
と第１のｐチャネルＭＯＳトランジスタのソースが電気
的に接続され、前記第１のｎチャネルＭＯＳトランジス
タのゲート電極と前記第１のｐチャネルＭＯＳトランジ
スタのゲート電極が電気的に接続され、前記第１のｎチ
ャネルＭＯＳトランジスタのドレインが前記第１のｐチ
ャネルＭＯＳトランジスタのドレインよりも高電位とな
るよう構成し、 前記第１のｎチャネルＭＯＳトランジスタ及び前記第１
のｐチャネルＭＯＳトランジスタのソースに電気的に接
続されたソースを有する第２のｎチャネルＭＯＳトラン
ジスタ及び第２のｐチャネルＭＯＳトランジスタを有
し、前記第２のｎチャネルＭＯＳトランジスタ及び前記
第２のｐチャネルＭＯＳトランジスタのゲート電極が互
いに接続されて、且つ前記第１のｎチャネルＭＯＳトラ
ンジスタ及びｐチャネルＭＯＳトランジスタのゲート電
極とも電気的に接続されており、 前記第２のｎチャネルＭＯＳトランジスタのしきい値電
圧が、前記第１のｎチャネルＭＯＳトランジスタのしき
い値電圧よりも大きな値に設定され、前記第２のｐチャ
ネルＭＯＳトランジスタのしきい値電圧が前記第１のｐ
チャネルＭＯＳトランジスタのしきい値電圧よりも小さ
な値に設定され、且つ前記第２のｎチャネルＭＯＳトラ
ンジスタのしきい値電圧が前記第２のｐチャネルＭＯＳ
トランジスタのしきい値電圧よりも大となるよう設定さ
れたことを特徴とする半導体装置。 - 【請求項２】 前記第１のｎチャネルＭＯＳトランジス
タのドレインが電源ラインに接続され、前記第１のｐチ
ャネルＭＯＳトランジスタのドレインがアースラインに
接続されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 前記第１のｎチャネルＭＯＳトランジス
タのしきい値電圧が前記第１のｐチャネルＭＯＳトラン
ジスタのしきい値電圧よりも小さな値に設定されている
ことを特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 前記第１のｎチャネルＭＯＳトランジス
タのしきい値電圧が前記第１のｐチャネルＭＯＳトラン
ジスタのしきい値電圧に略々等しい値に設定されている
ことを特徴とする請求項１または２記載の半導体装置。 - 【請求項５】 前記第１のｎチャネルＭＯＳトランジス
タのしきい値電圧が前記第１のｐチャネルＭＯＳトラン
ジスタのしきい値電圧よりも大きな値に設定されている
ことを特徴とする請求項１または２記載の半導体装置。 - 【請求項６】 前記第１のｎチャネルＭＯＳトランジス
タ及び前記第１のｐチャネルＭＯＳトランジスタのゲー
ト電極がフローティングゲートであり、前記フローティ
ングゲートと絶縁膜を介して容量結合する制御ゲート電
極を複数有することを特徴とする請求項１乃至５のいず
れか１項に記載の半導体装置。 - 【請求項７】 複数のｎチャネルＭＯＳトランジスタ及
びｐチャネルＭＯＳトランジスタを有する半導体装置に
おいて、第１のｎチャネルＭＯＳトランジスタのソース
と第１のｐチャネルＭＯＳトランジスタのソースが電気
的に接続され、前記第１のｎチャネルＭＯＳトランジス
タのゲート電極と前記第１のｐチャネルＭＯＳトランジ
スタのゲート電極が電気的に接続され、前記第１のｎチ
ャネルＭＯＳトランジスタのドレインが前記第１のｐチ
ャネルＭＯＳトランジスタのドレインよりも高電位とな
るよう構成し、 前記第１のｎチャネルＭＯＳトランジスタ及び前記第１
のｐチャネルＭＯＳトランジスタのゲート電極がフロー
ティングゲートであり、前記フローティングゲートと絶
縁膜を介して容量結合する制御ゲート電極を複数有する
ことを特徴とする半導体装置。 - 【請求項８】 前記第１のｎチャネルＭＯＳトランジス
タのドレインが電源ラインに接続され、前記ｐチャネル
ＭＯＳトランジスタのドレインがアースラインに接続さ
れていることを特徴とする請求項７記載の半導体装置。 - 【請求項９】 前記第１のｎチャネルＭＯＳトランジス
タのしきい値電圧が前記第１のｐチャネルＭＯＳトラン
ジスタのしきい値電圧よりも小さな値に設定されている
ことを特徴とする請求項７または８記載の半導体装置。 - 【請求項１０】 前記第１のｎチャネルＭＯＳトランジ
スタのしきい値電圧が前記第１のｐチャネルＭＯＳトラ
ンジスタのしきい値電圧に略々等しい値に設定されてい
ることを特徴とする請求項７または８記載の半導体装
置。 - 【請求項１１】 前記第１のｎチャネルＭＯＳトランジ
スタのしきい値電圧が前記第１のｐチャネルＭＯＳトラ
ンジスタのしきい値電圧よりも大きな値に設定されてい
ることを特徴とする請求項７または８記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024757A JP2686014B2 (ja) | 1992-01-14 | 1992-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024757A JP2686014B2 (ja) | 1992-01-14 | 1992-01-14 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03013780A Division JP3122756B2 (ja) | 1989-06-02 | 1991-01-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112427A JPH06112427A (ja) | 1994-04-22 |
| JP2686014B2 true JP2686014B2 (ja) | 1997-12-08 |
Family
ID=12147022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4024757A Expired - Fee Related JP2686014B2 (ja) | 1992-01-14 | 1992-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2686014B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10224224A (ja) * | 1997-02-03 | 1998-08-21 | Sunao Shibata | 半導体演算装置 |
| JPH10283793A (ja) * | 1997-02-06 | 1998-10-23 | Sunao Shibata | 半導体回路 |
| JPH10260817A (ja) | 1997-03-15 | 1998-09-29 | Sunao Shibata | 半導体演算回路及びデ−タ処理装置 |
| JPH10257352A (ja) | 1997-03-15 | 1998-09-25 | Sunao Shibata | 半導体演算回路 |
| JP4066211B2 (ja) * | 1997-06-06 | 2008-03-26 | 財団法人国際科学振興財団 | 電荷転送増幅回路、電圧比較器及びセンスアンプ |
| JPH1196276A (ja) | 1997-09-22 | 1999-04-09 | Sunao Shibata | 半導体演算回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02158213A (ja) * | 1988-12-09 | 1990-06-18 | Nec Corp | Ｃｍｏｓ半導体集積回路の出力バッファ回路 |
-
1992
- 1992-01-14 JP JP4024757A patent/JP2686014B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112427A (ja) | 1994-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5469085A (en) | Source follower using two pairs of NMOS and PMOS transistors | |
| KR100353295B1 (ko) | 동적 보상 증폭기 및 그 방법 | |
| US6885234B2 (en) | Resistance load source follower circuit | |
| KR920001634B1 (ko) | 중간전위 발생회로 | |
| KR930000970B1 (ko) | 반도체 집적회로의 출력회로 | |
| EP0085697B1 (en) | A high speed cmos comparator circuit | |
| KR100210174B1 (ko) | 부동 동작점을 갖는 cmos 상호 컨덕턴스 증폭기 | |
| US5929679A (en) | Voltage monitoring circuit capable of reducing power dissipation | |
| US6750701B2 (en) | Current mirror circuit and current source circuit | |
| KR0140160B1 (ko) | 저동작전압에서 작동이 가능하고, 고출력 임피던스를 갖는 캐스코드 회로 | |
| JP2686014B2 (ja) | 半導体装置 | |
| US7301399B2 (en) | Class AB CMOS output circuit equipped with CMOS circuit operating by predetermined operating current | |
| US11595011B2 (en) | Slew boost circuit for an operational amplifier | |
| JP2544808B2 (ja) | 差動増幅回路 | |
| US6246288B1 (en) | Operational amplifier | |
| US10873305B2 (en) | Voltage follower circuit | |
| CN109643137B (zh) | 低压参考电流电路 | |
| US5831465A (en) | Variable delay circuit | |
| JP3252875B2 (ja) | 電圧比較器 | |
| US7906954B2 (en) | Bias circuit | |
| EP3593220B1 (en) | Low-voltage reference current circuit | |
| JP3047828B2 (ja) | コンパレータ回路 | |
| JP3077664B2 (ja) | 入力回路 | |
| JPS6028415B2 (ja) | インバ−タ回路 | |
| JPH0225108A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |