KR0140160B1 - 저동작전압에서 작동이 가능하고, 고출력 임피던스를 갖는 캐스코드 회로 - Google Patents

저동작전압에서 작동이 가능하고, 고출력 임피던스를 갖는 캐스코드 회로

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KR0140160B1
KR0140160B1 KR1019940023097A KR19940023097A KR0140160B1 KR 0140160 B1 KR0140160 B1 KR 0140160B1 KR 1019940023097 A KR1019940023097 A KR 1019940023097A KR 19940023097 A KR19940023097 A KR 19940023097A KR 0140160 B1 KR0140160 B1 KR 0140160B1
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Abstract

캐스코드회로는 입력단자(70)에 접속된 게이트와 출력 NMOS 트랜지스터(2)를 통하여 출력단자(71)에 접속된 드레인을 갖는 소오스가 접지된 입력 NMOS 트랜지스터(1)를 포함한다.
증폭회로는 상기 입력 트랜지스터의 드레인에 접속된 소오스를 갖는 게이트가 접지된 제3NMOS 트랜지스터(3)와, 상기 제3트랜지스터의 드레인에 접속된 입력전류경로를 갖는 PMOS 트랜지스터(4)와 (5)로 구성된 전류미러회로와, 부하로서 상기 전류미러회로의 출력전류경로에 접속된 전류원(40)으로 구성된다.
상기 증폭회로의 출력은 상기 제2트랜지스터(2)의 게이트에 귀환된다.
상기의 배열에 의해서, 상기 캐스코드회로는 최저 출력신호전압이 약 0.5V에 도달할때까지 고출력 임피던스를 유지할 수 있고, 또한 약 2V의 최저동작 전원전압 및 동시에, CMOS 공정에서 IC에 적합한 회로구성을 가질 수 있다.

Description

저동작전압에서 작동이 가능하고, 고출력 임피던스를 갖는 캐스코드회로
제1도는 종래 캐스코드회로의 일예에 대한 회로도.
제2도는 본 발명에 따른 캐스코드회로의 제1실시예의 회로도.
제3도는 본 발명 및 종래의 캐스코드회로에 따른 캐스코드회로의 특성을 보여주는 그래프.
제4도는 본 발명에 따른 캐스코드회로의 제2실시예의 회로도.
*도면의 주요부분에 대한 부호의 설명
1,24,28:제2NMOS 트랜지스터 2,23,29:제2NMOS 트랜지스터
4,5;20,17;32,35:전류미러회로 40,18,34:정전류원
3,19,33:제3트랜지스터 70:입력단자
6,41:바이어스 전압 발생회로 4,5:제4 및 제5NMOS 트랜지스터
6:제6NMOS 트랜지스터
본 발명은 캐스코드회로, 보다 특별하게는 저동작전압에서 작동되고, 넓은 출력 신호의 진폭을 갖도록 구성한 캐스코드회로에 관한 것이다.
레귤레이티드 캐스코드(regulated cascode)라고 불리워지는 종래의 캐스코드회로는 공지되어 있다. 이러한 캐스코드회로의 일예는 일본국 특개소 59-012603호 공보에 기술되어 있다.
제1도에, 상술한 공개공보에 기재된 캐스코드회로를 나타내는 회로도가 도시되어 있다. 도시된 캐스코드회로는 출력단자(71)와 저전원전위(접지) 사이에서 직렬로 접속된 한쌍의 NMOS(N 채널 MOS)랜지스터(1,2)와, 고전원전위(VDD)와 저전원전위(접지) 사이에서 직렬로 접속된 NMOS 트랜지스터(36) 및 PMOS(P-채널 MOS) 트랜지스터(37)를 포함한다. 트랜지스터(1)의 게이트 전극은 입력단자(70)에 접속되며, 트랜지스터(36)의 게이트 전극은 트랜지스터(1,2) 사이의 접속노드 A에 접속된다. 트랜지스터(2)의 게이트전극은 트랜지스터(36,37) 사이의 접속노드 D에 접속된다. 전압원(VG)은 트랜지스터(37)의 게이트전극 및 드레인 전극 사이에 접속된다.
캐스코드회로는 트랜지스터(2,36)로 이루어진 증폭회로로 구성되며, 트랜지스터(2)의 소오스전위는 트랜지스터(36)의 게이트-소오스 전압, 즉, 트랜지스터(36)의 게이트 전위로 고정되는 강한 부피드백루프를 갖는다.
즉, 트랜지스터(1)의 게이트 전극에 공급된 입력전압에 따라 결정되는 드레인 전류는 출력단자(71)의 직류전위의 영향을 거의 받지 않는다. 따라서, 출력전류는 일정하며, 극히 높은 출력 임피던스를 갖는다. 그 결과, 상술한 캐스코드회로가 연산증폭기의 증폭단에 사용되는 경우, 높은 증폭률을 얻을 수 있다.
전술한 바와 같이, 종래의 캐스코드회로에서는, 출력단자에서의 동작전압의 하한치가 실질적으로 트랜지스터(36)의 게이트-소오스 전압에 의해 결정되고 그 값은 통상의 CMOS(complimentary metal oxide semiconductor) 공정에서 약 1V가 된다. 또한, 동작전압(VDD)의 하한치는 트랜지스터(2,36)의 각각의 게이트-소오스 전압에 트랜지스터(37)의 포화전압을 더한 값이다. 즉, 2.5V이다.
따라서, 저동작전압(예를들어, 3V)에서 작동할 때, 출력단자에서의 출력신호의 다이내믹 범위가 좁게되고, 이것은 전원전압에 비하여 바이어스점의 여유가 부족하게 되는 단점이 있다.
따라서, 본 발명의 목적은 전술한 종래 캐스코드회로의 문제점을 극복하는 캐스코드회로를 제공하는 것이다.
또 본 발명의 다른 목적은 CMOS 공정에서 동작전압의 하한치가 낮고 동시에, 출력신호의 진폭이 큰 캐스코드회로를 제공하는 것이다.
본 발명의 상기 및 다른 목적들은 출력단자와 저전원전위 또는 고전원전위 사이에 직렬로 접속된 제1 및 제2트랜지스터로 이루어진 직렬접속회로와, 상기 제1트랜지스터의 게이트 전극에 접속된 입력단자를 포함하고, 상기 직렬접속회로내의 직렬접속노드에서의 전위를 소정의 전위로 비교한 결과, 상기 제1트랜지스터의 도통은 상기 비교의 결과에 기초하여 제어되는 본 발명의 캐스코드회로에 의해 달성된다. 상기 캐스코드회로는 상기 입력단자로부터 공급된 입력신호에 응답하는 상기 직렬접속노드에서의 전위변화가 전류미러회로를 포함하는 부피드백 수단에 의해 상기 제2트랜지스터의 게이트 전극에 귀환되어 상기 출력단자로부터 획득된 출력신호의 진폭여유가 증가됨을 특징으로 한다.
또한, 상기 부피드백 수단은 상기 직렬접속노드에 접속된 소오스 전극을 갖는 게이트 접지 제3트랜지스터와, 한쌍의 트랜지스터로 이루어진 전류미러회로로서 상기 제1,제2 및 제3트랜지스터의 채널과 반대형의 채널형이고 서로에 접속될 뿐만 아니라 상기 전류미러회로의 입력단자로서 작동하는 상기 한쌍의 트랜지스터중 하나의 드레인 전극에 접속된 게이트 전극과, 출력단자를 구성하는 상기 한쌍의 트랜지스터중 다른 것의 드레인을 갖는 상기 한쌍의 트랜지스터로 구성된 전류미러회로와, 상기 전류미러회로의 부하로서 출력단자에 접속된 정전류원을 포함하며, 상기 전류미러회로의 입력단자는 상기 제3트랜지스터의 드레인 전극에 접속되고, 상기 전류미러회로의 출력단자는 상기 제2트랜지스터의 게이트 전극에 접속된다.
본 발명의 상술한 및 기타 목적, 특징과 이점은 첨부한 도면을 참조하는 본 발명의 바람직한 실시예에 대한 다음 설명으로부터 분명해질 것이다.
제2도는 본 발명에 따른 캐스코드회로의 제1실시예를 도시하는 회로도이다.
도시된 캐스코드회로는 출력단자(71)와 저전원전위(GND) 사이에 직렬로 접속된 한쌍의 NMOS 트랜지스터(1,2)를 포함한다. 입력단자(70)는 트랜지스터(1)의 게이트 전극에 접속된다. NMOS 트랜지스터(3)의 소오스 전극은 트랜지스터(1,2) 사이의 직렬접속 노드 A에 접속되고, 트랜지스터(3)의 게이트는 고전원전위(VDD)와 저전원전위(GND) 사이에 직렬 접속된 정전류원(41)과 NMOS 트랜지스터(6)으로 구성된 직렬회로의 직렬접속노드 N에 접속되어, 트랜지스터(3)의 게이트는 트랜지스터(6)를 거쳐 접지된다. 정전류원(41)은 그것의 일단이 고전원전위(VDD)에 접속되고, 그것의 타단이 NMOS 트랜지스터(6)의 게이트 및 드레인에 접속된다. 트랜지스터(6)의 소오스는 저전원전위(GND)에 접속된다. 따라서, 트랜지스터(3)의 게이트전위를 고정하기 위한 전압 발생회로는 트랜지스터(6)와 정전류원(41)으로 구성된다.
전류미러회로는 트랜지스터(1,2,3)의 채널형과는 반대의 채널형으로 이루어진 한쌍의 PMOS 트랜지스터(4,5)로 구성된다. 트랜지스터(4,5) 각각의 소오스는 고전원전위(VDD)로부터 전류를 공급받기 위하여 고전원전위(VDD)에 접속된다. 트랜지스터(4)의 게이트는 트랜지스터(4) 자체의 드레인과 트랜지스터(5)의 게이트에 접속된다. 정전류원(40)은 그것의 일단이 트랜지스터(5)의 부하로서 트랜지스터(5)의 드레인에 접속되고, 그것의 타단은 저전원전위(GND)에 접속된다. 전류미러회로의 입력단자 B와 출력단자 C는 각각, 상기 트랜지스터(3)의 드레인 전극과 트랜지스터(2)의 게이트 전극에 접속된다.
전술한 캐스코드회로는 트랜지스터 3→4→5→2→3→를 거쳐 통과하는 하나의 이득단의 부피드백 루프를 갖는다. 그래서 트랜지스터(1)의 드레인 전위는 확실하게 고정된다. 결론적으로, 트랜지스터(1)의 드레인전류는 전압입력단자(70)에 공급된 전압에 의해 결정되고, 전류출력단자(71)의 직류전위의 영향을 거의 받지 않는다. 이것은 캐스코드회로의 출력 임피던스를 매우 높게 만든다.
다음에서, 출력 임피던스를 분석한다. 트랜지스터(2,3)의 트랜스컨덕턴스(transconductance)를 각각 gm2및 gm3, 트랜지스터(1,2,5) 및 정전류원(40)의 출력 임피던스를 각각 r1, r1, r5및 rocs로 하면, 출력 임피던스 Zout는 다음과 같이 표시된다.
Zout=μ·gm2·r1·r2(1)
여기에서,
μ:상기 트랜지스터 3→4→5를 거쳐 통과하는 신호 경로의 증폭률.
그리고,
μ=gm2·gm3·{r5·rocs/(r5+rocs)}/(gm2+gm3) (2)
여기서, gm2》gm3라고 가정하면,
Zout는 다음과 같이 표시된다.
Zout=gm2·gm3·{r5·rocs/(r5+rocs)}r1·r2(3)
결과적으로, Zout는 gm 2r0 3과 비슷하여, 종래회로와 같이 높은 출력 임피던스를 가짐을 알 수 있다.
다음, 상기 출력의 다이내믹 범위가 고려될 것이다. 전류출력단자(71)에서의 동작전압의 하한치는 트랜지스터(1)의 드레인전압(VD1)과 거의 동일하다. 트랜지스터(3,6)의 소오스-게이트전압을 각각 VGS3및 VGS6로 나타낸다면
VD1=VGS6-VGS3(4)
따라서, VGS3및 VGS6을 소정의 값으로 설정함으로써, VD1은 약 0.5V가 될 것이다. 이것은 표준 CMOS 공정에서 제조된 트랜지스터(1)가 포화 영역에서 충분히 동작할 수 있는 전압치이다. 또한, 정전류원(40,41)의 값이 일정하다면, VD1의 값은 트랜지스터(3,6)의 문턱치의 변화에 영향을 받지 않는다. 따라서, 트랜지스터(1)는 안정한 방법으로 바이어스된다.
특히, 트랜지스터(3,6)의 게이트 폭을 각각 W3 및 W6로, 트랜지스터(3,6)의 게이트 길이를 각각 L3 및 L6라고 가정하고, 트랜지스터(3,6)의 문턱치를 VT로, 트랜지스터(3,6)의 드레인 전류를 ID3 및 ID6라고 가정하면 다음은 같이 표시될 수 있다.
여기서,
μn=표면이동도
Cox=단위면적당 게이트 정전용량
따라서,
따라서, 식(7)과 (8)를 식(4)에 대입하면,
따라서, 상기의 식에 따라 트랜지스터(3)과 (6)의 전류 및 트랜지스터 크기를 결정함으로써 VGS3및 VGS6가 소정의 값으로 설정되면, VD1을 약 0.5V로 만들 수 있다.
예컨대, W3/L3=400/2.5, W6/L6=50/45, ID3=ID6=20μA, μn=540cm2/V·sec 및 Cox=2.16×10-7F/cm2로 설계하면, VD1=0.51V를 얻을 수 있다.
제3도에서는, 출력전류단자(71)에서의 출력전압(직류전위)과 출력전류사이의 관계를 도시하고 있으며, 실선으로 표시된 프로파일은 본 발명에 따른 회로의 특성을 나타내고, 파선으로 표시된 프로파일을 종래회로의 특성을 나타낸다.
본 발명에 따른 회로에서, 출력전류는 출력전압이 0.5V로 감소될 때까지 일정하게 유지되지만, 종래회로의 경우는, 출력전압이 1V에 도달하면, 출력전류는 떨어지기 시작한다. 이것은 출력임피던스가 1V 이하로 떨어짐을 의미한다.
이하 반대로, 저전압에서 동작할 때, 전원전위는 트랜지스터(1)의 포화전압과 트랜지스터(5)의 포화전압, 그리고 트랜지스터(2)의 게이트-소오스 전압을 더한 전압이다. 이 전압이 약 2V이다. 이 값은 저전압에서 동작하는 종래회로의 전원전위인 2.5V 보다 0.5V만큼 작다.
본 발명의 제2실시예의 회로도를 도시하는 제4도를 참조하여 설명한다. 여기에서는, 본 발명에 따른 캐스코드회로가 연산증폭기 회로의 출력단에 사용되는 평형 출력 회로이다. 제2실시예에서, 트랜지스터(15∼20,23,24) 및 트랜지스터(28,29,32∼25)를 포함하는 캐스코드회로(100,101)는 각각 도시된 바와 같이 접속되며, 본 발명에 따른 상기 제1실시예의 캐스코드회로에 대응하지만, 상기 P채널형 및 N채널형의 MOS 트랜지스터는 각각 N 채널형 및 P 채널형의 MOS 트랜지스터로 대치된다. 연산증폭기는 출력단에 캐스코드회로(100,101)를 포함한다.
캐스코드회로(100)는 출력단자(74)와 고전원전위(VDD) 사이에서 직렬접속된 PMOS 트랜지스터(23,24)의 직렬회로와, 직렬접속노드 A에 접속된 소오스전극을 갖는 게이트가 접지된 PMOS 트랜지스터(19)와, 트랜지스터(19,23,24)의 채널형과 반대인 채널형을 갖는 한쌍의 NMOS 트랜지스터(17,20)로 구성된 전류미러회로와, 트랜지스터(17)의 부하를 구성하는 고전원전위(VDD)에 접속된 PMOS 트랜지스터(18)를 포함한다. 트랜지스터(19)의 드레인 전극은 트랜지스터(20)의 드레인 및 게이트 전극에 접속되며, 전류미러회로의 트랜지스터(17)와 부하 트랜지스터(18) 사이의 접속노드(C)는 트랜지스터(23)의 게이트 전극에 접속된다.
캐스코드회로(101)는 캐스코드회로(100)와 동일한 구성으로 되어 있다. 캐스코드회로(100)에서의 트랜지스터(17,18,19,20,23,24)와 접속노드 A, B, C는 각각, 캐스코드회로(101)에서의 트랜지스터(35,34,33,32,29,28)와 접속노드 X, Y, Z에 대응한다.
반면에, 입력단에서의 입력단자(72,73)는 각각 공통으로 접속된 소오스를 갖는 한쌍의 차동 NMOS 트랜지스터(25,26)의 게이트 전극에 접속된다. 정전류원 NMOS 트랜지스터(26)는 저전원전위(GND)와 한쌍의 차동 트랜지스터(25,26)의 공통접속된 소오스 전극 사이에 접속된다. 한쌍의 차동 트랜지스터(25,27)의 드레인 전극은 각각, 캐스코드회로(100)의 접속노드 A 및 캐스코드회로(101)의 접속노드 X에 접속된다.
출력단자(74,75)는 각각, NMOS 트랜지스터(21,22) 및 NMOS 트랜지스터(30,31)에 의하여 저전원전위(GND)에 접속된다. 트랜지스터(19,33)의 게이트 전극에는, 도시된 바와 같이 접속된 한쌍의 NMOS 트랜지스터(13,16)로 이루어진 전류미러회로로 뿐만 아니라 부하 PMOS 트랜지스터(14,15)로 이루어진 정전류원의 하나의 출력전위가 공급된다. 이 정전류원의 다른 출력전위는 트랜지스터(22,30)의 게이트 전극에 공급된다.
트랜지스터(18,24)와 트랜지스터(28,34)의 게이트 전극에는 부하 NMOS 트랜지스터(12)뿐만 아니라 한쌍의 PMOS 트랜지스터(10,11)로 이루어진 전류미러회로와 정전류원(42)으로 구성된 또 다른 정전류원의 하나의 출력 전위가 공급된다. 이 정전류원의 나머지의 출력전위는 도시된 바와 같이 접속된 스위칭 소자(60,61 및 62,63) 및 커패시터(52,53)를 거쳐 단자(76)에 선택적으로 접속된다. 단자(76)에는 기준전압이 공급된다.
출력단자(74,75)는 커패시터(51,50)에 의해서 상기 트랜지스터(21,31)의 게이트 전극에 접속된다. 커패시터(52,53)은 스위칭 소자(60,61 및 62,63)에 의하여 각각 커패시터(51,50)에 병렬로 선택적으로 접속된다.
상술한 구성에 의하면, 다이내믹 범위를 확장하여 하나의 이득단만으로도 두 개의 이득단에 대응하는 증폭률을 얻을 수 있다. 또한, 전류소모도 상당히 감소되며, 동시에, 일단 증폭회로의 특성인 광대역 특성을 또한 갖는다.
종래의 연산증폭회로의 동작과 동일하기 때문에 동작에 대한 설명은 생략한다.
전술한 바와 같이 본 발명에 따르면, 종래의 CMOS 공정에서 조차 약 0.5V의 최소의 작동전압(출력단자와 고전원 또는 저전원전위사이)을 유리하게 얻을 수 있다. 그리고, 게이트가 접지된 트랜지스터 및 피드백 증폭회로를 사용함으로써, 약 2V의 최소 동작전원전압과 종래의 레귤레이티드 캐스코드회로만큼 높은 출력 임피던스도 얻을 수 있다.
그래서, 본 발명은 특정한 실시예를 참조하여 예시하고 기술하였지만, 본 발명은 상기 예시된 구조에 한정되지 않으며, 본원의 특허청구의 범위내에서 변화 및 변경이 가능하다.

Claims (6)

  1. 입력단자(70)에 접속된 게이트와 접지에 접속된 소오스를 갖는 N채널형의 제1MOS 트랜지스터(1)와, 출력단자(71)에 접속된 드레인과 상기 제1MOS 트랜지스터의 드레인에 접속된 소오스를 갖는 제2MOS 트랜지스터(2)로서, 상기 제1 및 제2MOS 트랜지스터의 직렬회로는 상기 접지 및 상기 출력단자 사이에 구성되는 제2MOS 트랜지스터(2)와, 상기 제1 및 제2MOS 트랜지스터 사이의 직렬접속노드(A)에 접속된 소오스와 바이어스 전압 발생회로(6,41)에 의해 생성된 고정 전압에 접속된 게이트를 갖는 N채널형의 제3MOS 트랜지스터와, 고전원전위(VDD)에 공통으로 접속된 소오스를 갖는 P채널형의 제4 및 제5MOS 트랜지스터(4,5)로서, 상기 제4MOS 트랜지스터의 게이트는 상기 제5MOS 트랜지스터의 게이트, 상기 제4MOS 트랜지스터의 드레인 및 상기 제3MOS 트랜지스터의 드레인에 접속되고, 상기 제5MOS 트랜지스터의 드레인은 제1정전류원(40)을 통해 상기 접지에 및 상기 제2MOS 트랜지스터의 게이트에 접속되는 제4 및 제5트랜지스터(4,5)로 이루어진 전류미러회로를 구비하고, 부피드백 루프가 상기 제1 및 제2MOS 트랜지스터 사이의 상기 직렬접속노드로부터 시작하여 상기 제3MOS 트랜지스터, 상기 제4MOS 트랜지스터, 상기 제5MOS 트랜지스터 및 상기 제2MOS 트랜지스터의 순서로 통과하여, 상기 제1 및 제2MOS 트랜지스터 사이의 상기 직렬접속노드에 귀환되어 형성됨을 특징으로 하는 캐스코드회로.
  2. 제1항에 있어서, 상기 바이어스 전압 발생회로가 상기 고전원전위에 접속된 일단을 갖는 제2정전류원(41)와, 상기 제2정전류원의 타단에 공통으로 접속된 게이트 및 드레인과 상기 접지에 접속된 소오스를 갖는 N채널형의 제6MOS 트랜지스터(6)와, 상기 제2정전류원과 상기 제3MOS 트랜지스터의 게이트에 접속된 상기 제6MOS 트랜지스터 사이의 접속노드를 포함함을 특징으로 하는 캐스코드회로.
  3. 입력전위를 받도록 접속된 게이트와 고전원전위(VDD)에 접속된 소오스를 갖는 P채널형의 제1MOS 트랜지스터(24,28)와, 출력단자에 접속된 드레인과 상기 제1MOS 트랜지스터의 드레인에 접속된 소오스를 갖는 P채널형의 제2MOS 트랜지스터(23,29)로서, 상기 제1 및 제2MOS 트랜지스터의 직렬회로는 상기 고전원전위 및 상기 출력단자 사이에 구성되는 제2MOS 트랜지스터(23,29)와, 상기 제1 및 제2MOS 트랜지스터 사이의 직렬접속노드(A,X)에 접속된 소오스와 바이어스 전압 발생회로(13,16,15)에 의해 생성된 일정전압에 접속된 게이트를 갖는 P채널형의 제3MOS 트랜지스터(19,33)와, 접지에 공통으로 접속된 소오스를 갖는 N채널형의 제4 및 제5MOS 트랜지스터(17,20;32,35)로서, 상기 제4MOS 트랜지스터(20,32)의 게이트는 상기 제5MOS 트랜지스터(17,35)의 게이트, 상기 제4MOS 트랜지스터의 드레인 및 상기 제3MOS 트랜지스터의 드레인에 접속되고, 상기 제5MOS 트랜지스터의 드레인은 제1정전류원(18,34)을 통해 상기 고전원전위에 및 상기 제2MOS 트랜지스터의 게이트에 접속되는 제4 및 제5MOS 트랜지스터(17,20;32,35)로 이루어진 전류미러회로를 구비하고, 부피드백 루프가 상기 제1 및 제2MOS 트랜지스터 사이의 직렬접속노드로부터 시작하여 상기 제3MOS 트랜지스터, 상기 제4MOS 트랜지스터, 상기 제5MOS 트랜지스터 및 상기 제2MOS 트랜지스터의 순서로 통과하여 상기 제1 및 제2MOS 트랜지스터 사이의 상기 직렬접속노드로 귀환되어 형성됨을 특징으로 하는 캐스코드회로.
  4. 제3항에 있어서, 상기 전압발생회로가 상기 고전원전위에 접속된 소오스와, 상기 제3MOS 트랜지스터의 게이트에 공통으로 접속된 게이트 및 드레인을 갖는 P채널형의 제6MOS 트랜지스터(15)와, 상기 접지에 공통으로 접속된 소오스를 갖는 N채널형 제7 및 제8MOS 트랜지스터로서 제7MOS 트랜지스터는 상기 제6MOS 트랜지스터의 상기 드레인에 접속되는 드레인과 전류입력으로서의 역할을 하는 상기 제8MOS 트랜지스터의 게이트와 드레인에 접속된 게이트를 갖는 제7 및 제8MOS 트랜지스터로 이루어진 제2전류미러회로를 포함함을 특징으로 하는 캐스코드회로.
  5. 캐스코드회로에 있어서, 제1 및 제2트랜지스터의 직렬접속부로서, 상기 제1트랜지스터의 드레인은 상기 제2트랜지스터의 소오스에 직렬접속노드에 의해 접속되고, 상기 제2트랜지스터의 드레인은 상기 캐스코드회로의 출력단자에 접속되며, 상기 제1트랜지스터의 소오스는 접지전위에 접속되는, 제1 및 제2트랜지스터의 직렬접속부, 상기 제1트랜지스터의 게이트 전극에 접속된 입력단자로서, 상기 직렬접속노드에서의 전위는 상기 캐스코드회로의 상기 출력단자의 전위와 비교되고, 상기 제1트랜지스터의 도전은 상기 비교결과에 의거하며, 상기 입력단자로부터 공급된 입력신호에 응답하여 상기 직렬접속노드에서의 전위변화는 전류미러회로를 포함하는 부피드백 수단에 의해 상기 제2트랜지스터의 게이트 전극에 피드백되어, 상기 출력단자로부터 얻어진 출력신호의 증폭이 증가되는 입력단자를 구비하고, 상기 부피드백 수단은 고정전압에 바이어스된 게이트 전극과 상기 직렬접속노드에 접속된 소오스 전극을 갖고 상기 제1,제2트랜지스터와 동일 채널형인 제3트랜지스터; 제4 및 제5트랜지스터로서 상기 제1, 제2 및 제3트랜지스터의 채널형에 반대인 채널형이고 서로 접속될 뿐만 아니라 상기 제4트랜지스터의 드레인 전극에 접속된 게이트 전극을 가져 상기 제4트랜지스터의 상기 드레인 전극이 상기 전류미러회로의 입력단자이고, 상기 제5트랜지스터의 드레인이 상기 전류미러회로의 출력단자인 제4 및 제5트랜지스터에 의해 구성된 상기 전류미러회로; 상기 전류미러회로의 부하로서 상기 전류미러회로의 상기 출력단자에 접속된 정전류원을 포함하고, 상기 전류미러회로의 입력단자는 상기 제3트랜지스터의 드레인 전극에 접속되고, 상기 전류미러회로의 상기 출력단자는 상기 제2트랜지스터의 게이트 전극에 접속되는 것을 특징으로 하는 캐스코드회로.
  6. 캐스코드회로에 있어서, 제1 및 제2트랜지스터의 직력접속부로서, 상기 제1트랜지스터의 드레인은 상기 제2트랜지스터의 소오스에 직렬접속노드에 의해 접속되고, 상기 제2트랜지스터의 드레인은 상기 캐스코드회로의 출력단자에 저속되며, 상기 제1트랜지스터의 소오스는 전원공급전위에 접속되는, 제1 및 제2트랜지스터의 직렬접속부, 상기 제1트랜지스터의 게이트 전극에 접속된 입력단자로서, 상기 직렬접속노드에서의 전위는 상기 캐스코드회로의 상기 출력단자의 전위와 비교되고, 상기 제1트랜지스터의 도전은 상기 비교결과에 의거하며, 상기 입력단자로부터 공급된 입력신호에 응답하여 상기 직렬접속노드에서의 전위변화는 전류미러회로를 포함하는 부피드백 수단에 의해 상기 제2트랜지스터의 게이트 전극에 피드백되어, 상기 출력단자로부터 얻어진 출력신호의 증폭이 증가되는 입력단자를 구비하고, 상기 부피드백 수단은 고정전압에 바이어스된 게이트 전극과 상기 직렬접속노드에 접속된 소오스 전극을 갖고 상기 제1, 제2트랜지스터와 동일 채널형인 제3트랜지스터; 제4 및 제5트랜지스터로서 상기 제1,제2 및 제3트랜지스터의 채널형에 반대인 채널형이고 서로 접속될 뿐만 아니라 상기 제4트랜지스터의 드레인 전극에 접속된 게이트 전극을 가져 상기 제4트랜지스터의 상기 드레인 전극이 상기 전류미러회로의 입력단자이고, 상기 제5트랜지스터의 드레인이 상기 전류미러회로의 출력단자인 제4 및 제5트랜지스터에 의해 구성된 상기 전류미러회로; 상기 전류미러회로의 부하로서 상기 전류미러회로의 상기 출력단자에 접속된 정전류원을 포함하고, 상기 전류미러회로의 입력단자는 상기 제3트랜지스터의 드레인 전극에 접속되고, 상기 전류미러회로의 상기 출력단자는 상기 제2트랜지스터의 게이트 전극에 접속되는 것을 특징으로 하는 캐스코드회로.
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